JPH03104247A - ウエハ・スケール半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 239000004020 conductor Substances 0.000 claims abstract description 54
- 229910052751 metal Inorganic materials 0.000 claims abstract description 31
- 239000002184 metal Substances 0.000 claims abstract description 31
- 239000000463 material Substances 0.000 claims abstract description 19
- 238000007667 floating Methods 0.000 claims abstract description 13
- 230000035939 shock Effects 0.000 claims abstract description 5
- 239000012212 insulator Substances 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 11
- 238000005520 cutting process Methods 0.000 claims description 5
- 239000003795 chemical substances by application Substances 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 13
- 238000009413 insulation Methods 0.000 abstract description 10
- 230000002411 adverse Effects 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 64
- 239000010408 film Substances 0.000 description 59
- 238000000034 method Methods 0.000 description 16
- 230000010354 integration Effects 0.000 description 11
- 239000000758 substrate Substances 0.000 description 10
- 230000015654 memory Effects 0.000 description 8
- 239000011347 resin Substances 0.000 description 8
- 229920005989 resin Polymers 0.000 description 8
- 230000007547 defect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000006378 damage Effects 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000013039 cover film Substances 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 239000000428 dust Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 241000478345 Afer Species 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000007790 scraping Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- OKGKCTNWCUXZJZ-UHFFFAOYSA-F tin(4+) titanium(4+) octanitrite Chemical compound [Sn+4].N(=O)[O-].[Ti+4].N(=O)[O-].N(=O)[O-].N(=O)[O-].N(=O)[O-].N(=O)[O-].N(=O)[O-].N(=O)[O-] OKGKCTNWCUXZJZ-UHFFFAOYSA-F 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術 (第4〜6図)発明が解決し
ようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例 (第1〜3図)発明の効果 〔概要〕 1枚の半導体ウェハ上に形成された全チンプを結合して
構成されるウェハ・スケール・インテグレーション(w
afer scale integration:WS
I)におけるボンディングによる配線の信頼性を向上す
るようにしたウェハ・スケール半導体装置に関し、ウェ
ハプロセス上のゴミやキズ等の欠陥、工程上のトラブル
及びボンディングによる配線作業中のトラブルの影響を
受け難くすることができ、特に、ウェハ・スケール・イ
ンテグレーションに適用して好適なウェハ・スケール半
導体装置を提供することを目的とし、 ボンディング・ワイヤに接触可能で電気的にフローティ
ングな導体と、前記導体の下層に形成された絶縁体層と
、前記絶縁体層の下層に前記導体の形状に対応して形成
され、加えられた衝撃を吸収する緩衝層と、を含んで構
成されたボンデイング用バットを有する。
ようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例 (第1〜3図)発明の効果 〔概要〕 1枚の半導体ウェハ上に形成された全チンプを結合して
構成されるウェハ・スケール・インテグレーション(w
afer scale integration:WS
I)におけるボンディングによる配線の信頼性を向上す
るようにしたウェハ・スケール半導体装置に関し、ウェ
ハプロセス上のゴミやキズ等の欠陥、工程上のトラブル
及びボンディングによる配線作業中のトラブルの影響を
受け難くすることができ、特に、ウェハ・スケール・イ
ンテグレーションに適用して好適なウェハ・スケール半
導体装置を提供することを目的とし、 ボンディング・ワイヤに接触可能で電気的にフローティ
ングな導体と、前記導体の下層に形成された絶縁体層と
、前記絶縁体層の下層に前記導体の形状に対応して形成
され、加えられた衝撃を吸収する緩衝層と、を含んで構
成されたボンデイング用バットを有する。
また、ウェハ周辺の適所に選択的に形成されてボンディ
ング・ワイヤの中継点となる金属パッドを表面に有し、
かつ周囲には少なくとも金属膜が存在しないカンティン
グ・ラインを有するダミー・チンブと、前記ウェハ中央
の適所に選択的に配列されて隣接チップとの界面近傍で
WCKライン及びコマンド・ラインからなるグローバル
・ラインがローカル・ラインの通過を可能とするように
分断されているリアル・チップと、前記各チンプを結ぶ
ポンディング・ワイヤで構或された電源ラインとを備え
たウェハ・スケール半導体装置であって、前記金属パッ
ドは、ボンディングワイヤに接触可能で電気的にフロー
ティングな導体と、前記導体の下層に形成された絶縁体
層と、前記絶縁体層の下層に前記導体よりも大きく、か
つ前記絶縁体層をエッチングするエッチング材ではエッ
チングされない材質で形成され、加えられた衝撃を吸収
する緩衝層と、を含んで構戒する.〔産業上の利用分野
〕 本発明は、ウェハ・スケール半導体装置に関し、詳しく
は、1枚の半導体ウェハ上に形成された全チップを結合
してII或されるウェハ・スケール・インテグレーショ
ン(wafer scale integration
:WSI)の改良に係り、特に、WSIにおけるボンデ
ィングによる配線の信頼性を向上させるようにしたウェ
ハ・スケール半導体装置に関する。
ング・ワイヤの中継点となる金属パッドを表面に有し、
かつ周囲には少なくとも金属膜が存在しないカンティン
グ・ラインを有するダミー・チンブと、前記ウェハ中央
の適所に選択的に配列されて隣接チップとの界面近傍で
WCKライン及びコマンド・ラインからなるグローバル
・ラインがローカル・ラインの通過を可能とするように
分断されているリアル・チップと、前記各チンプを結ぶ
ポンディング・ワイヤで構或された電源ラインとを備え
たウェハ・スケール半導体装置であって、前記金属パッ
ドは、ボンディングワイヤに接触可能で電気的にフロー
ティングな導体と、前記導体の下層に形成された絶縁体
層と、前記絶縁体層の下層に前記導体よりも大きく、か
つ前記絶縁体層をエッチングするエッチング材ではエッ
チングされない材質で形成され、加えられた衝撃を吸収
する緩衝層と、を含んで構戒する.〔産業上の利用分野
〕 本発明は、ウェハ・スケール半導体装置に関し、詳しく
は、1枚の半導体ウェハ上に形成された全チップを結合
してII或されるウェハ・スケール・インテグレーショ
ン(wafer scale integration
:WSI)の改良に係り、特に、WSIにおけるボンデ
ィングによる配線の信頼性を向上させるようにしたウェ
ハ・スケール半導体装置に関する。
ウェハ・スケール・インテグレーション(WSI)はウ
ェハの全領域に回路を集積するものであり、この技術に
ついては次のような利点がある.■ どのようなL S
I (large scale ir4tegrat
edcircuit)よりも大規模の回路を集積できる
。
ェハの全領域に回路を集積するものであり、この技術に
ついては次のような利点がある.■ どのようなL S
I (large scale ir4tegrat
edcircuit)よりも大規模の回路を集積できる
。
■ システムを1枚のウェハ上に集積することによって
、回路間の相互配線長が短くなり、信号遅延時間を短く
できる。
、回路間の相互配線長が短くなり、信号遅延時間を短く
できる。
■ 組み立て工程削減による実装上の信頼性や欠陥救済
技術によってシステムの信頼性を向上することができる
。
技術によってシステムの信頼性を向上することができる
。
WSIは基本構或回路を複数接続した繰り返し論理回路
やメモリをモノリシックに構成するのに適している。モ
ノリシックWSIの場合、必ず欠陥部分を含むような幅
広い領域に回路を集積することになるから、冗長構或を
もたせ、欠陥を迂回してシステムを構戒する技術が不可
欠である。
やメモリをモノリシックに構成するのに適している。モ
ノリシックWSIの場合、必ず欠陥部分を含むような幅
広い領域に回路を集積することになるから、冗長構或を
もたせ、欠陥を迂回してシステムを構戒する技術が不可
欠である。
従来のWSIの一種であるウェハ・スケール・メモリで
は、オリエンテーション主フラットの方向をX方向、そ
れに直交する方向をY方向とすると、各チップ間のX方
向及びY方向はローカル・ラインで結合し、入力端から
信号を加えると、該信号は欠陥チップを迂回して良品チ
ップのみをシリアルに通過して出力端に現れるように構
成され、また、更にY方向では各チップ列毎にコマンド
・ライン並びにWCKラインからなるグローバル・ライ
ン、Vccライン、Vssライン・Vlgラインなどで
パラレルに結合することが行われている(特公昭58−
18778号公報、特公昭62−6267号各公報参照
)。なお、前記各チップ間は単純にローカル・ラインで
結合してあるのではなく、その間に論理回路が介在する
ことは勿論であり、また、欠陥チップを迂回して良品チ
ップのみをシリアルに結ぶことをスパイラル通路を構或
すると称している。
は、オリエンテーション主フラットの方向をX方向、そ
れに直交する方向をY方向とすると、各チップ間のX方
向及びY方向はローカル・ラインで結合し、入力端から
信号を加えると、該信号は欠陥チップを迂回して良品チ
ップのみをシリアルに通過して出力端に現れるように構
成され、また、更にY方向では各チップ列毎にコマンド
・ライン並びにWCKラインからなるグローバル・ライ
ン、Vccライン、Vssライン・Vlgラインなどで
パラレルに結合することが行われている(特公昭58−
18778号公報、特公昭62−6267号各公報参照
)。なお、前記各チップ間は単純にローカル・ラインで
結合してあるのではなく、その間に論理回路が介在する
ことは勿論であり、また、欠陥チップを迂回して良品チ
ップのみをシリアルに結ぶことをスパイラル通路を構或
すると称している。
上述したようなウェハ・スケール・メモリでは、ダイ化
された各チップを結合するよりも回路間の相互配線長が
短くなるとは云え、ウェハに形成したアル壽ニウム(A
n)などを材料とする金属配線でVccライン及びVs
sラインなどの電源ラインを構成した場合、その抵抗値
はかなり大きくなってしまうとう問題があり、また、ウ
ェハの形状から四隅は止むを得ないとして周辺をX方向
及びY方向にカッティングすることで略四角形となし、
そのカッティングされたウェハをキャリャと呼ばれる基
台にマウントして使用するのであるが、ブレードを入れ
てカッティングする領域に問題があり、更にまた、ウェ
ハに形成されたA1などを材料とする配線でグローバル
・ラインやローカル・ラインを構成した場合、ウェハの
周辺部分において短絡が発生し易いという問題もある.
上記不具合を解消できるものとして本出願人は先に「ウ
ェハ・スケール・メモリ」 (特願昭63−13258
9号)を提出した。先願に係るウェハ・スケール・メモ
リにおいては、ウェハ周辺の適所に選択的に形成されて
ボンディング・ワイヤの中継点となる金属パッドを表面
に有し、かつ周囲には少なくとも金属膜が存在しないカ
ッティング・ラインを有するダミー・チップと、前記ウ
ェハ中央の適所に選択的に配列されて隣接チップと?界
面近傍でWCKライン及びコマンド・ラインからなるグ
ローバル・ラインがローカル・ラインの通過を可能とす
るように分断されているリアル・チップと、前記各チッ
プを結ぶボンディング・ワイヤで構戒された電源ライン
とを備えている.以下、第4、5図を用いて具体的に説
明する.第4図はウェハ・スケール・メモリを構成する
カッティング前におけるウェハの平面図、第5図はキャ
リアにマウントするのに適合するように四辺をカッティ
ングしたウェハを示す平面図である。第4図において、
lはウェハ、IAはオリエンテーション・フラット、2
■並びに2Rtはリアル・チンプ(実1妨チッフ゜)、
2Dはダミー・チフブ、3は金属膜、4はボンディング
・ワイヤからなるVccライン及びVssラインである
電源ラインをそれぞれ示している。第4図に示すリアル
・チ7ブ2■、すなわち、右上及び左下間に施すハンチ
ングで表されたチップは従来例のものと同じであるが、
リアル・チップ2II!、すなわち、ウェハlの中央で
X方向に並び、左上及び右下間に施すハフチングで表示
されたチップは隣接する界面近傍でグローバル・ライン
が分断されているものであり、また、ダミー・チフブ2
Dはボンディング・ワイヤを中継させるために電気的に
フローティング状態にある例えばAAなどの金属パッド
をもち、また、周辺には金属膜は云うまでもなくパフシ
ベーション膜も除去したカンティング・ラインを形成し
たものである. 前記したように、先願に係るウェハ・スケール・メモリ
では、ウェハlの周辺にダミー・チップ2Dを形成して
あることから、Vccライン及びVssラインなどの電
源ライン4をボンディング・ワイヤを用いて構成しても
、ダミー・チンプ2。
された各チップを結合するよりも回路間の相互配線長が
短くなるとは云え、ウェハに形成したアル壽ニウム(A
n)などを材料とする金属配線でVccライン及びVs
sラインなどの電源ラインを構成した場合、その抵抗値
はかなり大きくなってしまうとう問題があり、また、ウ
ェハの形状から四隅は止むを得ないとして周辺をX方向
及びY方向にカッティングすることで略四角形となし、
そのカッティングされたウェハをキャリャと呼ばれる基
台にマウントして使用するのであるが、ブレードを入れ
てカッティングする領域に問題があり、更にまた、ウェ
ハに形成されたA1などを材料とする配線でグローバル
・ラインやローカル・ラインを構成した場合、ウェハの
周辺部分において短絡が発生し易いという問題もある.
上記不具合を解消できるものとして本出願人は先に「ウ
ェハ・スケール・メモリ」 (特願昭63−13258
9号)を提出した。先願に係るウェハ・スケール・メモ
リにおいては、ウェハ周辺の適所に選択的に形成されて
ボンディング・ワイヤの中継点となる金属パッドを表面
に有し、かつ周囲には少なくとも金属膜が存在しないカ
ッティング・ラインを有するダミー・チップと、前記ウ
ェハ中央の適所に選択的に配列されて隣接チップと?界
面近傍でWCKライン及びコマンド・ラインからなるグ
ローバル・ラインがローカル・ラインの通過を可能とす
るように分断されているリアル・チップと、前記各チッ
プを結ぶボンディング・ワイヤで構戒された電源ライン
とを備えている.以下、第4、5図を用いて具体的に説
明する.第4図はウェハ・スケール・メモリを構成する
カッティング前におけるウェハの平面図、第5図はキャ
リアにマウントするのに適合するように四辺をカッティ
ングしたウェハを示す平面図である。第4図において、
lはウェハ、IAはオリエンテーション・フラット、2
■並びに2Rtはリアル・チンプ(実1妨チッフ゜)、
2Dはダミー・チフブ、3は金属膜、4はボンディング
・ワイヤからなるVccライン及びVssラインである
電源ラインをそれぞれ示している。第4図に示すリアル
・チ7ブ2■、すなわち、右上及び左下間に施すハンチ
ングで表されたチップは従来例のものと同じであるが、
リアル・チップ2II!、すなわち、ウェハlの中央で
X方向に並び、左上及び右下間に施すハフチングで表示
されたチップは隣接する界面近傍でグローバル・ライン
が分断されているものであり、また、ダミー・チフブ2
Dはボンディング・ワイヤを中継させるために電気的に
フローティング状態にある例えばAAなどの金属パッド
をもち、また、周辺には金属膜は云うまでもなくパフシ
ベーション膜も除去したカンティング・ラインを形成し
たものである. 前記したように、先願に係るウェハ・スケール・メモリ
では、ウェハlの周辺にダミー・チップ2Dを形成して
あることから、Vccライン及びVssラインなどの電
源ライン4をボンディング・ワイヤを用いて構成しても
、ダミー・チンプ2。
を中継点として利用することができ、ロング・ワイヤを
必要とする箇所は少なくなる。ところで、第5図に示す
ように、オリエンテーション・フラットIAを上にした
場合の左右上隅にはダミー・チップすらシg7トできな
い箇所が存在し、そこでは、ある程度のロング・ワイヤ
を必要とすることになるが、先願では、パターン焼き付
けの際、全チップがオリエンテーション・フラットに近
づくようにずらせることでロング・ワイヤをできる限り
短くしている。
必要とする箇所は少なくなる。ところで、第5図に示す
ように、オリエンテーション・フラットIAを上にした
場合の左右上隅にはダミー・チップすらシg7トできな
い箇所が存在し、そこでは、ある程度のロング・ワイヤ
を必要とすることになるが、先願では、パターン焼き付
けの際、全チップがオリエンテーション・フラットに近
づくようにずらせることでロング・ワイヤをできる限り
短くしている。
第4図及び第5図に示すチソプのパターンは、従来に比
較し、オリエンテーション・フラットにかなり近づけて
形成されている。従って、前記したように、左右上隅の
ロング・ワイヤを必要とする箇所であっても従来よりは
短くて済み、そして、オリエンテーション・フラットの
反対側をカンティングした後は左右下済みに金属膜3が
残留することはない。また、第5図に示すウェハlの左
右両端におけるチップ列ではグローバル・ラインGLを
分断したリアル・チフプ2■は使用せず、また、電源ラ
イン4は左右下隅からのみワイヤリングしてあり、これ
で全てのロング・ワイヤを回避することができる. このようなことから、電源ライン4がウェハ1のエッジ
に在る金属膜3と短絡する虞れは皆無であり、また、グ
ローバル・ラインGLやローカル・ラインLLが延在し
ても、それらがウェハ1の周辺で短絡を発生することは
なくなる.第6図(a)(b)はダミー・チフブ2,上
に形成され、ボンディング・ワイヤを中継させるために
電気的にフローティング状態にあるボンディング用金属
パッドを示す図であり、第6図(a)はその平面図、第
6図(b)は第6図(a)のX−x’矢視断面図である
。第6図(a)(b)において、1lは例えばStから
なる基板、l2は例えばSiftからなる絶縁膜、13
は例えばAlからなりボンディング・ワイヤと接触する
電気的にフローティングな導体、14は例えばSin.
からなリボンディング用パッドを保護する絶縁膜(カバ
ー膜)であり、15はボンディング・ワイヤとのコンタ
クト窓である。
較し、オリエンテーション・フラットにかなり近づけて
形成されている。従って、前記したように、左右上隅の
ロング・ワイヤを必要とする箇所であっても従来よりは
短くて済み、そして、オリエンテーション・フラットの
反対側をカンティングした後は左右下済みに金属膜3が
残留することはない。また、第5図に示すウェハlの左
右両端におけるチップ列ではグローバル・ラインGLを
分断したリアル・チフプ2■は使用せず、また、電源ラ
イン4は左右下隅からのみワイヤリングしてあり、これ
で全てのロング・ワイヤを回避することができる. このようなことから、電源ライン4がウェハ1のエッジ
に在る金属膜3と短絡する虞れは皆無であり、また、グ
ローバル・ラインGLやローカル・ラインLLが延在し
ても、それらがウェハ1の周辺で短絡を発生することは
なくなる.第6図(a)(b)はダミー・チフブ2,上
に形成され、ボンディング・ワイヤを中継させるために
電気的にフローティング状態にあるボンディング用金属
パッドを示す図であり、第6図(a)はその平面図、第
6図(b)は第6図(a)のX−x’矢視断面図である
。第6図(a)(b)において、1lは例えばStから
なる基板、l2は例えばSiftからなる絶縁膜、13
は例えばAlからなりボンディング・ワイヤと接触する
電気的にフローティングな導体、14は例えばSin.
からなリボンディング用パッドを保護する絶縁膜(カバ
ー膜)であり、15はボンディング・ワイヤとのコンタ
クト窓である。
ところで、先願に係るウェハ・スケール・メモリにあっ
ては、第4、5図に示すようにダミー・チップ2Dはウ
ェハの周辺部に位置しているため、ウェハプロセス上の
欠陥(ゴよやキズ)、工程上のトラブル及びボンディン
グによる配線作業中のトラブル等の影響を強く受け、第
6図に示すようなボンディング・ワイヤと接触する導体
13と基板11との間の絶縁膜l2が破れ易いことが判
明した。
ては、第4、5図に示すようにダミー・チップ2Dはウ
ェハの周辺部に位置しているため、ウェハプロセス上の
欠陥(ゴよやキズ)、工程上のトラブル及びボンディン
グによる配線作業中のトラブル等の影響を強く受け、第
6図に示すようなボンディング・ワイヤと接触する導体
13と基板11との間の絶縁膜l2が破れ易いことが判
明した。
特に、ウェハ・スケール・インテグレーションにおける
ボンディングでは、ウェハを全体として使用することか
らダミー・チフブ2Dにおける中継点となるパッドの数
が非常に多いため、ボンデイングする機会が増え、上記
不具合を助長することになる。
ボンディングでは、ウェハを全体として使用することか
らダミー・チフブ2Dにおける中継点となるパッドの数
が非常に多いため、ボンデイングする機会が増え、上記
不具合を助長することになる。
そこで本発明は、ウェハプロセス上のゴミやキズ等の欠
陥、工程上のトラブル及びボンディングによる配線作業
中のトラブルの影響を受け難くすることができ、特に、
ウェハ・スケール・インテグレーシゴンに適用して好適
なウェハ・スケール半導体装置を提供することを目的と
している。
陥、工程上のトラブル及びボンディングによる配線作業
中のトラブルの影響を受け難くすることができ、特に、
ウェハ・スケール・インテグレーシゴンに適用して好適
なウェハ・スケール半導体装置を提供することを目的と
している。
本発明によるウェハ・スケール半導体装置は上記目的達
成のため、ボンディング・ワイヤに接触可能で電気的に
フローティングな導体と、前記導体の下層に形成された
絶縁体層と、前記絶縁体層の下層に前記導体の形状に対
応して形成され、加えられた衝撃を吸収する緩衝層と、
を含んでIJ!威されたボンディング用パッドを有する
ことを特徴としている。
成のため、ボンディング・ワイヤに接触可能で電気的に
フローティングな導体と、前記導体の下層に形成された
絶縁体層と、前記絶縁体層の下層に前記導体の形状に対
応して形成され、加えられた衝撃を吸収する緩衝層と、
を含んでIJ!威されたボンディング用パッドを有する
ことを特徴としている。
また、ウェハ周辺の適所に選択的に形成されてボンディ
ング・ワイヤの中継点となる金属パッドを表面に有し、
かつ周囲には少なくとも金属膜が存在しないカッティン
グ・ラインを有するダξ一・チップと、前記ウェハ中夫
の適所に選択的に配列されて隣接チップとの界面近傍で
WCKライン及びコマンド・ラインからなるグローバル
・ラインがローカル・ラインの通過を可能とするように
分断されているリアル・チップと、前記各チップを結ぶ
ボンディング・ワイヤで構成された電源ラインとを備え
たウェハ・スケール半導体装置であって、前記金属パッ
ドは、ボンディングワイヤに接触可能で電気的にフロー
ティングな導体と、前記導体の下層に形成された絶縁体
層と、前記絶縁体屡の下層に前記導体よりも大きく、か
つ前記絶縁体層をエッチングするエッチング材ではエッ
チングされない材質で形成され、加えられた衝撃を吸収
する緩衝層と、を含んで構成されたことを特徴としてい
る。
ング・ワイヤの中継点となる金属パッドを表面に有し、
かつ周囲には少なくとも金属膜が存在しないカッティン
グ・ラインを有するダξ一・チップと、前記ウェハ中夫
の適所に選択的に配列されて隣接チップとの界面近傍で
WCKライン及びコマンド・ラインからなるグローバル
・ラインがローカル・ラインの通過を可能とするように
分断されているリアル・チップと、前記各チップを結ぶ
ボンディング・ワイヤで構成された電源ラインとを備え
たウェハ・スケール半導体装置であって、前記金属パッ
ドは、ボンディングワイヤに接触可能で電気的にフロー
ティングな導体と、前記導体の下層に形成された絶縁体
層と、前記絶縁体屡の下層に前記導体よりも大きく、か
つ前記絶縁体層をエッチングするエッチング材ではエッ
チングされない材質で形成され、加えられた衝撃を吸収
する緩衝層と、を含んで構成されたことを特徴としてい
る。
本発明では、例えばウェハ・スケール・インテグレーシ
ョンデバイスに適用した場合、ダミー・チップにおける
中継点となる金属バッドが、ボンディング・ワイヤに接
触可能で電気的にフローティングな導体と、該導体の下
層に形成された絶縁体層と、絶縁体層の下層に該導体よ
りも大きく、かつ絶縁体層をエッチングするエンチング
材ではエッチングされない材質で形成された緩衝層とを
含んで構成されている。
ョンデバイスに適用した場合、ダミー・チップにおける
中継点となる金属バッドが、ボンディング・ワイヤに接
触可能で電気的にフローティングな導体と、該導体の下
層に形成された絶縁体層と、絶縁体層の下層に該導体よ
りも大きく、かつ絶縁体層をエッチングするエンチング
材ではエッチングされない材質で形成された緩衝層とを
含んで構成されている。
したがって、ボンディングの際のダメージにより絶縁体
層が破壊され、電気的に接触するようなことがあっても
、前記緩衝層により衝撃を吸収して緩衝層より下層に力
を伝達しない。また、緩衝層は前記導体に対応して個々
が独立したザブトン構造になっていることから、その緩
衝層が隣の緩衝層に影響を与えることはない. 一方、工程トラブル等でボンディング・ワイヤと接触す
る導体の下層の絶縁体層がエッチングされても、その下
層の緩衝層でそのエッチングがストフプし、絶縁は保た
れる. その結果、ボンディングによる配線の信頼性が大幅に向
上する. 〔実施例〕 以下、本発明を図面に基づいて説明する.第1〜3図は
本発明に係るウェハ・スケール半導体装置の一実施例を
示す図であり、本実施例は本発明をウェハ・スケール・
インテグレーションにおけるダミー・チップ上に形成さ
れたボンディング用バッドに適用した例である。本実施
例の説明にあたり、第4〜6図に示す先願と同一構或部
分には同一番号を付している. まず、構或を説明する.第1図(a)はボンデ?ング用
金属パッドの構造を示す平面図、第1図(b)は第1図
(a)のY−Y ’矢視断面図であり、第1図(a)(
b)において、Ifは例えばSiからなる基板、l2は
例えばフィールド酸化(Field3i0z)からなり
、基板l1との絶縁を目的とする絶縁膜、21は後述す
る電気的絶縁膜22をエッチングするエッチャント(エ
ッチング材)ではエッチングされない材質例えばポリシ
リコン(Poly−Si)からなり、かつ、ボンディン
グ・ワイヤと接触する導体13よりは大きくバターニン
グされ、恰も導体13に対してザプトン(座蒲団)を敷
いたように見えるザブトン層(緩衝層)、22は例えば
Sin.からなる電気的絶縁膜(絶縁体層)、13は例
えば/lからなりボンディング・ワイヤと接触する電気
的にフローティングな導体、14は例えばSiO■から
なりボンディング用パッドをカバーする絶縁膜である。
層が破壊され、電気的に接触するようなことがあっても
、前記緩衝層により衝撃を吸収して緩衝層より下層に力
を伝達しない。また、緩衝層は前記導体に対応して個々
が独立したザブトン構造になっていることから、その緩
衝層が隣の緩衝層に影響を与えることはない. 一方、工程トラブル等でボンディング・ワイヤと接触す
る導体の下層の絶縁体層がエッチングされても、その下
層の緩衝層でそのエッチングがストフプし、絶縁は保た
れる. その結果、ボンディングによる配線の信頼性が大幅に向
上する. 〔実施例〕 以下、本発明を図面に基づいて説明する.第1〜3図は
本発明に係るウェハ・スケール半導体装置の一実施例を
示す図であり、本実施例は本発明をウェハ・スケール・
インテグレーションにおけるダミー・チップ上に形成さ
れたボンディング用バッドに適用した例である。本実施
例の説明にあたり、第4〜6図に示す先願と同一構或部
分には同一番号を付している. まず、構或を説明する.第1図(a)はボンデ?ング用
金属パッドの構造を示す平面図、第1図(b)は第1図
(a)のY−Y ’矢視断面図であり、第1図(a)(
b)において、Ifは例えばSiからなる基板、l2は
例えばフィールド酸化(Field3i0z)からなり
、基板l1との絶縁を目的とする絶縁膜、21は後述す
る電気的絶縁膜22をエッチングするエッチャント(エ
ッチング材)ではエッチングされない材質例えばポリシ
リコン(Poly−Si)からなり、かつ、ボンディン
グ・ワイヤと接触する導体13よりは大きくバターニン
グされ、恰も導体13に対してザプトン(座蒲団)を敷
いたように見えるザブトン層(緩衝層)、22は例えば
Sin.からなる電気的絶縁膜(絶縁体層)、13は例
えば/lからなりボンディング・ワイヤと接触する電気
的にフローティングな導体、14は例えばSiO■から
なりボンディング用パッドをカバーする絶縁膜である。
なお、ザプトン層21はボンディング・ワイヤと接触す
る導体l3の下部に該導体l3に対応する大きさで敷設
されていればよく、ザブトン層21は該導体l3よりは
大きくバターニングされることが望ましい。また、ザブ
トン層2lの材質は本実施例のPoly−Stのように
電気的絶縁膜22をエッチングするエフチャントではエ
ンチングされないものが望ましいが、その場合のポリシ
リコン(Poly−Si)として導伝形か否かは限定さ
れず、全く不純物が導入されていないもの、あるいは抵
抗値が異なるものであってもよい.さらに、電気的絶縁
膜22の酸化膜とエッチング比が違えばよいことから上
記Poly−Siに代えて、チタンナイトライト(T
i N)あるいはチン化膜(s tz N4 )等を用
いてもよい. また、ボンディング・ワイヤと接触する導体13は本実
施例のようにAJ単層でもよいが、AIl1層だけでな
くアルミ・シリコン等を所定の割合で混威したもの、あ
るいはAIIiiの下にPoly−Si層をひいたよう
な2層構造をもつものであってもよい。
る導体l3の下部に該導体l3に対応する大きさで敷設
されていればよく、ザブトン層21は該導体l3よりは
大きくバターニングされることが望ましい。また、ザブ
トン層2lの材質は本実施例のPoly−Stのように
電気的絶縁膜22をエッチングするエフチャントではエ
ンチングされないものが望ましいが、その場合のポリシ
リコン(Poly−Si)として導伝形か否かは限定さ
れず、全く不純物が導入されていないもの、あるいは抵
抗値が異なるものであってもよい.さらに、電気的絶縁
膜22の酸化膜とエッチング比が違えばよいことから上
記Poly−Siに代えて、チタンナイトライト(T
i N)あるいはチン化膜(s tz N4 )等を用
いてもよい. また、ボンディング・ワイヤと接触する導体13は本実
施例のようにAJ単層でもよいが、AIl1層だけでな
くアルミ・シリコン等を所定の割合で混威したもの、あ
るいはAIIiiの下にPoly−Si層をひいたよう
な2層構造をもつものであってもよい。
さらに、第l図のものはカバー膜としてSint膜によ
る1層の絶縁膜14を示す例であるが、カバ一膜は必要
に応じて何層重層するようにしてもよく、この例を第2
図に示す。第2図(a)はボンディング用金属パッドの
構造を示す平面図、第2図(b)は第2図(a)のz−
z ’矢視断面図であり、第1図(a)(b)と同一構
或部分には同一番号を付している。第2図(a)(b)
において、SiOzからなる絶縁膜14の上には樹脂コ
ート膜23が形成され、絶縁膜14及び樹脂コートlI
I23は基板の電気的な絶縁と基板の保護を行うととも
に、樹脂コート膜23は例えば水分を内部に侵入させな
いようにする。なお、24は樹脂コート膜23のコート
窓である. 次に、ボンディング用金属パッドの製造方法について説
明する。
る1層の絶縁膜14を示す例であるが、カバ一膜は必要
に応じて何層重層するようにしてもよく、この例を第2
図に示す。第2図(a)はボンディング用金属パッドの
構造を示す平面図、第2図(b)は第2図(a)のz−
z ’矢視断面図であり、第1図(a)(b)と同一構
或部分には同一番号を付している。第2図(a)(b)
において、SiOzからなる絶縁膜14の上には樹脂コ
ート膜23が形成され、絶縁膜14及び樹脂コートlI
I23は基板の電気的な絶縁と基板の保護を行うととも
に、樹脂コート膜23は例えば水分を内部に侵入させな
いようにする。なお、24は樹脂コート膜23のコート
窓である. 次に、ボンディング用金属パッドの製造方法について説
明する。
まず、第3図(a)に示すように、例えば熱酸化により
Si基板11を酸化して膜厚が2000人〜8000人
のField−S i Ox絶縁膜12を形戒する。次
いで、第3図(b)に示すように、例えばCVD法によ
りこのField−S i Oz絶縁膜12上に膜厚が
1000人〜4000人のPoly−Si 21aを威
長させ、第3図(c)に示すように、例えばRIEにょ
りPolySi21aにレジストを被せた後、光でパタ
ーニングしエッチングすることによりボンディング・ワ
イヤと接触する導体l3より少し大きいザブトン層21
を形成する。
Si基板11を酸化して膜厚が2000人〜8000人
のField−S i Ox絶縁膜12を形戒する。次
いで、第3図(b)に示すように、例えばCVD法によ
りこのField−S i Oz絶縁膜12上に膜厚が
1000人〜4000人のPoly−Si 21aを威
長させ、第3図(c)に示すように、例えばRIEにょ
りPolySi21aにレジストを被せた後、光でパタ
ーニングしエッチングすることによりボンディング・ワ
イヤと接触する導体l3より少し大きいザブトン層21
を形成する。
次いで、第3図(d)に示すように、例えばCVD法に
より絶縁膜12及びザプトン層2l上に膜厚が5000
人〜ioooo人の電気的絶縁膜22を威長させた後、
第3図(e)に示すように、例えばスバッタ法又は蒸着
法によりSiOz22上にボンディング・ワイヤと接触
する導体l3となる膜厚が4000人〜ioooo人の
Af層13aを形成する。次いで、第3図(f〉に示す
ように、例えばレジストによりこのAf層13aをパタ
ーニングし、その後エンチングにより同図(f)に示す
ようなパッド構造を有するボンディング・ワイヤと接触
する導体l3を形成する。次いで、第3図(g)に示す
ように、例えばCVD法により電気的絶縁膜22及びボ
ンディング・ワイヤと接触する導体l3上に絶縁膜14
となる膜厚が2000人〜8000人のS i Ox
#14aを成長させ、第3図(h)に示すように、例え
ばフォトリソグラフィによりS i O,膜14aにレ
ジストを被せた後、これをエッチングしてボンディング
・ワイヤ・コンタクト窓15を形成する。
より絶縁膜12及びザプトン層2l上に膜厚が5000
人〜ioooo人の電気的絶縁膜22を威長させた後、
第3図(e)に示すように、例えばスバッタ法又は蒸着
法によりSiOz22上にボンディング・ワイヤと接触
する導体l3となる膜厚が4000人〜ioooo人の
Af層13aを形成する。次いで、第3図(f〉に示す
ように、例えばレジストによりこのAf層13aをパタ
ーニングし、その後エンチングにより同図(f)に示す
ようなパッド構造を有するボンディング・ワイヤと接触
する導体l3を形成する。次いで、第3図(g)に示す
ように、例えばCVD法により電気的絶縁膜22及びボ
ンディング・ワイヤと接触する導体l3上に絶縁膜14
となる膜厚が2000人〜8000人のS i Ox
#14aを成長させ、第3図(h)に示すように、例え
ばフォトリソグラフィによりS i O,膜14aにレ
ジストを被せた後、これをエッチングしてボンディング
・ワイヤ・コンタクト窓15を形成する。
次いで、第3図(i)に示すように、例えば絶縁膜14
及びボンディング・ワイヤと接触する導体13上に膜厚
が1.0μ〜2.0μの樹脂コート23aをコーティン
グした後、フォトレジストでバターニングし、エンチン
グによりコート窓24を形成することにより、第3図(
j)に示すようなボンディング用金属バット(半導体装
置)が完威する。なお、第3図(j)において、樹脂コ
ート23aに例えば所定の感光性の部材を入れておいて
コート窓24を形成するようにしてもよい。
及びボンディング・ワイヤと接触する導体13上に膜厚
が1.0μ〜2.0μの樹脂コート23aをコーティン
グした後、フォトレジストでバターニングし、エンチン
グによりコート窓24を形成することにより、第3図(
j)に示すようなボンディング用金属バット(半導体装
置)が完威する。なお、第3図(j)において、樹脂コ
ート23aに例えば所定の感光性の部材を入れておいて
コート窓24を形成するようにしてもよい。
以上述べたように、本実施例では、ボンディング用金属
パッドの構造をポンディング・ワイヤと接触する電気的
にフローティングな導体13と、その導体13の下層に
位置する電気的絶縁膜B22と、その電気的絶縁膜22
を介して導体l3の下層に敷設され、電気的絶縁膜22
をエッチングするエッチャントではエッチングされない
材質(例えば、ポリシリコン)をもつザブトン層21と
を含むように形成している.また、このザブトン層2l
は上記ボンディング・ワイヤと接触する導体13よりは
大きくパターニングされている。そして、ザブトン層2
lの下層に基板l1との絶縁を目的とする絶縁膜12を
形成する。
パッドの構造をポンディング・ワイヤと接触する電気的
にフローティングな導体13と、その導体13の下層に
位置する電気的絶縁膜B22と、その電気的絶縁膜22
を介して導体l3の下層に敷設され、電気的絶縁膜22
をエッチングするエッチャントではエッチングされない
材質(例えば、ポリシリコン)をもつザブトン層21と
を含むように形成している.また、このザブトン層2l
は上記ボンディング・ワイヤと接触する導体13よりは
大きくパターニングされている。そして、ザブトン層2
lの下層に基板l1との絶縁を目的とする絶縁膜12を
形成する。
したがって、上記ザブトン層21を絶縁膜22を挟んで
ポンディング・ワイヤと接触する導体13の下層に設け
ることにより、以下のような効果あるいは利点を有する
。
ポンディング・ワイヤと接触する導体13の下層に設け
ることにより、以下のような効果あるいは利点を有する
。
(I)ボンディングの際のダメージにより電気的絶縁膜
22が破壊され、電気的に接触するようなことがあって
も、Poly−Si等からなる柔構造の材質で作られた
ザブトン層21が緩衝層として働き、衝撃を吸収して絶
縁膜12より下層に力を伝えない。
22が破壊され、電気的に接触するようなことがあって
も、Poly−Si等からなる柔構造の材質で作られた
ザブトン層21が緩衝層として働き、衝撃を吸収して絶
縁膜12より下層に力を伝えない。
そのため、電気的絶縁膜22が破壊された場合にもその
破壊による影響はザブトン層2lで食い止められ、また
、ザブトン層2lは個々が独立したザブトン構造になっ
ていることから、仮に電気的絶縁膜22が破壊され、ボ
ンディング・ワイヤと接触する導体13とザブトン層2
1が導通することがあっても、そのザブトン121は隣
のザブトン層21又はボンディング・ワイヤと接触する
導体l3に短絡等の悪影響を与えることはない。なお、
ザブトン層2lは電気的絶縁膜22と材質又は構造(積
層構造等)が異なるものであれば緩衝層としての効果を
有することから必ずしも柔らかい構造の材質で作製する
必要はない。
破壊による影響はザブトン層2lで食い止められ、また
、ザブトン層2lは個々が独立したザブトン構造になっ
ていることから、仮に電気的絶縁膜22が破壊され、ボ
ンディング・ワイヤと接触する導体13とザブトン層2
1が導通することがあっても、そのザブトン121は隣
のザブトン層21又はボンディング・ワイヤと接触する
導体l3に短絡等の悪影響を与えることはない。なお、
ザブトン層2lは電気的絶縁膜22と材質又は構造(積
層構造等)が異なるものであれば緩衝層としての効果を
有することから必ずしも柔らかい構造の材質で作製する
必要はない。
(n)また、上記ポンディングの際のダメージによる絶
縁膜22の破壊防止効果の他、プロセス上の欠陥がある
場合にも次のような効果を有する。すなわち、工程トラ
ブル等でポンディング・ワイヤと接触する導体l3の下
層の電気的絶縁膜22がエッチングされても、その下層
のザブトン層21で該エソチングがストップし、ボンデ
ィング・ワイヤと接触する導体l3の下の基板11との
間の絶縁膜12は残り絶縁は保たれる。例えば、レジス
トを塗って絶縁膜を削る工程の際、レジストに破れ(ピ
ンホール)があったとすると、その箇所がエッチングさ
れてしまう。本実施例のザプトン層2lは上記絶縁膜を
形成するときに用いるエッチャントではエソチングされ
ないような材質を使用している。したがって、仮にプロ
セス上の欠陥により、絶縁膜が削れてたとしてもザブト
ン層21の下はエッチングされずに残り、トラブルが未
然に防止される。
縁膜22の破壊防止効果の他、プロセス上の欠陥がある
場合にも次のような効果を有する。すなわち、工程トラ
ブル等でポンディング・ワイヤと接触する導体l3の下
層の電気的絶縁膜22がエッチングされても、その下層
のザブトン層21で該エソチングがストップし、ボンデ
ィング・ワイヤと接触する導体l3の下の基板11との
間の絶縁膜12は残り絶縁は保たれる。例えば、レジス
トを塗って絶縁膜を削る工程の際、レジストに破れ(ピ
ンホール)があったとすると、その箇所がエッチングさ
れてしまう。本実施例のザプトン層2lは上記絶縁膜を
形成するときに用いるエッチャントではエソチングされ
ないような材質を使用している。したがって、仮にプロ
セス上の欠陥により、絶縁膜が削れてたとしてもザブト
ン層21の下はエッチングされずに残り、トラブルが未
然に防止される。
特に、本実施例のようにダミー・チソブ2D上の中継点
となる金属パッドに適用したもののようにパッドの数が
非常に多く、ボンデイングの機会が多いWSIに適用し
た場合には上記効果(I)(旧は顕著なものとなり、配
線の信頼性を飛躍的に向上させることが可能になる。
となる金属パッドに適用したもののようにパッドの数が
非常に多く、ボンデイングの機会が多いWSIに適用し
た場合には上記効果(I)(旧は顕著なものとなり、配
線の信頼性を飛躍的に向上させることが可能になる。
本発明によれば、ウェハプロセス上のゴミやキズ等の欠
陥、工程上のトラブル及びボンディングによる配線作業
中のトラブルの影響を受け難くすることができ、ウェハ
・スケール・インテグレーションの信頼性を大幅に向上
させることができる。
陥、工程上のトラブル及びボンディングによる配線作業
中のトラブルの影響を受け難くすることができ、ウェハ
・スケール・インテグレーションの信頼性を大幅に向上
させることができる。
第1〜3図は本発明に係るウェハ・スケール半導体装置
の一実施例を示す図であり、 第l図はそのボンディング用金属パッドの構造を示す図
、 第2図はその樹脂コート膜を有するボンディング用金属
パッドの構造を示す図、 第3図はそのボンディング用金属パソドの製造方法を説
明するための図、 第4〜6図は従来のウェハ・スケール半導体装置を示す
図であり、 第4図はそのウェハの平面図、 第5図はそのカントされたウェハの平面図、第6図はそ
のボンディング用金属パッドの構造を示す図である。 ?・・・・・・ウェハ、 IA・・・・・・オリエンテーション・フラソト、2R
l. 211■・・・・・・リアル・チップ、2D・
・・・・・ダミー・チノプ、 3・・・・・・金属膜、 4・・・・・・電源ライン、 11・・・・・・基1反、 12・・・・−・絶縁膜、 l3・・・・・・ボンディング・ワイヤと接触する導体
(導体〉、 13a・・・・・・Al層、 14・・・・・・絶縁膜、 l4・・・・・・Sin,膜、 l5・・・・・・ボンディング・ワイヤ・コンタクト窓
、21・・・・・−ザプトン層(緩衝層)、21 a
−−・=・Poly−St s22・・・・・・電気的
絶縁膜(絶縁体層)、23・・・・・・樹脂コート膜、 23a・・・・・・樹脂コート、 24・・・・・・コート窓。 第 3 図 14a+sio富11 第 3 図 第 4 図 従来例のカットされたウェハの平面図 第5図
の一実施例を示す図であり、 第l図はそのボンディング用金属パッドの構造を示す図
、 第2図はその樹脂コート膜を有するボンディング用金属
パッドの構造を示す図、 第3図はそのボンディング用金属パソドの製造方法を説
明するための図、 第4〜6図は従来のウェハ・スケール半導体装置を示す
図であり、 第4図はそのウェハの平面図、 第5図はそのカントされたウェハの平面図、第6図はそ
のボンディング用金属パッドの構造を示す図である。 ?・・・・・・ウェハ、 IA・・・・・・オリエンテーション・フラソト、2R
l. 211■・・・・・・リアル・チップ、2D・
・・・・・ダミー・チノプ、 3・・・・・・金属膜、 4・・・・・・電源ライン、 11・・・・・・基1反、 12・・・・−・絶縁膜、 l3・・・・・・ボンディング・ワイヤと接触する導体
(導体〉、 13a・・・・・・Al層、 14・・・・・・絶縁膜、 l4・・・・・・Sin,膜、 l5・・・・・・ボンディング・ワイヤ・コンタクト窓
、21・・・・・−ザプトン層(緩衝層)、21 a
−−・=・Poly−St s22・・・・・・電気的
絶縁膜(絶縁体層)、23・・・・・・樹脂コート膜、 23a・・・・・・樹脂コート、 24・・・・・・コート窓。 第 3 図 14a+sio富11 第 3 図 第 4 図 従来例のカットされたウェハの平面図 第5図
Claims (3)
- (1)ボンディング・ワイヤに接触可能で電気的にフロ
ーティングな導体と、 前記導体の下層に形成された絶縁体層と、 前記絶縁体層の下層に前記導体の形状に対応して形成さ
れ、加えられた衝撃を吸収する緩衝層と、を含んで構成
されたボンディング用パッドを有すること特徴とするウ
ェハ・スケール半導体装置。 - (2)前記緩衝層は、前記絶縁体層をエッチングするエ
ッチング材ではエッチングされない材質により形成され
たことを特徴とする請求項(1)記載のウェハ・スケー
ル半導体装置。 - (3)ウェハ周辺の適所に選択的に形成されてボンディ
ング・ワイヤの中継点となる金属パッドを表面に有し、
かつ周囲には少なくとも金属膜が存在しないカッティン
グ・ラインを有するダミー・チップと、 前記ウェハ中央の適所に選択的に配列されて隣接チップ
との界面近傍でWCKライン及びコマンド・ラインから
なるグローバル・ラインがローカル・ラインの通過を可
能とするように分断されているリアル・チップと、 前記各チップを結ぶボンディング・ワイヤで構成された
電源ラインとを備えたウェハ・スケール半導体装置であ
って、 前記金属パッドは、ボンディングワイヤに接触可能で電
気的にフローティングな導体と、前記導体の下層に形成
された絶縁体層と、 前記絶縁体層の下層に前記導体よりも大きく、かつ前記
絶縁体層をエッチングするエッチング材ではエッチング
されない材質で形成され、加えられた衝撃を吸収する緩
衝層と、 を含んで構成されたことを特徴とするウェハ・スケール
半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1242674A JP2522837B2 (ja) | 1989-09-19 | 1989-09-19 | ウエハ・スケ―ル半導体装置 |
EP90117852A EP0418777B1 (en) | 1989-09-19 | 1990-09-17 | Wafer scale semiconductor device |
DE69024146T DE69024146T2 (de) | 1989-09-19 | 1990-09-17 | Halbleiteranordnung auf Scheibenskala |
KR1019900014750A KR930004252B1 (ko) | 1989-09-19 | 1990-09-18 | 웨이퍼 스케일 반도체장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1242674A JP2522837B2 (ja) | 1989-09-19 | 1989-09-19 | ウエハ・スケ―ル半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03104247A true JPH03104247A (ja) | 1991-05-01 |
JP2522837B2 JP2522837B2 (ja) | 1996-08-07 |
Family
ID=17092553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1242674A Expired - Fee Related JP2522837B2 (ja) | 1989-09-19 | 1989-09-19 | ウエハ・スケ―ル半導体装置 |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP0418777B1 (ja) |
JP (1) | JP2522837B2 (ja) |
KR (1) | KR930004252B1 (ja) |
DE (1) | DE69024146T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5309025A (en) * | 1992-07-27 | 1994-05-03 | Sgs-Thomson Microelectronics, Inc. | Semiconductor bond pad structure and method |
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EP0637840A1 (en) * | 1993-08-05 | 1995-02-08 | AT&T Corp. | Integrated circuit with active devices under bond pads |
US5965903A (en) * | 1995-10-30 | 1999-10-12 | Lucent Technologies Inc. | Device and method of manufacture for an integrated circuit having a BIST circuit and bond pads incorporated therein |
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JPS5921034A (ja) * | 1982-07-27 | 1984-02-02 | Toshiba Corp | 半導体装置 |
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