KR930004252B1 - 웨이퍼 스케일 반도체장치 - Google Patents

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KR930004252B1
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wafer
semiconductor device
wafer scale
scale semiconductor
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스즈기 다까아끼
도고로 마사히로
노무라 유끼히로
다떼마스 다께오
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후지쓰 가부시끼가이샤
세끼사와 요시
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Abstract

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Description

웨이퍼 스케일 반도체장치
제1도는 웨이퍼 스케일 메모리에 사용되는 웨이퍼의 평면도.
제2도는 웨이퍼 스케일 메모리에 사용되는 에지컬 웨이퍼의 평면도.
제3도는 종래 본딩용 금속 패드의 구성도.
제4도는 본 발명에 의한 웨이퍼 스케일 반도체 장치의 본디용 금속 패드 구성의 1예를 표시한도.
제5도는 본 발명에 의한 수지코팅을 가진 본딩용 금속 패드 구성의 1예를 표시한도.
제6도는 본 발명에 의한 금속 패드의 본딩 방법에 대한 설명도.
본 발명은 웨이퍼 스케일 반도체 장치에 관한 것이며, 더욱 구체적으로는 하나의 반도체 웨이퍼 상에 형성된 모든 칩에 연결되어 구성된 웨이퍼 스케일 집적(WSI)속의 본딩 배선에 대한 웨이퍼 스케일 메모리의 개선에 관한 것이다.
웨이퍼 스케일 집적(WSI)은 하나의 웨이퍼 전영역에 집적된 회로를 갖는 구조로 되어 있고 다음과 같은 이점들을 갖는다.
① 대규모 집적회로(LSI) 보다 더욱 큰 회로를 집적할 수가 있다.
② 회로간의 상호배선 또는 상호 연결 길이가 하나의 웨이퍼 상에 집적하는 시스템으로 의해서 짧아지고, 신호 지연시간이 단축된다.
③ 조립과정의 감축 또는 결함제거 기술에 의한 실장(패키징) 신뢰도의 개선으로서 이 시스템의 신뢰도가 개선될 수 있다.
WSI는 기본회로들이 상호간 연결되고, 그리고 모놀리식 메모리에 연결된 반복된 논리회로를 형성하는데 적합하다.
모놀리식 WSI의 경우, 회로들이 결함부분을 포함한 광역에 집적되어 있기 때문에, 구조의 용장성 기술이나 결함 주변의 우회회호는 불가결한 것이다.
종래 WSI의 웨이퍼 스케일 메모리에서, 올리엔테이션 주평면 방향을 X방향으로 가정하고, X방향에 수직으로된 방향을 Y방향이라고 가정한다. 각 칩사이의 X,Y 방향은 데이타라인 상에서 연결되었고, 메모리는 다음과 같은 방법으로 형성된다. 즉, 입력단자로부터 신호가 오면 이 신호는 결함칩 주변을 돌아서 연속적으로 비결함 칩들만을 통과하여 출력단자에 나타난다. 더하여, Y방향에서는 칩들은 제어선, 웨이퍼 클록, VCC선, VSS선, VBB선, 등에 상호 동일방향으로 연결되어 있다(특공소 58-18778, 62-6267).
각 칩은 다른 칩들과 데이타 라인에 의해서 연결되고 한편 논리회로는 물론 개입한다.
상술한 웨이퍼 스케일 메모리에 있어서 회로간의 상호배선 길이는 각 다이칩이 다른 칩들과 연결되어 있는 경우보다 짧아진다. 그럼에도 불구하고, 웨이퍼상에 VCC라인, VSS라인등의 전원이 알루미늄등의 금속배선으로 형성될 때에는 저항치는 비교적 큰 것이 된다. 종래의 웨이퍼 스케일 메모리에 있어서, 웨이퍼 4코너는 X,Y의 주변을 절단하여 실질적인 4각형을 이루고, 이 절단한 웨이퍼 캐리어에 마운트하여 사용된다. 이 경우, 칼날에 의한 절단부위가 문제가 된다. 더우기, 제어선, 웨이퍼 클록 또는 데이타선등이 웨이퍼 상에 알루미늄 등의 배선에 의해서 형성되었을 때 단락회로 현상이 웨이퍼 절단 주변에서 생기기 쉽다.
본 출원자는 이 문제들을 해결하기 위하여 웨이퍼 스케일 메모리에 대한 일본특허출원 번호 63-132589호 출원하였고, 동일한 출원을 미국 일련번호 359677호로 1989년 5월 31일자로 필하였다.
웨이퍼 스케일 메모리는 웨이퍼 표면이 주변영역의 소망하는 위치에 선별적으로 형성된 본딩성의 중계점 역활을 하는 금속패드와, 최소한 금속필름이 존재하지 않는 더미칩들과, 웨이퍼의 소망하는 중앙부위에 선별적으로 배열한 릴칩들과, 인접한 칩의 경계부근에서 분리된 제어선과 웨이퍼 클록을 구비하므로써 데이타선을 통과시킬 수 있고 본딩배선에 의해 형성된 전원선들을 각 칩에 연결시킬 수가 있다.
종래의 예를 제1, 제2(a)도와 제2(b)도를 참조하면서 설명한다.
제1도는 웨이퍼 스케일 메모리를 형성하기 위하여 절단하기 이전의 웨이퍼의 평면도이고, 제2(a)도는 웨이퍼를 거치하기 위하여 캐리어에 적합하도록 4주변연을 절단한 웨이퍼를 표시한 평면도이고, 제2(b)도는 제2(a)도의 하변 좌측부위를 확대한 평면도이다.
제1도 및 제2도에서 참조번호 1은 웨이퍼이고, 1A는 올리엔테이션 평면이고, 2R1과 2R2는 릴칩(실제로 작동하는 칩들), 2D는 더미칩, 3은 금속필름, 4는 본딩배선 VCC선 VSS선의 전원라인들이다.
제1도에 표시한 릴칩 2R1은 종래의 기술과 동일하다. 한편, 릴칩 2R2는 인접경계부근에서 분리된 제어선과 웨이퍼 클록을 갖는다. 더우기 더미칩 2D는 본딩 배선들을 중계하기 위하여 전기적으로 부동상태이고, 알미늄 등의 금속 패드를 갖고 있고, 한편, 비금속 필름 또는 퍼씨베이션 필름으로 절단선을 형성한다.
상술한 바와같이, 종래 웨이퍼 스케일 메모리에서, 더미칩은 웨이퍼 1의 주변연에 형성되고 전원선인 VCC라인과 VSS라인이 본딩배선을 사용하여 형성되었을지라도, 더미칩 20은 중계점으로서 사용할 수 있으며 그다지 긴 배선이 요구되지 않는다.
제2도에 표시한데로, 더미칩이 올리엔테이션 평면 1A 측상의 좌우 상부코너에 형성되지 못한다고 하다라도 단지 약간 긴 배선 만이 필요하다. 그럼에도 불구하고, 패턴 작성에 있어서 모든 칩을 자리이동하므로서 긴 배선을 단축시키는 것이 가능하게 되고 그러므로 그들이 올리엔테이션 평면에 접근할 수가 있다.
제1도, 제2도에 표시한 패턴은 비교적 올리엔테이션 평면가까이에 형성되었다. 이와같이하여 웨이퍼의 상부 좌우코너에도 종전 기술에서 필요하였던 긴 배선보다 짧은 배선으로 가능하다. 더우기, 올리엔테이션 평면반대측이 절단되면, 금속필름 3은 웨이퍼 하부 좌우코너에 남아 있지 못하게 된다. 더하여 좌우측 칩열중에서 제어선과 웨이퍼 클록을 분리하는 릴칩 2R2는 사용치 않는다. 전원선 4는 웨이퍼의 하부 좌우 코너로에서만 윤상배선 되었기 때문에 긴 배선을 피할 수가 있다.
그렇기 때문에, 전원선 4는 웨이퍼 1의 에지위치에서 금속필름 3과 전연 단락하지 않는다. 그리고 제어선과 웨이퍼 클록 또는 데이타라인이 확장된다 하더라도 그들은 웨이퍼 1부근에서 단락하지 않는다.
제2(b)도에 있어서, 제1도 및 제2(a)도에서와 동일한 참조번호는 그와 동일한 부분과 의미를 나타낸다. 제2(b)도에서 참조번호 6은 지령 스트로브(CMND) 시호전송선을 의미하고, 참조번호 7은 웨이퍼 클록(WCK) 신호전송선을, 참조번호 8은 단자칩 2D속의 중계점의 메탈패드를 의미하며, VBB는 기판전압공급선을 의미한다. 단자칩 2D는 본딩배선을 중계하기 위하여 알미늄 또는 이와 유사한 것으로 만들어진 복수의 금속패드를 보유하고 각 금속 패드는 전기적으로 부동상태로 있다. 제2도에 패드쇼시한 단자칩 2D를 웨이퍼상에 형성할때, 예컨대 알미늄으로 만들어진 금속패드 8과 커버필름(도시하지 않음)이 단자칩 2D에 인쇄되며 다른 과정은 행하여 지지 않는다.
제3(a)도와 제3(b)도는 특히 더미칩 2D상에 형성된 금속대드로서 전기적으로 부동상태로 중계본딩배선에 본딩하기 위한 금속패드를 나타낸 도이다. 제3(a)도는 평면도이며, 제3(b)도는 X-X'선에 따라서 본단면도이다.
제3(a)도와 제3(b)도에서 참조번호 1은 예컨대 Si기판이고, 12는 SiO2절연필름이고, 13은 예컨대 알루미늄으로 만들어진 전기적으로 부동상태인 도선층으로서 본딩 배선과 접촉하고, 14는 예컨대 SiO2로 만들어진 절연필름(커버필름)으로서 금속 패드를 보호하고, 15는 접촉윈도이다.
위에서 기술한 종래 웨이퍼 스케일 메모리에 있어서, 더미칩 2D는 제1도 및 제2도에 표시한 웨이퍼의 주변 부분에 위치하고, 외부로 부터의 입자, 웨이퍼 프로세스 중의 결함, 배선본딩중의 문제등에 영향을 받으며, 본딩 배선과 접촉하게 되는 도선층 13과 기판 11 사이의 절연필름 12는 파손되기 쉽다.
특히 웨이퍼 스케일 집적에서의 본딩에 있어서는 웨이퍼 전체가 사용되고, 중계점 더미칩의 몇개의 패드가 사용되어 본딩의 기회가 증대되어 상기한 불리한 점들이 증가한다. 더우기 웨이퍼 스케일 메모리를 생산하는 방식에는 기판속에 우물(Well)을 형성하는 것등의 많은 복잡한 프로세스가 포함된다 고로 단계의 감축이 요망된다.
본 발명의 한 목적은 먼지의 영향, 웨이퍼 프로세스에서의 결점 그리고 배선 본딩중의 문제들을 감소시킬 수 있는 웨이퍼 스케일 반도체 장치를 제공하는데에 있다.
본 발명의 다른 목적은 웨이퍼 스케일 집적에 적합한 웨이퍼 스케일 반도체 장치를 제공하는 것이다.
본 발명의 앞으로의 목적은 생산단계를 감축할 수 있는 웨이퍼 스케일 반도체 장치를 제공하는 것이다.
본 발명에 의한 웨이퍼 스케일 반도체 장치는 본딩패드를 구비하고, 이 본딩패드는 본딩배선(4)와 접촉이 가능한 전기적으로 부동상태인 도선층(13)과, 도선층(13) 밑에 형성된 도선층(13)과 형태가 동일한 버퍼층(21)과 주어진 충격을 흡수하는 버퍼층(21)으로 구성되어 있다. 또한 본 발명에 의하면 절연층이 SiO2로 만들어졌을 경우, 버퍼층은 가급적 폴리-Si, Tin 또는 Si3N4로 된 대좌층으로 형성된다.
버퍼층의 크기는 가급적 도선층의 크기보다 약간 크게한다. 또한, 본 발명에 의한 웨이퍼 스케일 반도체 장치는 웨이퍼의 주변연의 소망하는 부위에 선별적으로 형성한 더미칩을 구비하고, 본딩배선의 중계점 역활을 하는 금속패드를 구비하며 웨이퍼의 소망하는 중앙부위에 배열된 최소한 비금속 릴칩과의 절단선을 구비하고, 데이타라인이 통과할 수 있도록 제어선과 웨이퍼 클록에 의해 분리되고 각각의 칩이 할 수 없는 전원선과 신호선을 본딩배선에 의해서 형성되어 있다.
본딩패드는 본딩배선(4)에 접촉할 수 있는 전기적으로 부동상태의 도선층(13)과, 도선층(13) 밑에 형성한 절연층(22)와 도선층(13)과 일치하는 형태를 가진 버퍼층이 절연층(22) 밑에 형성된 버퍼층(21과 주어진 충격을 흡수하는 버퍼층(21)으로 구성되어 있다.
본 발명에 의한 버퍼층(21)은 가급적 절연층(22)을 부식시키기 에천트에 의해서 부식되지 않는 재료로서 만들어진다.
또한, 본 발명에 의하면 전기 절연층이 SiO2로 만들어졌을 경우, 버퍼층은 가급적으로 폴리-Si, Tin 또는 Si3N4의 대좌로서 형성되고, 버퍼층의 규모는 가급적 도선층의 크기보다 약간 크게한다.
제4-6도는 웨이퍼 스케일 반도체의 일예를 표시한 도이다. 이예는 웨이퍼 스케일 집적에 있어서 더미칩 위에 형성된 본딩패드에 행한 한예이다.
제1-3도의 동일소자는 동일참조번호로서 표시하였다.
제4(a)도는 본딩 금속패드의 구조를 나타낸 평면도이고, 제4(b)도는 제4(a)도의 Y-Y'를 따른 단면도이다.
제4(a)도와 제4(b)도에 표시한데로, 하나의 산화물 필름(SiO2필름) 12가 Si기판 위에 형성되어 있고, SiO2필름 12위에는 폴리실리콘(Si) 대좌층 21이 형성되어 있다.
폴리실리콘(폴리-Si)은 에천트에 의해 부식되지 않았으나 이에 의해서 폴리 Si 위에 형성된 SiO2절연필름 22와 SiO2필름 12는 부식되었다. 이 경우에, 단계감축을 위하여 필드산화물 필름을 산화물 필름 12로서 사용치 않을 수도 있다. 더욱, 단계를 감축하기 위하여 완전히 부식하지 않은 층은 산화물 필름 12와 폴리-Si층 21사이에 남겨둘 수도 있다.
본딩 배선과 접촉하게 되는 예컨대 알미늄으로된 전기적으로 부동상태인 도선층 13은 SiO2절연필름 22 위에 형성되고, SiO2절연필름위는 본딩패드를 덮는 SiO2필름 14이다(도시안함). 폴리실리콘 대좌층 21은 도선층 13밑에 그에 상당하는 크기로서 형성되고, 가급적 도선층 13보다 약간 큰 사이즈로 패턴된다. 절연필름 22의 부식비율과 다른 부식비율을 가진 티타늄 니트라이드(TiN) 또는 실리콘 니트라이드(Si3N4)등을 폴리-Si 대신으로 사용할 수가 있다. 본딩배선과 접촉하게 되는 도선층 13은 예시에서 기술한 Al 단층뿐 아니라 2층 구조의 Al층 그리고 Al-Si층 또는 Al층 밑에 폴리-Si층도 사용할 수가 있다.
제4도에서 SiO2커버 절연필름 14는 단층으로 사용하였으나 중층으로된 절연층도 역사 사용할 수가 있다.
제5도는 이와같은 예를 표시하고 있다. 즉, 제5도에는 2개의 절연층이 형성되었는데, 제5(a)도는 본딩을 위한 금속패드 구조의 평면도를 표시하였고, 제5(b)도는 Z-Z'선을 따라 단면도를 표시하고 있다.
제4(a)도와 제4(b)도와 동일한 제5(a)도와 제5(b)도의 동일 구성부분에는 동일참조부호로 표시하였다.
제5(a)도와 제5(b)도에서 수지코팅필름 23이 SiO2절연필름 14위에 형성되고,이 절연필름 14와 수지코팅필름 23은 전기적 절연체 역활로서 기판을 보호하고, 수지코팅필름 23은 내부로의 수분친입을 예방한다. 참조번호 24는 수지코팅필름 23의 코팅윈도이다.
다음으로, 본딩을 위한 금속패드의 제조방식을 제6(a)도-제6(j)도를 참조하여 설명한다.
첫째로, 제6(a)도에 표시한데로, 2000-8000Å의 두께를 가진 필드 SiO2절연필름 12는 열산화에 의해서 Si기판위에 형성된다. 다음으로, 제6(b)도에 표시한데로, 필드 SiO2절연필름 12위에는 1000-4000Å의 두께를 가진 폴리-Si층 21a가 예컨데 공지된 CVD프로세스에 의해서 성장한다. 그리고, 제6(c)도에표시한 바와같이, 폴리-Si층 21a 위에 포토리조그래피를 사용하여 본딩배선과 접촉하게 되는 도선층 13보다 약간 큰 대좌층 21이 형성된다.
그리고, 제6(d)도에 표시한데로, 절연필름 12와 대좌층 21위에는 5000-10000Å의 두께를 가진 SiO2절연필름 22가 성장하고, 제6(e)도에 표시한 바와같이 SiO2필름위에는 4000-10000Å의 두께를 가진 Al층 13a가 스퍼터링 또는 CVD프로세스에 의해서 형성된다.
그다음, 제6(f)도에서 보는 바와 같이, 패드 구조를 가진 본딩배선과 접촉하게 되는 도선층 13을 형성하기 위하여 Al층 13a를 포토리조그래피를 사용하여 패턴한다. 그리고 제6(g)도에 표시한 바와같이, 절연필름 22와 도선층 13위에는 예컨대 2000-8000Å의 두께를 갖고 절연필름 14와 같은 역활을 하는 SiO2필름 14a가 CVD처리에 의해서 성장한다. 그리고 제6(h)도에서와 같이, SiO2필름 14a가 포토리조그래피 기술에 의해 부식되어 본딩배선을 위한 접촉홀 15가 형성된다.
그리고 다음, 제6(i)도에 표시한 바와같이, 1.0-2.0μm의 두께를 가진 수지코팅 23a가 절연필름과 도선층 13 전체 표면에 형성되고, 포토리조그래피 기술에 의해서 윈도 24가 형성된다(제6(j)도 참조). 이 결과로 본딩을 위한 금속패드가 실현된다. 릴칩부분의 금속패드 제3도의 구조를 가질 수 있다.
그다음, 금속패드 13위에는 제6(k)도에 표시한데로 스티치 본딩 처리에 의해서 본딩배선 30이 형성될 수 있다.
즉, 예시에서, 본딩을 위한 금속패드의 구조는 본딩배선과 접촉하게 되는 전기적으로 부동상태인 도선층 13과, 컨던터 13 밑 위치한 절연필름 22와 절연필름 22를 통하여 컨덕터 13 밑에 구비된 대좌층 21과 그리고 절연필름 22는 부식이 되나, 이 에천트에 의해서 부식이 않되는 예컨데 폴리-Si와 같은 재료로 이루어진다. 본딩배선과 접촉하게 되는 도선층 13보다 큰 사이즈의 대좌층 21이 패턴되고, 또한 기판 11로부터 전기적으로 격리된 절연필름 12가 형성된다.
이같이, 대좌층 21과 본딩배선과 접촉하게 되는 도선층 13이 절연층 22를 샌드위치상으로 구비하므로서 다음과 같은 이점들을 얻을 수가 있다.
(Ⅰ) 절연필름 22가 본딩처리중에 파손되고 도선층 13이 대좌층 21과 접촉하게 되었다하여도, 대좌층 21은 폴리-Si등과 같은 연질물체로 만들어졌기 때문에 버퍼층과 같은 역할을 하여서 충격을 흡수하고 이 충격을 아래층에 전달하지 않는다.
더우기, 각 대좌층 21은 독립된 대좌구조를 갖고 있기 때문에 절연필름 22가 파손되어서 대좌층 21에 연결되어 본딩배선에 접촉하게 되어도, 대좌층 21은 본딩배선과 접촉하게되는 인접한 도선층 13과 인접한 대좌층 21에 단락과 같은 부정적인 영향을 주지 않는다. 만약 대좌 21이 절연필름 22와 다른 물질과 구조를 갖는다면, 그것이 버퍼층의 역할을 할 수가 있다.
(Ⅱ) 만약에 도선층 13 밑의 절연필름 22가 처리상의 문제등으로 부식이 되었다 하더라도, 부식은 대좌층 21에서 정지되고, 대좌층 21과 기판 13사이에 절연필름 12가 남아서 절연이 유지될 수 있다.
예로서, 절연필름에 레지스트막을 형성한때, 레지스트막에는 금이가거나 핀홀(작은구멍)이 생겨서 이같은 결함이 절연필름을 불리하게 부식시킨다. 그럼에도 불구하고, 대좌층 21은 절연층을 형성할때 부식용으로 사용하는 에천트에는 부식이 되지 않는 재료를 사용하였기 때문에 상술한 바와같이, 절연층이 부식되었을지라도 대좌층 21의 하층은 부식이 안되고 남는다.
특히, 본 발명 실시예에서 기술한 바와같이 더미칩 2D상에서 중계점 역활을 하는 많은 수의 금속패드를 갖고 그리고 본딩의 기회가 많은 WSI에 적용한 경우, 상기 효과 (1)과 (2)는 현저하다.

Claims (10)

  1. 본딩배선(4)와 접촉가능하며, 전기적으로 부동상태인 도선층(13)과, 전기도선층(13) 밑에 형성된 절연층(22)와 전기도선층(13)과 상응하는 형태를 갖고 전기 절연층(22) 밑에 형성되어 주어진 충격을 흡수하는 버퍼층(21)로 구성된 본딩패드를 구비한 웨이퍼 스케일 반도체장치.
  2. 청구범위 제1항에 있어서, 전기 버퍼층(21)은 전기절연층(22)를 부식하는 에천트로서는 부식이 안되는 재료로서 만들어진 웨이퍼 스케일 반도체장치.
  3. 청구범위 제1항에 있어서, 전기 절연층 SiO2로 만들어졌을 경우, 전기 버퍼층이 폴리-Si, Tin 또는 Si3N4의 대좌층으로서 형성된 웨이퍼 스케일 반도체장치.
  4. 청구범위 제1항에 있어서, 전기 버퍼층이 전기 도선층의 사이즈보다 약간 큰 것으로된 웨이퍼 스케일 반도체장치.
  5. 청구범위 제1항에 있어서, 전기 도선층(13)은 4000-10000Å의 두께를 갖고, 전기 절연층(22)는 5000-10000Å의 두께를 갖고, 전기 버퍼층(21)은 1000-4000Å의 두께를 갖는 웨이퍼 스케일 반도체장치.
  6. 본딩배선의 중계점 역활을 하는 금속패드를 가지며, 최소한 비금속 필름의 절단선을 갖고 웨이퍼 주변연의 소망위치에 선별적으로 형성된 더미칩과, 전기 웨이퍼의 중앙적소에 배열되고, 제어선과 웨이퍼 클록에 의해서 데이터 라인이 통과할 수 있도록 분단된 릴칩과, 각 칩을 연결하는 본딩배선에 의해서 형성된 전원선과 신호선과, 본딩배선(4)와 접촉가능하며 전기적으로 부동상태인 도선층(13)과, 전기도선층(13) 밑에 형성된 절연층(22)와 전기도선층(13)과 사응하는 형태를 갖고 전기 절연층(22)밑에 형성되어 주어진 충격을 흡수하는 버퍼층(21)로 구성된 전기 본딩 패드를 구비한 웨이퍼 스케일 반도체장치.
  7. 청구범위 제6항에 있어서, 전기 버퍼층(21)은 전기 절연층(22)를 부식하는 에천트로서는 부식이 안되는 재료로서 만들어진 웨이퍼 스케일 반도체장치.
  8. 청구범위 제6항에 있어서, 전기 절연층이 SiO2로 만들어졌을 경우, 전기 버퍼층이 폴리-Si, Tin 또는 Si3N4의 대좌층으로서 형성된 웨이퍼 스케일 반도체장치.
  9. 청구범위 제6항에 있어서, 전기 버퍼층이 전기 도선층의 사이즈보다 약간 큰 것으로된 웨이퍼 스케일 반도체장치.
  10. 청구범위 제6항에 있어서, 전기 도선층(13)은 4000-10000Å의 두께를 갖고, 전기 절연층(22)는 5000-10000Å의 두께를 갖고, 전기 버퍼층(21)은 1000-4000Å의 두께를 갖는 웨이퍼 스케일 반도체장치.
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