JP2630845B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2630845B2 JP2630845B2 JP1337366A JP33736689A JP2630845B2 JP 2630845 B2 JP2630845 B2 JP 2630845B2 JP 1337366 A JP1337366 A JP 1337366A JP 33736689 A JP33736689 A JP 33736689A JP 2630845 B2 JP2630845 B2 JP 2630845B2
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- Japan
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- wiring
- lower wiring
- integrated circuit
- semiconductor integrated
- slit
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は多層配線を有する半導体集積回路において、
ストレスマイグレーションによる断線を防止した半導体
集積回路に関する。
ストレスマイグレーションによる断線を防止した半導体
集積回路に関する。
（ロ）従来の技術 従来より、集積回路の高集積化・高密度化が高めら
れ、デバイスの小型化が進むにつれて、相互接続のため
の配線の幅が微細になっている。その一方で、電源ライ
ン（VDD，VSS）等は所要の電流容量を確保し且つ電圧硬
化を抑えるために他の信号ライン等よりは太い線幅が要
求されていることも事実である。
れ、デバイスの小型化が進むにつれて、相互接続のため
の配線の幅が微細になっている。その一方で、電源ライ
ン（VDD，VSS）等は所要の電流容量を確保し且つ電圧硬
化を抑えるために他の信号ライン等よりは太い線幅が要
求されていることも事実である。
そこで第５図に示すように、幅広の配線（１）は上層
（第２層目以降）へ逃がし、下層の配線（２）は細くし
て高密度配線を行うことが成されている。結果、幅広の
配線（１）の占有面積を有効利用するために幅広の配線
（１）と下層の配線（２）とをクロスする部分が数多く
存在することになる。
（第２層目以降）へ逃がし、下層の配線（２）は細くし
て高密度配線を行うことが成されている。結果、幅広の
配線（１）の占有面積を有効利用するために幅広の配線
（１）と下層の配線（２）とをクロスする部分が数多く
存在することになる。
（ハ）発明が解決しようとする課題 しかしながら、第５図のように幅広の配線（１）が上
を覆うような部分では、下層の配線（２）がストレスマ
イグレーションによって破断（３）する現像が確認され
た。ストレスマイグレーションは、例えば特開昭64−45
142号に記載されているように、主に配線を構成する導
体材料であるAl合金と、絶縁材料であるSiO2,SiN、及び
半導体基板材料であるSiとの間の熱膨張差による内部応
力によって誘起される現象であり、今までは配線の幅が
３μ以上のものでは強度的にみて破断には至らないと考
えられていた。
を覆うような部分では、下層の配線（２）がストレスマ
イグレーションによって破断（３）する現像が確認され
た。ストレスマイグレーションは、例えば特開昭64−45
142号に記載されているように、主に配線を構成する導
体材料であるAl合金と、絶縁材料であるSiO2,SiN、及び
半導体基板材料であるSiとの間の熱膨張差による内部応
力によって誘起される現象であり、今までは配線の幅が
３μ以上のものでは強度的にみて破断には至らないと考
えられていた。
それでも幅広の配線（１）が延在する部分で下層配線
（２）の破断が生じ易いのは、線幅が太くなるほど配線
が他へ加える応力が大となり、この応力が層間絶縁膜を
介して下層の配線（２）に加わり、下層の配線（２）自
身の応力に重畳されてストレスマイグレーションを加速
するためと考えられる。
（２）の破断が生じ易いのは、線幅が太くなるほど配線
が他へ加える応力が大となり、この応力が層間絶縁膜を
介して下層の配線（２）に加わり、下層の配線（２）自
身の応力に重畳されてストレスマイグレーションを加速
するためと考えられる。
（ニ）課題を解決するための手段 本発明は上記従来の欠点に鑑み成されたもので、幅広
の上層配線（11）にその延在方向と平行に多数本のスリ
ット（12）を設けることにより、ストレスマイグレーシ
ョンによる下層配線（10）の破断を防止した半導体集積
回路を提供するものである。
の上層配線（11）にその延在方向と平行に多数本のスリ
ット（12）を設けることにより、ストレスマイグレーシ
ョンによる下層配線（10）の破断を防止した半導体集積
回路を提供するものである。
（ホ）作用 本発明によれば、スリット（12）を設けることによっ
て、上層配線（11）が持つ応力はスリット（12）に吸収
され分散されるので、上層配線（11）が下層配線（10）
に加える機械的応力を低減できる。
て、上層配線（11）が持つ応力はスリット（12）に吸収
され分散されるので、上層配線（11）が下層配線（10）
に加える機械的応力を低減できる。
（ヘ）実施例 以下に本発明を図面を参照しながら詳細に説明する。
第１図は本発明の第１の実施例を示す平面図である。
（10）は下層配線、（11）は上層配線、（12）はスリッ
トである。半導体デバイスは、シリコン半導体基板の表
面に拡散領域やゲート電極（ポリシリコン、ポリサイド
等）を形成することにより構成され、各層の配線は個々
のデバイスを相互接続するものである。下層配線（10）
は前記基板を覆う絶縁膜（SiO2,SiN）上を延在して前記
拡散領域やゲート電極等と連結される。材料はアルミ
（Al）又はアルミニウム−シリコン（Al−Si）から成
り、蒸着又はスパッタによる堆積とホトレジストプロセ
スによるパターニングによって形成される。主に信号ラ
イン等の電流容量が小さくて済む配線に用いられ、線幅
は２〜３μで高密度配線となる。
（10）は下層配線、（11）は上層配線、（12）はスリッ
トである。半導体デバイスは、シリコン半導体基板の表
面に拡散領域やゲート電極（ポリシリコン、ポリサイド
等）を形成することにより構成され、各層の配線は個々
のデバイスを相互接続するものである。下層配線（10）
は前記基板を覆う絶縁膜（SiO2,SiN）上を延在して前記
拡散領域やゲート電極等と連結される。材料はアルミ
（Al）又はアルミニウム−シリコン（Al−Si）から成
り、蒸着又はスパッタによる堆積とホトレジストプロセ
スによるパターニングによって形成される。主に信号ラ
イン等の電流容量が小さくて済む配線に用いられ、線幅
は２〜３μで高密度配線となる。
下層配線（10）の上は減圧CVD法等による層間絶縁層
（SiO2等）が覆い、層間絶縁膜の表面を上層配線（11）
が延存する。上層配線（11）と一部の下層配線（10a）
（10b）とは層間絶縁膜に開けられたスルーホール（1
3）を介して層間接続される。下層配線（10）の一部は
上層配線（11）もの下部をクロスして延在する。上層配
線（11）もまた、Al又はAl−Siの堆積とパターニングに
よって形成され、全体の線幅は電流容量にもよるが50〜
200μに形成される。このような太い線幅が必要となる
のは、VDDやVSS供給のための電源ライン等であり、特に
出力バッファトランジスタへの電源供給等がこれに相当
する。従って、上層配線（11）は全てが太く形成されて
いるのでは無く、前記した必要部分だけが幅広にされて
いるのである。
（SiO2等）が覆い、層間絶縁膜の表面を上層配線（11）
が延存する。上層配線（11）と一部の下層配線（10a）
（10b）とは層間絶縁膜に開けられたスルーホール（1
3）を介して層間接続される。下層配線（10）の一部は
上層配線（11）もの下部をクロスして延在する。上層配
線（11）もまた、Al又はAl−Siの堆積とパターニングに
よって形成され、全体の線幅は電流容量にもよるが50〜
200μに形成される。このような太い線幅が必要となる
のは、VDDやVSS供給のための電源ライン等であり、特に
出力バッファトランジスタへの電源供給等がこれに相当
する。従って、上層配線（11）は全てが太く形成されて
いるのでは無く、前記した必要部分だけが幅広にされて
いるのである。
そして第１図に示すとおり、幅広の上層配線（11）に
は配線を多数本の細状配線（14）に分離するように上層
配線（11）の延在方向と平行であり、且つ少なくとも該
上層配線（11）の多数本の下層配線（10）にまたがって
重畳する領域に各下層配線（10）にまたがってスリット
（12）を設けている。スリット（12）の幅は、細状配線
（14）が互いに分離すれば良いので太くする必然性は何
も無く、プロセスの最小設計ルールで一定幅（３〜５
μ）で形成すれば良い。長さとスリット（12）間の幅も
特に制限は無いが、下層配線（10）との層間接続部分は
スルーホール（13）があるのでスリット（12）は設けな
い。また、スリット（12）間の幅を一定としておけばCA
Dによるパターン設計が容易である。
は配線を多数本の細状配線（14）に分離するように上層
配線（11）の延在方向と平行であり、且つ少なくとも該
上層配線（11）の多数本の下層配線（10）にまたがって
重畳する領域に各下層配線（10）にまたがってスリット
（12）を設けている。スリット（12）の幅は、細状配線
（14）が互いに分離すれば良いので太くする必然性は何
も無く、プロセスの最小設計ルールで一定幅（３〜５
μ）で形成すれば良い。長さとスリット（12）間の幅も
特に制限は無いが、下層配線（10）との層間接続部分は
スルーホール（13）があるのでスリット（12）は設けな
い。また、スリット（12）間の幅を一定としておけばCA
Dによるパターン設計が容易である。
斯る構成によれば、スリット（12）を設けたことによ
って幅広の上層配線（11）を幅の狭い細状配線（14）に
分割したので、上層配線（11）が発生するストレスも個
々の細状配線（14）ごとの発生に分割できる。線幅とス
トレスとは、線幅が増大するとストレスが加速度的に増
大するような関係にあるので、結局、細状配線（14）が
束になって下層配線（10）に与えるストレスは、従来の
スリット無しのものが加えるストレスよりもずっと少な
くできる。従って、下層配線（10）のストレスマイグレ
ーションによる破断を防止できる。
って幅広の上層配線（11）を幅の狭い細状配線（14）に
分割したので、上層配線（11）が発生するストレスも個
々の細状配線（14）ごとの発生に分割できる。線幅とス
トレスとは、線幅が増大するとストレスが加速度的に増
大するような関係にあるので、結局、細状配線（14）が
束になって下層配線（10）に与えるストレスは、従来の
スリット無しのものが加えるストレスよりもずっと少な
くできる。従って、下層配線（10）のストレスマイグレ
ーションによる破断を防止できる。
尚、配線の線幅や厚み、および層間絶縁膜の厚みにも
よるが、下層配線（10）に対して上層配線（11）がおお
むね10μ幅以上で重畳すると破断が生じ易くなるから、
細状配線（14）の線幅がそれ以下の幅となるようにスリ
ット（12）を形成する。
よるが、下層配線（10）に対して上層配線（11）がおお
むね10μ幅以上で重畳すると破断が生じ易くなるから、
細状配線（14）の線幅がそれ以下の幅となるようにスリ
ット（12）を形成する。
第２図は本発明の第２の実施例を示す。第１図の実施
例はスリット（12）がスルーホール（13）部からスルー
ホール（13）まで途切れることなく伸びているのに対
し、本実施例はスリット（12）の長さを短くし且つ一直
線状に並べたものである。スリット（12）の長さとピッ
チに特に制限は無いが、一定にしておけばCAD設計が容
易である。第１の実施例は細状配線（14）の１本が断線
するとスルーホール（12）からスルーホール（12）まで
実質的に上層配線（11）の線幅が狭くなったことに等し
く、配線の信頼性が低下するのに対し、本実施例ではス
リット（12）が短くされているのでこのようなことは無
い。
例はスリット（12）がスルーホール（13）部からスルー
ホール（13）まで途切れることなく伸びているのに対
し、本実施例はスリット（12）の長さを短くし且つ一直
線状に並べたものである。スリット（12）の長さとピッ
チに特に制限は無いが、一定にしておけばCAD設計が容
易である。第１の実施例は細状配線（14）の１本が断線
するとスルーホール（12）からスルーホール（12）まで
実質的に上層配線（11）の線幅が狭くなったことに等し
く、配線の信頼性が低下するのに対し、本実施例ではス
リット（12）が短くされているのでこのようなことは無
い。
第３図は本発明の第３の実施例を示す。第２の実施例
はスリット（12）が一列に並べられており、第２図図示
Ａの部分はスリット（12）が無い状態であって従来と同
様のストレスが生じるのに対し、本実施例はスリット
（12）を互い違いにしたものである。これで、下層配線
（10）をクロスできない領域（第２図図示Ａ）は消滅す
るので、配線の設計自由度を向上できる。
はスリット（12）が一列に並べられており、第２図図示
Ａの部分はスリット（12）が無い状態であって従来と同
様のストレスが生じるのに対し、本実施例はスリット
（12）を互い違いにしたものである。これで、下層配線
（10）をクロスできない領域（第２図図示Ａ）は消滅す
るので、配線の設計自由度を向上できる。
第４図は本発明の第４の実施例を示す。これもスリッ
ト（12）を互い違いにしたものであるが、ずれの量とス
リット（12）の長さを考慮することにより、下層配線
（10）がクロスする場合において、スリット（12）が存
在しない領域（第４図図示Ｂ）を極力少なくしようとし
たものである。パターン的には、スリット（12）が途切
れた領域（図示Ｂと同じ）が斜めに連なるようなパター
ンになる。
ト（12）を互い違いにしたものであるが、ずれの量とス
リット（12）の長さを考慮することにより、下層配線
（10）がクロスする場合において、スリット（12）が存
在しない領域（第４図図示Ｂ）を極力少なくしようとし
たものである。パターン的には、スリット（12）が途切
れた領域（図示Ｂと同じ）が斜めに連なるようなパター
ンになる。
（ト）発明の効果 以上に説明した通り、本発明によれば、幅広の上層配
線（11）にスリット（12）を設けることによって下層配
線（10）に与えるストレスを減少できるので、ストレス
マイグレーションによる下層配線（10）の破断を防止で
きる利点を有する。従って配線の設計自由度が高く、配
線の信頼性が高い半導体装置を提供できる。
線（11）にスリット（12）を設けることによって下層配
線（10）に与えるストレスを減少できるので、ストレス
マイグレーションによる下層配線（10）の破断を防止で
きる利点を有する。従って配線の設計自由度が高く、配
線の信頼性が高い半導体装置を提供できる。
また、スリット（12）は上層配線（11）のパターニン
グと同時に加工できるので、マスクのパターン変更だけ
で済む利点をも有する。
グと同時に加工できるので、マスクのパターン変更だけ
で済む利点をも有する。
第１図乃至第４図は本発明を説明するための平面図、第
５図は従来例を説明するための平面図である。
５図は従来例を説明するための平面図である。
フロントページの続き (56)参考文献 特開 昭63−161642（ＪＰ，Ａ) 特開 昭62−81734（ＪＰ，Ａ) 特開 昭54−133090（ＪＰ，Ａ) 特開 昭51−85466（ＪＰ，Ａ) 特開 平３−200332（ＪＰ，Ａ) 特公 平７−58710（ＪＰ，Ｂ２)
Claims (4)
- 【請求項１】絶縁膜上を延在する下層配線と、この下層
配線を覆う層間絶縁膜上に前記下層配線の線幅よりは幅
広に形成され、且つ少なくともその一部が前記下層配線
と重畳して延在する上層配線とを具備する半導体集積回
路において、 前記上層配線の延在方向と平行であり、且つ少なくとも
該上層配線の多数本の下層配線にまたがって重畳する領
域に各下層配線にまたがって多数本のスリットを設け、
前記上層配線を細分化した線状配線としたことを特徴と
する半導体集積回路。 - 【請求項２】絶縁膜上を延在する下層配線と、この下層
配線を覆う層間絶縁膜上に前記下層配線の線幅よりは幅
広に形成され、且つ少なくともその一部が前記下層配線
と重畳して延在する上層配線とを具備する半導体集積回
路において、 前記上層配線の延在方向に対して略一定の長さを有し、
且つ等間隔で一直線状に並べられると共に、互い違いに
配置した多数本のスリットを設け、前記下層配線と重層
する領域には必ず位置させた構成としたことを特徴とす
る半導体集積回路。 - 【請求項３】前記スリットは前記上層配線の延在方向に
対して略一定の長さを有し、且つ等間隔で一直線状に並
べられると共に、前記平行に延在するスリットを互い違
いに配置して、当該スリットが途切れた領域が斜めに連
なるように形成したことを特徴とする請求項第１項ある
いは第２項に記載の半導体集積回路。 - 【請求項４】前記下層配線はアルミ材料から成る信号ラ
インで、上層配線はアルミ材料から成る電源ラインであ
ることを特徴とする請求項第１項あるいは請求項第２項
あるいは請求項第３項に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337366A JP2630845B2 (ja) | 1989-12-26 | 1989-12-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337366A JP2630845B2 (ja) | 1989-12-26 | 1989-12-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03196631A JPH03196631A (ja) | 1991-08-28 |
| JP2630845B2 true JP2630845B2 (ja) | 1997-07-16 |
Family
ID=18307945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1337366A Expired - Lifetime JP2630845B2 (ja) | 1989-12-26 | 1989-12-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2630845B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8253179B2 (en) | 2005-05-13 | 2012-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| JP5819218B2 (ja) | 2012-02-23 | 2015-11-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5185466A (ja) * | 1975-01-24 | 1976-07-27 | Nippon Electric Co | Kairopataanoyobisonosakugahoho |
| JPS54133090A (en) * | 1978-04-07 | 1979-10-16 | Cho Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
| JPS6281734A (ja) * | 1985-10-07 | 1987-04-15 | Fuji Xerox Co Ltd | 半導体装置 |
| JPH0815151B2 (ja) * | 1986-12-25 | 1996-02-14 | 株式会社東芝 | 半導体装置 |
| JPH02224332A (ja) * | 1989-02-27 | 1990-09-06 | Seiko Epson Corp | 半導体装置 |
-
1989
- 1989-12-26 JP JP1337366A patent/JP2630845B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03196631A (ja) | 1991-08-28 |
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Legal Events
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