JPH03196631A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03196631A JPH03196631A JP33736689A JP33736689A JPH03196631A JP H03196631 A JPH03196631 A JP H03196631A JP 33736689 A JP33736689 A JP 33736689A JP 33736689 A JP33736689 A JP 33736689A JP H03196631 A JPH03196631 A JP H03196631A
- Authority
- JP
- Japan
- Prior art keywords
- layer wiring
- upper layer
- wiring
- lower layer
- stress
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000010410 layer Substances 0.000 claims description 54
- 239000011229 interlayer Substances 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- 238000013508 migration Methods 0.000 abstract description 8
- 230000005012 migration Effects 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 5
- 238000013461 design Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は多層配線を有する半導体集積回路において、ス
トレスマイグレーションによる断線を防止した半導体集
積回路に関する。
トレスマイグレーションによる断線を防止した半導体集
積回路に関する。
（ロ）従来の技術
従来より、集積回路の高集積化・高密度化が高められ、
デバイスの小型化が進むにつれて、相互接続のための配
線の幅が微細になっている。その一方で、電源ライン（
ＶＤＤ 、 ｖｓＳ）等は所要の電流容量を確保し且つ
電圧降下を抑えるために他の信号ライン等よりは太い線
幅が要求されていることも事実である。
デバイスの小型化が進むにつれて、相互接続のための配
線の幅が微細になっている。その一方で、電源ライン（
ＶＤＤ 、 ｖｓＳ）等は所要の電流容量を確保し且つ
電圧降下を抑えるために他の信号ライン等よりは太い線
幅が要求されていることも事実である。
そこで第５図に示すように、幅広の配線（１）は上層（
第２層目以降）へ逃がし、下層の配線（２〉は細くして
高密度配線を行うことが成されている。結果、幅広の配
線（１）の占有面積を有効利用するために幅広の配線（
１）と下層の配線（２〉とをクロスする部分が数多く存
在することになる。
第２層目以降）へ逃がし、下層の配線（２〉は細くして
高密度配線を行うことが成されている。結果、幅広の配
線（１）の占有面積を有効利用するために幅広の配線（
１）と下層の配線（２〉とをクロスする部分が数多く存
在することになる。
（ハ）発明が解決しようとする課題
しかしながら、第５図のように幅広の配線（１）が上を
覆うような部分では、下層の配線（２）がストレスマイ
グレーションによって破断（３）する現像が確認された
。ストレスマイグレーションは、例えば特開昭６４−４
５１４２号に記載されているように、主に配線を構成す
る導体材料であるへ！合金と、絶縁材料であるＳｉｎ、
、 ＳｉＮ、及び半導体基板材料であるＳｉとの間の
熱膨張差による内部応力によって誘起される現像であり
、今までは配線の幅が３μ以上のものでは強度的にみて
破断には至らないと考えられていた。
覆うような部分では、下層の配線（２）がストレスマイ
グレーションによって破断（３）する現像が確認された
。ストレスマイグレーションは、例えば特開昭６４−４
５１４２号に記載されているように、主に配線を構成す
る導体材料であるへ！合金と、絶縁材料であるＳｉｎ、
、 ＳｉＮ、及び半導体基板材料であるＳｉとの間の
熱膨張差による内部応力によって誘起される現像であり
、今までは配線の幅が３μ以上のものでは強度的にみて
破断には至らないと考えられていた。
それでも幅広の配線（１）が延在する部分で下層配線（
２）の破断が生じ易いのは、線幅が太くなるほど配線が
他へ加える応力が大となり、この応力が層間絶縁膜を介
して下層の配線（２）に加わり、下層の配線（２）自身
の応力に重畳されてストレスマイグレーションを加速す
るためと考えられる。
２）の破断が生じ易いのは、線幅が太くなるほど配線が
他へ加える応力が大となり、この応力が層間絶縁膜を介
して下層の配線（２）に加わり、下層の配線（２）自身
の応力に重畳されてストレスマイグレーションを加速す
るためと考えられる。
（ニ）課題を解決するための手段
本発明は上記従来の欠点に鑑み成きれたもので、幅広の
上層配線（１１）にその延在方向と平行に多数本のスリ
ット（１２）を設けることにより、ストレスマイグレー
ションによる下層配線（１０）の破断を防止した半導体
集積回路を提供するものである。
上層配線（１１）にその延在方向と平行に多数本のスリ
ット（１２）を設けることにより、ストレスマイグレー
ションによる下層配線（１０）の破断を防止した半導体
集積回路を提供するものである。
（＊）作用
本発明によれば、スリット（１２）を設けることによっ
て、上層配線（１１）が持つ応力はスリット（１２）に
吸収され分散されるので、上層配ｆｉ（１１）が下層配
＃ （１０）に加える機械的応力を低減できる。
て、上層配線（１１）が持つ応力はスリット（１２）に
吸収され分散されるので、上層配ｆｉ（１１）が下層配
＃ （１０）に加える機械的応力を低減できる。
（へ）実施例
以下に本発明を図面を参照しながら詳細に説明する。
第１図は本発明の第１の実施例を示す平面図である。
（１０）は下層配線、（１１）は上層配線、（１２）は
スリットである。半導体デバイスは、シリコン半導体基
板の表面に拡散領域やゲート電極（ポリシリコン、ポリ
サイド等）を形成することにより構成され、各層の配線
は個々のデバイスを相互接続するものである。下層配！
（１０）は前記基板を覆う絶縁膜（Ｓｉｎ、 、 ５ｉ
Ｎ）上を延在して前記拡散領域やゲート電極等と連結さ
れる。材料はアルミ（Ａｊｌり又はアルミニウムーシリ
コン（Ａｆ−５ｉ＞から成り、蒸着又はスパッタによる
堆積とホトレジストプロセスによるパターニングによっ
て形成される。主に信号ライン等の電流容量が小さくて
済む配線に用いられ、線幅は２〜３μで高密度配線とな
る。
（１０）は下層配線、（１１）は上層配線、（１２）は
スリットである。半導体デバイスは、シリコン半導体基
板の表面に拡散領域やゲート電極（ポリシリコン、ポリ
サイド等）を形成することにより構成され、各層の配線
は個々のデバイスを相互接続するものである。下層配！
（１０）は前記基板を覆う絶縁膜（Ｓｉｎ、 、 ５ｉ
Ｎ）上を延在して前記拡散領域やゲート電極等と連結さ
れる。材料はアルミ（Ａｊｌり又はアルミニウムーシリ
コン（Ａｆ−５ｉ＞から成り、蒸着又はスパッタによる
堆積とホトレジストプロセスによるパターニングによっ
て形成される。主に信号ライン等の電流容量が小さくて
済む配線に用いられ、線幅は２〜３μで高密度配線とな
る。
下層配線（１０）の上は減ＪＥＣＶＤ法等による層間絶
縁膜（Ｓｉｎｇ等〉が覆い、層間絶縁膜の表面を上層配
線（１１）が延在する。上層配線（１１）と一部の下層
配線（１０ａ）（１０ｂ）とは層間絶縁膜に開けられた
スルーホール（１３）を介して層間接続される。下層配
線（１０）の一部は上層配線（１１）の下部をクロスし
て延在する。上層配線（１１）もまた、Ａｆ又はＡｌ１
−５ｉの堆積とバターニングによって形成され、全体の
線幅は電流容量にもよるが５０〜２００μに形成される
。このような太い線幅が必要となるのは、ｖＤＤ＋ｖｓ
ｓ供給のための電源ライン等であり、特に出力バッファ
トランジスタへの電源供給等がこれに相当する。従って
、上層配線（１１）は全てが太く形成されているのでは
無く、前記した必要部分だけが幅広にされているのであ
る。
縁膜（Ｓｉｎｇ等〉が覆い、層間絶縁膜の表面を上層配
線（１１）が延在する。上層配線（１１）と一部の下層
配線（１０ａ）（１０ｂ）とは層間絶縁膜に開けられた
スルーホール（１３）を介して層間接続される。下層配
線（１０）の一部は上層配線（１１）の下部をクロスし
て延在する。上層配線（１１）もまた、Ａｆ又はＡｌ１
−５ｉの堆積とバターニングによって形成され、全体の
線幅は電流容量にもよるが５０〜２００μに形成される
。このような太い線幅が必要となるのは、ｖＤＤ＋ｖｓ
ｓ供給のための電源ライン等であり、特に出力バッファ
トランジスタへの電源供給等がこれに相当する。従って
、上層配線（１１）は全てが太く形成されているのでは
無く、前記した必要部分だけが幅広にされているのであ
る。
そして第１図に示すとおり、幅広の上層配線く１１）に
は配線を多数本の細状配線（１４）に分離するように上
層配線（１２）の延在方向と平行なスリット（１２）を
設けている。スリット（１２）の幅は、細状配線（１４
）が互いに分離すれば良いので太くする必然性は何も無
く、プロセスの最小設計ルールで一定幅（３〜５μ）で
形成すれば良い。長さとスリット（１２）間の幅も特に
制限は無いが、下層配線（１０）との層間接続部分はス
ルーホール（１３〉があるのでスリット（１２）は設け
ない。また、スリット（１２）間の幅を一定としておけ
ばＣＡＤによるパターン設計が容易である。
は配線を多数本の細状配線（１４）に分離するように上
層配線（１２）の延在方向と平行なスリット（１２）を
設けている。スリット（１２）の幅は、細状配線（１４
）が互いに分離すれば良いので太くする必然性は何も無
く、プロセスの最小設計ルールで一定幅（３〜５μ）で
形成すれば良い。長さとスリット（１２）間の幅も特に
制限は無いが、下層配線（１０）との層間接続部分はス
ルーホール（１３〉があるのでスリット（１２）は設け
ない。また、スリット（１２）間の幅を一定としておけ
ばＣＡＤによるパターン設計が容易である。
断る構成によれば、スリット（１２）を設けたことによ
って幅広の上層配線（１１）を幅の狭い細状配線り１４
）に分割したので、上層配線（１１）が発生するストレ
スも個々の細状配線（１４）ごとの発生に分割できる。
って幅広の上層配線（１１）を幅の狭い細状配線り１４
）に分割したので、上層配線（１１）が発生するストレ
スも個々の細状配線（１４）ごとの発生に分割できる。
線幅とストレスとは、線幅が増大するとストレスが加速
度的に増大するような関係にあるので、結局、細状配線
（１４）が束になって下層配線（１０）に与えるストレ
スは、従来のスリット無しのものが加えるストレスより
もずっと少なくできる。
度的に増大するような関係にあるので、結局、細状配線
（１４）が束になって下層配線（１０）に与えるストレ
スは、従来のスリット無しのものが加えるストレスより
もずっと少なくできる。
従って、下層配線（１０〉のストレスマイグレーション
による破断を防止できる。
による破断を防止できる。
尚、配線の線幅や厚み、および層間絶縁膜の厚みにもよ
るが、下層配線（１０）に対して上層配線（１１）がお
おむね１０μ幅以上で重畳すると破断が生じ易くなるか
ら、細状配線（１４）の線幅がそれ以下の幅となるよう
にスリット（１２〉を形成する。
るが、下層配線（１０）に対して上層配線（１１）がお
おむね１０μ幅以上で重畳すると破断が生じ易くなるか
ら、細状配線（１４）の線幅がそれ以下の幅となるよう
にスリット（１２〉を形成する。
第２図は本発明の第２の実施例を示す。第１図の実施例
はスリット（１２）がスルーホール（１３）部からスル
ーホール（１３）まで途切れることなく伸びているのに
対し、本実施例はスリット（１２）の長さを短くし且つ
一直線状に並べたものである。スリ・７ト（１２）の長
さとピッチに特に制限は無いが、一定にしておけばＣＡ
Ｄ設計が容易である。第１の実施例は細状配線（１４）
の１木が断線するとスルーホール（１２）からスルーホ
ール（１２）まで実質的に上層配線（１１）の線幅が狭
くなったことに等しく、配線の信頼性が低下するのに対
し、本実施例ではスリット（１２）が短くされているの
でこのようなことは無い。
はスリット（１２）がスルーホール（１３）部からスル
ーホール（１３）まで途切れることなく伸びているのに
対し、本実施例はスリット（１２）の長さを短くし且つ
一直線状に並べたものである。スリ・７ト（１２）の長
さとピッチに特に制限は無いが、一定にしておけばＣＡ
Ｄ設計が容易である。第１の実施例は細状配線（１４）
の１木が断線するとスルーホール（１２）からスルーホ
ール（１２）まで実質的に上層配線（１１）の線幅が狭
くなったことに等しく、配線の信頼性が低下するのに対
し、本実施例ではスリット（１２）が短くされているの
でこのようなことは無い。
第３図は本発明の第３の実施例を示す。第２の実施例は
スリット（１２）が−列に並べられており、第２図図示
Ａの部分はスリット（１２）が無い状態であって従来と
同様のストレスが生じるのに対し、本実施例はスリット
（１２）を互い違いにしたものである。これで、下層配
線（１０）をクロスできない領域（第２図図示Ａ）は消
滅するので、配線の設計自由度を向上できる。
スリット（１２）が−列に並べられており、第２図図示
Ａの部分はスリット（１２）が無い状態であって従来と
同様のストレスが生じるのに対し、本実施例はスリット
（１２）を互い違いにしたものである。これで、下層配
線（１０）をクロスできない領域（第２図図示Ａ）は消
滅するので、配線の設計自由度を向上できる。
第４図は本発明の第４の実施例を示す。これもスリット
（１２）を互い違いにしたものであるが、ずれの量とス
リット（１２）の長さを考慮することにより、下層配線
（１０）がクロスする場合において、スリット（１２）
が存在しない領域（第４図図示Ｂ）を極力少なくしよう
としたものである。パターン的には、スリット（１２）
が途切れた領域（図示Ｂと同じ）が斜めに連なるような
パターンになる。
（１２）を互い違いにしたものであるが、ずれの量とス
リット（１２）の長さを考慮することにより、下層配線
（１０）がクロスする場合において、スリット（１２）
が存在しない領域（第４図図示Ｂ）を極力少なくしよう
としたものである。パターン的には、スリット（１２）
が途切れた領域（図示Ｂと同じ）が斜めに連なるような
パターンになる。
（ト）発明の効果
以上に説明した通り、本発明によれば、幅広の上層配線
（１１）にスリット（１２）を設けることによって下層
配線（１０）に与えるストレスを減少できるので、スト
レスマイグレーションによる下層配線（１０）の破断を
防止できる利点を有する。従って、配線の設計自由度が
高く、配線の信頼性が高い半導体装置を提供できる。
（１１）にスリット（１２）を設けることによって下層
配線（１０）に与えるストレスを減少できるので、スト
レスマイグレーションによる下層配線（１０）の破断を
防止できる利点を有する。従って、配線の設計自由度が
高く、配線の信頼性が高い半導体装置を提供できる。
また、スリット（１２）は上層配線（１１）のパターニ
ングと同時に加工できるので、マスクのパターン変更だ
けで済む利点をも有する。
ングと同時に加工できるので、マスクのパターン変更だ
けで済む利点をも有する。
第１図乃至第４図は本発明を説明するための平面図、第
５図は従来例を説明するための平面図である。
５図は従来例を説明するための平面図である。
Claims (6)
- （１）絶縁膜上を延在する下層配線と、この下層配線を
覆う層間絶縁膜上に前記下層配線の線幅よりは幅広に形
成され、且つ少なくともその一部が前記下層配線と重畳
して延在する上層配線とを具備する半導体集積回路にお
いて、 前記上層配線の延在方向と平行に多数本のスリットを設
け、前記上層配線を細分化したことを特徴とする半導体
集積回路。 - （２）前記下層配線と上層配線はアルミ材料から成るこ
とを特徴とする請求項第１項に記載の半導体集積回路。 - （３）前記スリットは前記上層配線の延在方向に対して
略一定の長さを有し且つ等間隔で一直線状に並べられて
いることを特徴とする請求項第１項に記載の半導体集積
回路。 - （４）前記スリットは前記上層配線の延在方向に対して
略一定の長さを有し且つ等間隔で一直線状に並べられる
と共に、前記平行に延在するスリットを互い違いに配置
したことを特徴とする請求項第１項に記載の半導体集積
回路。 - （５）絶縁膜上を延在する下層配線と、この下層配線を
覆う層間絶縁膜上に前記下層配線の線幅よりは幅広に形
成され、且つ少なくともその一部が前記下層配線と重畳
して延在する上層配線とを具備する半導体集積回路にお
いて、 前記上層配線を細分化した細状配線で構成し、この細状
配線を互いに離間させて複数本並列に束ねたことを特徴
とする半導体集積回路。 - （６）前記細状配線の線幅は１０μ以下であることを特
徴とする請求項第５項に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337366A JP2630845B2 (ja) | 1989-12-26 | 1989-12-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337366A JP2630845B2 (ja) | 1989-12-26 | 1989-12-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03196631A true JPH03196631A (ja) | 1991-08-28 |
| JP2630845B2 JP2630845B2 (ja) | 1997-07-16 |
Family
ID=18307945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1337366A Expired - Lifetime JP2630845B2 (ja) | 1989-12-26 | 1989-12-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2630845B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012195592A (ja) * | 2005-05-13 | 2012-10-11 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2013175522A (ja) * | 2012-02-23 | 2013-09-05 | Renesas Electronics Corp | 半導体装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5185466A (ja) * | 1975-01-24 | 1976-07-27 | Nippon Electric Co | Kairopataanoyobisonosakugahoho |
| JPS54133090A (en) * | 1978-04-07 | 1979-10-16 | Cho Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
| JPS6281734A (ja) * | 1985-10-07 | 1987-04-15 | Fuji Xerox Co Ltd | 半導体装置 |
| JPS63161642A (ja) * | 1986-12-25 | 1988-07-05 | Toshiba Corp | 半導体装置 |
| JPH02224332A (ja) * | 1989-02-27 | 1990-09-06 | Seiko Epson Corp | 半導体装置 |
-
1989
- 1989-12-26 JP JP1337366A patent/JP2630845B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5185466A (ja) * | 1975-01-24 | 1976-07-27 | Nippon Electric Co | Kairopataanoyobisonosakugahoho |
| JPS54133090A (en) * | 1978-04-07 | 1979-10-16 | Cho Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
| JPS6281734A (ja) * | 1985-10-07 | 1987-04-15 | Fuji Xerox Co Ltd | 半導体装置 |
| JPS63161642A (ja) * | 1986-12-25 | 1988-07-05 | Toshiba Corp | 半導体装置 |
| JPH02224332A (ja) * | 1989-02-27 | 1990-09-06 | Seiko Epson Corp | 半導体装置 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012195592A (ja) * | 2005-05-13 | 2012-10-11 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8878262B2 (en) | 2005-05-13 | 2014-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US9412766B2 (en) | 2005-05-13 | 2016-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US9972646B2 (en) | 2005-05-13 | 2018-05-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US10847550B2 (en) | 2005-05-13 | 2020-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US11081505B2 (en) | 2005-05-13 | 2021-08-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| JP2013175522A (ja) * | 2012-02-23 | 2013-09-05 | Renesas Electronics Corp | 半導体装置 |
| US9196570B2 (en) | 2012-02-23 | 2015-11-24 | Renesas Electronics Corporation | Semiconductor device |
| US9455225B2 (en) | 2012-02-23 | 2016-09-27 | Renesas Electronics Corporation | Semiconductor device |
| US9721954B2 (en) | 2012-02-23 | 2017-08-01 | Renesas Electronics Corporation | Static random access memory (SRAM) device |
| US10074659B2 (en) | 2012-02-23 | 2018-09-11 | Renesas Electronics Corporation | Static random access memory (SRAM) device |
| US10453851B2 (en) | 2012-02-23 | 2019-10-22 | Renesas Electronics Corporation | Static random access memory (SRAM) device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2630845B2 (ja) | 1997-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3022565B2 (ja) | 半導体装置 | |
| JP2919257B2 (ja) | 多層配線半導体装置 | |
| JP2752863B2 (ja) | 半導体装置 | |
| JPH03196631A (ja) | 半導体集積回路 | |
| JPH0576174B2 (ja) | ||
| JP2931346B2 (ja) | 半導体集積回路 | |
| JP2004006691A (ja) | 半導体集積回路装置 | |
| JP2504498B2 (ja) | 半導体装置 | |
| JP2630845C (ja) | ||
| JPH02183536A (ja) | 半導体装置 | |
| JP2944295B2 (ja) | 半導体集積回路装置 | |
| JPH0758710B2 (ja) | 半導体集積回路 | |
| JPH0286160A (ja) | 半導体装置 | |
| JPS59188145A (ja) | 半導体装置 | |
| US5523625A (en) | Semiconductor integrated circuit device having partially constricted lower wiring for preventing upper wirings from short-circuit | |
| JPS6153743A (ja) | 半導体装置 | |
| JPS6148779B2 (ja) | ||
| JPH0786281A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH07120709B2 (ja) | 半導体集積回路の配線方式 | |
| JPH02114657A (ja) | 半導体装置の多層配線構造 | |
| JPS6043845A (ja) | 多層配線部材の製造方法 | |
| JP2710253B2 (ja) | 半導体集積回路の多層配線構造 | |
| JPH07106417A (ja) | 半導体集積回路装置 | |
| JPH04314353A (ja) | 半導体集積回路装置 | |
| JPH0945780A (ja) | 半導体集積回路装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100425 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100425 Year of fee payment: 13 |