JP2710253B2 - 半導体集積回路の多層配線構造 - Google Patents
半導体集積回路の多層配線構造Info
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- JP2710253B2 JP2710253B2 JP1010213A JP1021389A JP2710253B2 JP 2710253 B2 JP2710253 B2 JP 2710253B2 JP 1010213 A JP1010213 A JP 1010213A JP 1021389 A JP1021389 A JP 1021389A JP 2710253 B2 JP2710253 B2 JP 2710253B2
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- Japan
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- electrode
- wiring layer
- insulating film
- interlayer insulating
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は信頼性が高い層間接続が可能な半導体集積回
路の多層配線構造に関する。
路の多層配線構造に関する。
（ロ）従来の技術 例えば特開昭62−130542号公報（H01L21/88）に記載
されているように、半導体集積回路はその高集積化に伴
って多層配線構造が多用されている。また、MOS・LSI内
において他よりも大きな電流容量を要するある特定のト
ランジスタを構成するには、他トランジスタと同サイズ
の単位トランジスタを多数個並列接続することが行わ
れ、さらにロジック回路を構成するには、前記多数個並
べた単位トランジスタを電極で接続することが行われ
る。
されているように、半導体集積回路はその高集積化に伴
って多層配線構造が多用されている。また、MOS・LSI内
において他よりも大きな電流容量を要するある特定のト
ランジスタを構成するには、他トランジスタと同サイズ
の単位トランジスタを多数個並列接続することが行わ
れ、さらにロジック回路を構成するには、前記多数個並
べた単位トランジスタを電極で接続することが行われ
る。
その一例を第３図と第４図に示す。同図において、
（１）はシリコン基板（２）をLOCOS法で選択酸化した
フィールド酸化膜、（３）はゲート酸化膜を介して配設
したゲート電極、（４）（５）はソース・ドレイン領
域、（６）はCVD酸化膜、（７）はコンタクトホール、
（８）は１層目Al電極、（９）は層間絶縁膜、（10）は
スルーホール、（11）は２層目Al電極である。
（１）はシリコン基板（２）をLOCOS法で選択酸化した
フィールド酸化膜、（３）はゲート酸化膜を介して配設
したゲート電極、（４）（５）はソース・ドレイン領
域、（６）はCVD酸化膜、（７）はコンタクトホール、
（８）は１層目Al電極、（９）は層間絶縁膜、（10）は
スルーホール、（11）は２層目Al電極である。
このトランジスタは、１つのドレイン領域（５）に対
して左右に合計２つのゲート電極（３）とソース領域
（４）が設けられ、１層目Al電極（８）が２つのソース
領域（４）とコンタクトすることにより、ドレイン領域
（５）を共通の領域として左右のトランジスタが並列に
接続される。このような形状のトランジスタをさらに多
数個接続することにより、前記大きな電流容量またはロ
ジック回路を実現する。また、前記１層目Al電極（９）
にはスルーホール（10）を介して２層目Al電極（11）に
より電源電位VSSが与えられる。
して左右に合計２つのゲート電極（３）とソース領域
（４）が設けられ、１層目Al電極（８）が２つのソース
領域（４）とコンタクトすることにより、ドレイン領域
（５）を共通の領域として左右のトランジスタが並列に
接続される。このような形状のトランジスタをさらに多
数個接続することにより、前記大きな電流容量またはロ
ジック回路を実現する。また、前記１層目Al電極（９）
にはスルーホール（10）を介して２層目Al電極（11）に
より電源電位VSSが与えられる。
（ハ）発明が解決しようとする課題 しかしながら、スルーホール（10）がゲート電極
（３）のエッヂを跨ぐ位置に設けられた場合、第４図に
示すようにスルーホール（10）内でゲート電極（３）の
作用による段差が生じ、これが狭いスルーホール（10）
内で２層目Al配線（11）をさらに急俊な形状にする為、
断線などの不良を発生させる欠点があった。段差を考慮
してできるだけ平坦部分に配置するようにすればよい
が、MOS素子を構成するパターンではゲート電極（３）
が密集しているため、しかもスルーホール（10）がゲー
ト電極（３）の線幅よりは大きく作られるのが一般的で
あるため、スペース的に平坦部におくのは困難である。
また、ゲート電極（３）をかくだいして平坦部を大きく
することはトランジスタ特性を変えることになるので不
可能である。
（３）のエッヂを跨ぐ位置に設けられた場合、第４図に
示すようにスルーホール（10）内でゲート電極（３）の
作用による段差が生じ、これが狭いスルーホール（10）
内で２層目Al配線（11）をさらに急俊な形状にする為、
断線などの不良を発生させる欠点があった。段差を考慮
してできるだけ平坦部分に配置するようにすればよい
が、MOS素子を構成するパターンではゲート電極（３）
が密集しているため、しかもスルーホール（10）がゲー
ト電極（３）の線幅よりは大きく作られるのが一般的で
あるため、スペース的に平坦部におくのは困難である。
また、ゲート電極（３）をかくだいして平坦部を大きく
することはトランジスタ特性を変えることになるので不
可能である。
（ニ）課題を解決するための手段 本発明は上記従来の課題に鑑みて成され、複数本のゲ
ート電極（23）が配置されたパターンの上部において、
１層目Al電極（28）と２層目Al電極（33）とを接続する
スルーホール（34）をゲート電極（23）の間を跨って横
断するように拡張することにより、従来の欠点を改善し
た多層配線構造を提供するものである。
ート電極（23）が配置されたパターンの上部において、
１層目Al電極（28）と２層目Al電極（33）とを接続する
スルーホール（34）をゲート電極（23）の間を跨って横
断するように拡張することにより、従来の欠点を改善し
た多層配線構造を提供するものである。
（ホ）作 用 本発明によれば、スルーホール（34）を拡大したので
１層目Al電極（28）と２層目Al電極（33）とのコンタク
ト面積が増大する。また、ゲート電極（23）上では平坦
となるので確実な接続が行われる他、ゲート電極（23）
の間では第２の層間絶縁膜（29）の厚みがなくしかもゲ
ート電極（23）上まで開孔されているので、２層目Al電
極（33）が狭い急俊な段差内に置かれることもない。従
って、信頼性の高い接続を行うことができる。
１層目Al電極（28）と２層目Al電極（33）とのコンタク
ト面積が増大する。また、ゲート電極（23）上では平坦
となるので確実な接続が行われる他、ゲート電極（23）
の間では第２の層間絶縁膜（29）の厚みがなくしかもゲ
ート電極（23）上まで開孔されているので、２層目Al電
極（33）が狭い急俊な段差内に置かれることもない。従
って、信頼性の高い接続を行うことができる。
（ヘ）実施例 以下に本発明の１実施例を図面を参照しながら詳細に
説明する。
説明する。
第１図及び第２図はその平面図と断面図をそれ々示
す。（21）はＮ型の単結晶シリコン半導体基板、（22）
は基板表面をLOCOS法により選択酸化したフィールド酸
化膜、（23）はフィールド酸化膜（22）で囲まれたアク
ティブ領域の基板（21）部分にゲート酸化膜を介して配
置したポリシリコンからなるゲート電極、（24）は基板
（21）表面に形成したＰ型のウェル領域、（25）（26）
はゲート電極（23）をマスクとしたセルフアライン技術
によって形成したN+型のソース・ドレイン領域、（27）
はゲート電極（23）を覆うCVD・BPSG膜から成る第１の
層間絶縁膜、（28）は第１の層間絶縁膜（27）上を延在
するAl−Si膜から成る１層目Al電極、（29）はCVD法に
よるPSG膜（30）と、スピンオン塗布と焼成によるSOG膜
（31）と、再びCVD法によるPSG膜（32）からなる第２の
層間絶縁膜、（33）は第２の層間絶縁膜（29）上を延在
するAl−Si膜から成る２層目Al電極、（34）は第２の層
間絶縁膜を貫通し１層目Al電極（28）と２層目Al電極
（33）とを接続するためのスルーホールである。
す。（21）はＮ型の単結晶シリコン半導体基板、（22）
は基板表面をLOCOS法により選択酸化したフィールド酸
化膜、（23）はフィールド酸化膜（22）で囲まれたアク
ティブ領域の基板（21）部分にゲート酸化膜を介して配
置したポリシリコンからなるゲート電極、（24）は基板
（21）表面に形成したＰ型のウェル領域、（25）（26）
はゲート電極（23）をマスクとしたセルフアライン技術
によって形成したN+型のソース・ドレイン領域、（27）
はゲート電極（23）を覆うCVD・BPSG膜から成る第１の
層間絶縁膜、（28）は第１の層間絶縁膜（27）上を延在
するAl−Si膜から成る１層目Al電極、（29）はCVD法に
よるPSG膜（30）と、スピンオン塗布と焼成によるSOG膜
（31）と、再びCVD法によるPSG膜（32）からなる第２の
層間絶縁膜、（33）は第２の層間絶縁膜（29）上を延在
するAl−Si膜から成る２層目Al電極、（34）は第２の層
間絶縁膜を貫通し１層目Al電極（28）と２層目Al電極
（33）とを接続するためのスルーホールである。
このパターンは、１つのドレイン領域（26）に対して
左右に合計２つのゲート電極（26）とソース領域（25）
が設けられ、左右のトランジスタがドレイン領域（26）
を共通の領域として構成された基本パターンである。Ｃ
−MOS型の場合は、２本のゲート電極が下方に延び、そ
の両側の基板（21）表面に図示せぬP+型のソース・ドレ
イン領域（25）（26）が形成される。そして、前記基本
パターンを多数個横に並べ、各種電極で並列接続するこ
とにより大きな電流容量を有するMOSトランジスタまた
は所望のロジック回路を構成する。
左右に合計２つのゲート電極（26）とソース領域（25）
が設けられ、左右のトランジスタがドレイン領域（26）
を共通の領域として構成された基本パターンである。Ｃ
−MOS型の場合は、２本のゲート電極が下方に延び、そ
の両側の基板（21）表面に図示せぬP+型のソース・ドレ
イン領域（25）（26）が形成される。そして、前記基本
パターンを多数個横に並べ、各種電極で並列接続するこ
とにより大きな電流容量を有するMOSトランジスタまた
は所望のロジック回路を構成する。
１層目Al電極（28）は、ゲート電極（23）に対して直
交して延在し、前記２つのトランジスタを並列接続する
為にコンタクトホール（35）を介して２つのソース領域
（25）の両方とオーミックコンタクトする。また、Ｐ型
ウェル領域（24）にもコンタクトしている。そのほか、
ドレイン領域（26）にコンタクトする１層目Al電極（3
6）は、ゲート電極（23）とクロス配線され、ゲート電
極（23）のポリシリコン層を利用した配線（37）によっ
て他の部位例えばゲート電極と結線される。さらに、ゲ
ート電極（23）とコンタクトする１層目Al電極（38）
は、ゲート電極（23）とクロスして前記横に並べた基本
パターンの全てのゲート電極（23）を並列接続する。
交して延在し、前記２つのトランジスタを並列接続する
為にコンタクトホール（35）を介して２つのソース領域
（25）の両方とオーミックコンタクトする。また、Ｐ型
ウェル領域（24）にもコンタクトしている。そのほか、
ドレイン領域（26）にコンタクトする１層目Al電極（3
6）は、ゲート電極（23）とクロス配線され、ゲート電
極（23）のポリシリコン層を利用した配線（37）によっ
て他の部位例えばゲート電極と結線される。さらに、ゲ
ート電極（23）とコンタクトする１層目Al電極（38）
は、ゲート電極（23）とクロスして前記横に並べた基本
パターンの全てのゲート電極（23）を並列接続する。
２層目Al電極（33）は、前記基本パターンの上をそれ
ぞれ覆う様にゲート電極（23）と平行に多数本延在し、
スルーホール（34）を介して下の１層目Al電極（28）と
コンタクトする。また、２層目Al電極（33）は１層目Al
電極（28）を介して前期横に並べたMOSトランジスタの
全てのソース領域（25）に電源電圧VDDを印加する。
ぞれ覆う様にゲート電極（23）と平行に多数本延在し、
スルーホール（34）を介して下の１層目Al電極（28）と
コンタクトする。また、２層目Al電極（33）は１層目Al
電極（28）を介して前期横に並べたMOSトランジスタの
全てのソース領域（25）に電源電圧VDDを印加する。
スルーホール（34）は、一方のゲート電極（23）の脇
から左右のゲート電極（23）の間を横断して他方のゲー
ト電極（23）の脇まで拡張されている。従って、１層目
Al電極（28）と２層目Al電極（33）とはゲート電極（2
3）上の平坦部でコンタクトするほか、ゲート電極（2
3）で挟まれた谷間の部分ででもコンタクトすることに
なる。この構造は、平坦部で確実なコンタクトができる
ほか、前記谷間の部分でも、第２の層間絶縁膜（29）の
厚みがないので２層目Al電極（33）は比較的緩やかな段
差で接触でき、比較的信頼性の高いコンタクトができ
る。また、上層の配線層になるほど段差などを考慮して
下よりも線幅を太くするので、スルーホール（34）を拡
大したことがパターンサイズを増大することはない。
から左右のゲート電極（23）の間を横断して他方のゲー
ト電極（23）の脇まで拡張されている。従って、１層目
Al電極（28）と２層目Al電極（33）とはゲート電極（2
3）上の平坦部でコンタクトするほか、ゲート電極（2
3）で挟まれた谷間の部分ででもコンタクトすることに
なる。この構造は、平坦部で確実なコンタクトができる
ほか、前記谷間の部分でも、第２の層間絶縁膜（29）の
厚みがないので２層目Al電極（33）は比較的緩やかな段
差で接触でき、比較的信頼性の高いコンタクトができ
る。また、上層の配線層になるほど段差などを考慮して
下よりも線幅を太くするので、スルーホール（34）を拡
大したことがパターンサイズを増大することはない。
斯上の多層配線構造は、スルーホール（34）を拡大し
たので、ゲート電極（23）上の平坦部で確実なコンタク
トが取れるほか、ゲート電極（23）で挟まれた谷間の部
分ででも比較的確実なコンタクトを取ることができる。
従って、コンタクト不良のない層間接続が得られる。
たので、ゲート電極（23）上の平坦部で確実なコンタク
トが取れるほか、ゲート電極（23）で挟まれた谷間の部
分ででも比較的確実なコンタクトを取ることができる。
従って、コンタクト不良のない層間接続が得られる。
（ト）発明の効果 以上説明した如く、本発明によればスルホール（34）
を拡大したので、狭い部分で２層目Al電極（33）が急俊
な段差を形成することによるコンタクト不良を軽減で
き、信頼性の高い層間接続を行える利点を有する。
を拡大したので、狭い部分で２層目Al電極（33）が急俊
な段差を形成することによるコンタクト不良を軽減で
き、信頼性の高い層間接続を行える利点を有する。
また、第３図及び第４図の従来例と比較して、マスク
変更がスルーホール（34）形成用マスクの分だけで済む
のという利点を有する。
変更がスルーホール（34）形成用マスクの分だけで済む
のという利点を有する。
さらに、集積度が最も厳しいゲート電極（23）層と１
層目Al電極（28）層は全く変更がないので、集積度を落
とさずに済むという利点をも有する。
層目Al電極（28）層は全く変更がないので、集積度を落
とさずに済むという利点をも有する。
第１図と第２図はそれぞれ本発明を説明する為の平面図
とAA線断面図、第３図と第４図はそれぞれ従来例を説明
する為の平面図とBB線断面図である。
とAA線断面図、第３図と第４図はそれぞれ従来例を説明
する為の平面図とBB線断面図である。
Claims (1)
- 【請求項１】ソース又はドレインのどちらか一方を共通
の領域として構成され隣接して平行に延在する複数本の
ゲート電極と、 前記ゲート電極を覆う第１の層間絶縁膜と、 前記第１の層間絶縁膜の表面は前記ゲート電極による段
差が生じており、 前記第１の層間絶縁膜の上を前記複数本のゲート電極を
横断するように延在する第２の配線層と、 前記第２の配線層を覆う第２の層間絶縁膜と、 この第２の層間絶縁膜上を前記複数本のゲート電極を覆
うように前記第２の配線層とは直交する方向に延在し、
前記第２の層間絶縁膜に開けられたスルーホールを介し
て前記第２の配線層と電気接続がなされる第３の配線層
とを具備すると共に、 前記第２の配線層と前記第３の配線層は各々が独立して
回路素子間の電気接続を行う配線であって、 前記第３の配線層は前記スルーホール部において少なく
とも２本の前記ゲート電極の線幅と前記ゲート電極間の
距離とを足した幅より線幅が広く、 前記スルーホールを前記複数本のゲート電極の間を横断
して跨ぐように拡大したことを特徴とする半導体集積回
路の多層配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010213A JP2710253B2 (ja) | 1989-01-19 | 1989-01-19 | 半導体集積回路の多層配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010213A JP2710253B2 (ja) | 1989-01-19 | 1989-01-19 | 半導体集積回路の多層配線構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02191364A JPH02191364A (ja) | 1990-07-27 |
| JP2710253B2 true JP2710253B2 (ja) | 1998-02-10 |
Family
ID=11743988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010213A Expired - Lifetime JP2710253B2 (ja) | 1989-01-19 | 1989-01-19 | 半導体集積回路の多層配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710253B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0719778B2 (ja) * | 1983-04-18 | 1995-03-06 | セイコーエプソン株式会社 | 半導体集積回路装置 |
-
1989
- 1989-01-19 JP JP1010213A patent/JP2710253B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02191364A (ja) | 1990-07-27 |
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