JPH09107039A - Ｃｍｏｓパワーデバイスおよびその構成およびレイアウト方法 - Google Patents
Ｃｍｏｓパワーデバイスおよびその構成およびレイアウト方法Info
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- JPH09107039A JPH09107039A JP8226994A JP22699496A JPH09107039A JP H09107039 A JPH09107039 A JP H09107039A JP 8226994 A JP8226994 A JP 8226994A JP 22699496 A JP22699496 A JP 22699496A JP H09107039 A JPH09107039 A JP H09107039A
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
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-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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-
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-
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Abstract
(57)【要約】
【課題】 ＣＭＯＳパワーデバイスとその構成およびレ
イアウト方法を提供する。 【解決手段】 半導体基板６０内にタンク領域６２を形
成しその上にポリシリコンゲート層３４を配置し丸み付
けした内部コーナ４０を有する複数のソースおよびドレ
イン拡散開口３８，３６を画定する。セグメント化した
複数のバックゲートコンタクト領域４２を複数のソース
領域３０の空隙内に形成する。基板６０の活性デバイス
領域上に配置された多層配線層６４，６６は中心線に沿
って交互にするジグザグ配置されたソースコンタクト４
４およびビア４６と、中心線に沿って交互にするドレイ
ンコンタクト４８およびビア５０と、隣接セットに対し
てオフセットされているゲートコンタクト５２とビア５
４の交互にするセットと、ソース、ドレインおよびゲー
トバシング１４，１６，２０と、パワーデバイス１０の
中心線上に配置されゲートバス２０に接続された中央ゲ
ートバス２２からなる。
イアウト方法を提供する。 【解決手段】 半導体基板６０内にタンク領域６２を形
成しその上にポリシリコンゲート層３４を配置し丸み付
けした内部コーナ４０を有する複数のソースおよびドレ
イン拡散開口３８，３６を画定する。セグメント化した
複数のバックゲートコンタクト領域４２を複数のソース
領域３０の空隙内に形成する。基板６０の活性デバイス
領域上に配置された多層配線層６４，６６は中心線に沿
って交互にするジグザグ配置されたソースコンタクト４
４およびビア４６と、中心線に沿って交互にするドレイ
ンコンタクト４８およびビア５０と、隣接セットに対し
てオフセットされているゲートコンタクト５２とビア５
４の交互にするセットと、ソース、ドレインおよびゲー
トバシング１４，１６，２０と、パワーデバイス１０の
中心線上に配置されゲートバス２０に接続された中央ゲ
ートバス２２からなる。
Description
【０００１】
【発明の属する技術分野】本発明は一般的に集積回路の
分野に関し、特にＣＭＯＳパワーデバイスおよびその構
成およびレイアウト方法に関する。
分野に関し、特にＣＭＯＳパワーデバイスおよびその構
成およびレイアウト方法に関する。
【０００２】
【従来の技術】ノートブックパソコン、パーソナルデジ
タルアシスタント、およびワイヤレス通信装置等のバッ
テリ作動電子システムはバッテリ電力を配電するための
低動作抵抗（ｌｏｗ ｏｎ−ｒｅｓｉｓｔａｎｃｅ）電
子スイッチとしてパワーＣＭＯＳデバイスを使用する場
合が多い。ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタ
はこのようなスイッチング応用に特に適しており、Ｎチ
ャネルＭＯＳ（ＮＭＯＳ）トランジスタも同様に有用で
ある。バッテリ作動応用については、バッテリの消費電
力をできるだけ少なくするよう保証するのに低動作抵抗
であることが特に重要である。これにより長いバッテリ
寿命が保証される。
タルアシスタント、およびワイヤレス通信装置等のバッ
テリ作動電子システムはバッテリ電力を配電するための
低動作抵抗（ｌｏｗ ｏｎ−ｒｅｓｉｓｔａｎｃｅ）電
子スイッチとしてパワーＣＭＯＳデバイスを使用する場
合が多い。ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタ
はこのようなスイッチング応用に特に適しており、Ｎチ
ャネルＭＯＳ（ＮＭＯＳ）トランジスタも同様に有用で
ある。バッテリ作動応用については、バッテリの消費電
力をできるだけ少なくするよう保証するのに低動作抵抗
であることが特に重要である。これにより長いバッテリ
寿命が保証される。
【０００３】バッテリ作動応用においてスイッチとして
使用される従来のＰＭＯＳおよびＮＭＯＳトランジスタ
は縦形ＭＯＳ構造を使用して構成されている。縦形構造
は横形ＤＭＯＳ構造等の他のデバイス構造よりもコスト
効果および面積効果が高いと考えられている。しかしな
がら、２個以上のデバイスを同じ半導体ダイ上に構成す
る場合にはデバイスは共通端子を持たなければならない
という事実を含む多くの欠点が縦形構造にはある。横形
ＤＭＯＳ構造も使用されてはいるが一般的にはこれらの
応用で必要な電圧よりも高電圧が使われている。
使用される従来のＰＭＯＳおよびＮＭＯＳトランジスタ
は縦形ＭＯＳ構造を使用して構成されている。縦形構造
は横形ＤＭＯＳ構造等の他のデバイス構造よりもコスト
効果および面積効果が高いと考えられている。しかしな
がら、２個以上のデバイスを同じ半導体ダイ上に構成す
る場合にはデバイスは共通端子を持たなければならない
という事実を含む多くの欠点が縦形構造にはある。横形
ＤＭＯＳ構造も使用されてはいるが一般的にはこれらの
応用で必要な電圧よりも高電圧が使われている。
【０００４】
【発明が解決しようとする課題】超低動作抵抗性能を有
し、接合容量が低減され、降伏電圧性能が向上され安全
動作面積性能が向上されたパワーデバイスに対する要求
が生じている。
し、接合容量が低減され、降伏電圧性能が向上され安全
動作面積性能が向上されたパワーデバイスに対する要求
が生じている。
【０００５】
【課題を解決するための手段】本発明の目的は、バッテ
リ電力の配電およびその他のパワースイッチング応用の
ために従来開発されている横形パワーデバイスに伴う欠
点や問題点を実質的に解消もしくは低減させるＣＭＯＳ
パワーデバイスおよびその構成およびレイアウト方法を
提供することにある。
リ電力の配電およびその他のパワースイッチング応用の
ために従来開発されている横形パワーデバイスに伴う欠
点や問題点を実質的に解消もしくは低減させるＣＭＯＳ
パワーデバイスおよびその構成およびレイアウト方法を
提供することにある。
【０００６】実施例では、ＣＭＯＳパワーデバイスが提
供される。タンク領域が半導体基板内に形成される。タ
ンク領域上にポリシリコンゲート層が配置されて丸み付
けされた内部コーナを有する複数のソースおよびドレイ
ン拡散開口が画定される。ポリシリコン内のソースおよ
びドレイン拡散開口を介した拡散により複数のソース領
域およびドレイン領域が形成される。複数のソース領域
内に複数のバックゲートコンタクト領域が形成される。
複数のバックゲートコンタクト領域はセグメント化さ
れ、各々がタンク領域とコンタクトするよう作動するこ
とができる。半導体基板の活性デバイス領域上に多層配
線層（ｍｕｌｔｉ−ｌｅｖｅｌ ｍｅｔａｌｌｉｓａｔ
ｉｏｎ）が配置され、それは、中心線に沿って交互にす
るソースコンタクトおよびビアであってソースコンタク
トはバックゲート領域上に配置されてその上を延在する
ソースコンタクトおよびビアと、中心線に沿って交互に
するドレインコンタクトおよびビアと、隣接セットに対
してオフセットされるゲートコンタクトとビアの交互に
するセットと、ソース、ドレインおよびゲートバスと、
ゲートバスに接続されたパワーデバイスの中心線上に配
置された中央ゲートバスとを具備している。パワーデバ
イスの両方のエッジ上に複数のソースボンドパッドおよ
びドレインボンドパッドが形成されており、それぞれ、
ソースバスおよびドレインバスに接続されている。ソー
スバス、ドレインバス上に関連するボンドパッド間を延
在して厚膜上層配線が配置されている。ボンドパッド間
の延長部によりソースおよびドレイン側の電位を安定化
するように働く短絡領域が提供される。
供される。タンク領域が半導体基板内に形成される。タ
ンク領域上にポリシリコンゲート層が配置されて丸み付
けされた内部コーナを有する複数のソースおよびドレイ
ン拡散開口が画定される。ポリシリコン内のソースおよ
びドレイン拡散開口を介した拡散により複数のソース領
域およびドレイン領域が形成される。複数のソース領域
内に複数のバックゲートコンタクト領域が形成される。
複数のバックゲートコンタクト領域はセグメント化さ
れ、各々がタンク領域とコンタクトするよう作動するこ
とができる。半導体基板の活性デバイス領域上に多層配
線層（ｍｕｌｔｉ−ｌｅｖｅｌ ｍｅｔａｌｌｉｓａｔ
ｉｏｎ）が配置され、それは、中心線に沿って交互にす
るソースコンタクトおよびビアであってソースコンタク
トはバックゲート領域上に配置されてその上を延在する
ソースコンタクトおよびビアと、中心線に沿って交互に
するドレインコンタクトおよびビアと、隣接セットに対
してオフセットされるゲートコンタクトとビアの交互に
するセットと、ソース、ドレインおよびゲートバスと、
ゲートバスに接続されたパワーデバイスの中心線上に配
置された中央ゲートバスとを具備している。パワーデバ
イスの両方のエッジ上に複数のソースボンドパッドおよ
びドレインボンドパッドが形成されており、それぞれ、
ソースバスおよびドレインバスに接続されている。ソー
スバス、ドレインバス上に関連するボンドパッド間を延
在して厚膜上層配線が配置されている。ボンドパッド間
の延長部によりソースおよびドレイン側の電位を安定化
するように働く短絡領域が提供される。
【０００７】ＣＭＯＳ論理レベル加工プロセスのレイア
ウトを修正することによりＣＭＯＳパワーデバイスをレ
イアウトする方法がもう１つの実施例により提供され、
それはＣＭＯＳゲート酸化膜およびフーチュアスケーリ
ング（ｆｅａｔｕｒｅ ｓｃａｌｉｎｇ）に従ってスケ
ーリングすることができしかも加工プロセスと互換性を
保つことができる。ポリシリコンゲート層のソース拡散
およびドレイン拡散開口の内部コーナは丸み付けされて
いる。タンク領域とコンタクトするためのセグメント化
されたバックゲートコンタクト領域がソース領域内に配
置されている。ソース領域およびドレイン領域とコンタ
クトするためのコンタクトおよびビアが中心線に沿って
交互にされている。ポリシリコンゲート層とコンタクト
するためのゲートコンタクトおよびビアが交互にされオ
フセットされて隣接セットに対してオフセットされる交
互にセットが形成される。パワーデバイスの中心線に沿
って中央ゲートバスが配置されている。デバイスの周辺
に沿って多数のボンドパッドが配置されており、ソース
およびドレインバス上で関連するボンドパッド間に厚膜
上層配線が配置されている。この構造は完全にセルフガ
ードリングすることができポリゲートガードリングの外
部コーナがやはり丸み付けされている。
ウトを修正することによりＣＭＯＳパワーデバイスをレ
イアウトする方法がもう１つの実施例により提供され、
それはＣＭＯＳゲート酸化膜およびフーチュアスケーリ
ング（ｆｅａｔｕｒｅ ｓｃａｌｉｎｇ）に従ってスケ
ーリングすることができしかも加工プロセスと互換性を
保つことができる。ポリシリコンゲート層のソース拡散
およびドレイン拡散開口の内部コーナは丸み付けされて
いる。タンク領域とコンタクトするためのセグメント化
されたバックゲートコンタクト領域がソース領域内に配
置されている。ソース領域およびドレイン領域とコンタ
クトするためのコンタクトおよびビアが中心線に沿って
交互にされている。ポリシリコンゲート層とコンタクト
するためのゲートコンタクトおよびビアが交互にされオ
フセットされて隣接セットに対してオフセットされる交
互にセットが形成される。パワーデバイスの中心線に沿
って中央ゲートバスが配置されている。デバイスの周辺
に沿って多数のボンドパッドが配置されており、ソース
およびドレインバス上で関連するボンドパッド間に厚膜
上層配線が配置されている。この構造は完全にセルフガ
ードリングすることができポリゲートガードリングの外
部コーナがやはり丸み付けされている。
【０００８】
【発明の実施の形態】図１は本発明の教示に従って構成
され、一般的に１０に示す、横形ＣＭＯＳパワーデバイ
スのコーナの平面図である。図１の実施例では、パワー
デバイス１０はＰＭＯＳパワーデバイスにより構成され
ている。パワーデバイス１０は複数バンク１２のＣＭＯ
Ｓトランジスタにより構成されている。各バンク１２は
関連するソースバス１４およびドレインバス１６を有し
ている。パワーデバイス１０のエッジに沿ってソースボ
ンドパッド１８が配置され各ソースバス１４に接続され
ている。同様に各ドレインバス１６はパワーデバイス１
０の反対エッジ上に配置された（図示せぬ）ドレインパ
ッドに接続されている。各バンク１２は関連するゲート
バス２０も有している。各ゲートバス２０は中央ゲート
バス２２に接続されている。各ソースバス１４およびド
レインバス１６上に厚膜金属配線（ｔｈｉｃｋ ｍｅｔ
ａｌ ｉｎｔｅｒｃｏｎｎｅｃｔ）２４が配置され図示
するように関連するボンドパッド間を延在している。
され、一般的に１０に示す、横形ＣＭＯＳパワーデバイ
スのコーナの平面図である。図１の実施例では、パワー
デバイス１０はＰＭＯＳパワーデバイスにより構成され
ている。パワーデバイス１０は複数バンク１２のＣＭＯ
Ｓトランジスタにより構成されている。各バンク１２は
関連するソースバス１４およびドレインバス１６を有し
ている。パワーデバイス１０のエッジに沿ってソースボ
ンドパッド１８が配置され各ソースバス１４に接続され
ている。同様に各ドレインバス１６はパワーデバイス１
０の反対エッジ上に配置された（図示せぬ）ドレインパ
ッドに接続されている。各バンク１２は関連するゲート
バス２０も有している。各ゲートバス２０は中央ゲート
バス２２に接続されている。各ソースバス１４およびド
レインバス１６上に厚膜金属配線（ｔｈｉｃｋ ｍｅｔ
ａｌ ｉｎｔｅｒｃｏｎｎｅｃｔ）２４が配置され図示
するように関連するボンドパッド間を延在している。
【０００９】図２はパワーデバイス１０の第２のコーナ
の平面図である。図１の場合と同様に、ＣＭＯＳトラン
ジスタのバンク１２は関連するソースバス１４およびド
レインバス１６を有している。バンク１２は中央ゲート
バス２２に接続された関連するゲートバス２０も有して
いる。中央ゲートバス２２はパワーデバイス１０のエッ
ジ上に配置されたゲートボンドパッド２６に接続されて
いる。各ソースバス１４およびドレインバス１６上に厚
膜金属配線２４が配置され図示するように関連するボン
ドパッド間を延在している。図からお判りのように、厚
膜金属配線２４はゲートボンドパッド２６と中央ゲート
バス２２間をも延在している。
の平面図である。図１の場合と同様に、ＣＭＯＳトラン
ジスタのバンク１２は関連するソースバス１４およびド
レインバス１６を有している。バンク１２は中央ゲート
バス２２に接続された関連するゲートバス２０も有して
いる。中央ゲートバス２２はパワーデバイス１０のエッ
ジ上に配置されたゲートボンドパッド２６に接続されて
いる。各ソースバス１４およびドレインバス１６上に厚
膜金属配線２４が配置され図示するように関連するボン
ドパッド間を延在している。図からお判りのように、厚
膜金属配線２４はゲートボンドパッド２６と中央ゲート
バス２２間をも延在している。
【００１０】パワーデバイス１０はパワーＰＭＯＳトラ
ンジスタとして作動する。ＰＭＯＳトランジスタが記述
されているが本発明の教示はＮＭＯＳトランジスタおよ
び他の適切なデバイスにも同等に応用できることをお判
り願いたい。パワーデバイス１０は全てが相互接続され
てＰＭＯＳトランジスタの機能性（ｆｕｎｃｔｉｏｎａ
ｌｉｔｙ）を集約的に提供するおびただしい数のＰＭＯ
Ｓトランジスタからなる複数のバンク１２により構成さ
れている。
ンジスタとして作動する。ＰＭＯＳトランジスタが記述
されているが本発明の教示はＮＭＯＳトランジスタおよ
び他の適切なデバイスにも同等に応用できることをお判
り願いたい。パワーデバイス１０は全てが相互接続され
てＰＭＯＳトランジスタの機能性（ｆｕｎｃｔｉｏｎａ
ｌｉｔｙ）を集約的に提供するおびただしい数のＰＭＯ
Ｓトランジスタからなる複数のバンク１２により構成さ
れている。
【００１１】中央ゲートバス２２はＰＭＯＳトランジス
タの対称的スイッチングを提供しゲートインピーダンス
を低減する並列ゲート抵抗を生成するように作動する。
中央ゲートバス２２はパワーデバイスのエッジに向かっ
て延在するパワーデバイス１０ゲートバス２０の中央へ
下向きに延在している。それによりパワーデバイス１０
のゲートの直列抵抗は二重並列となる。個別のソースお
よびドレイン領域は並列であり、バンク１２は並列であ
る。パワーデバイス１０の２面も並列である。この並列
構造によりパワーデバイス１０の動作抵抗が低減され全
体的なスイッチングインピーダンスが低減される。
タの対称的スイッチングを提供しゲートインピーダンス
を低減する並列ゲート抵抗を生成するように作動する。
中央ゲートバス２２はパワーデバイスのエッジに向かっ
て延在するパワーデバイス１０ゲートバス２０の中央へ
下向きに延在している。それによりパワーデバイス１０
のゲートの直列抵抗は二重並列となる。個別のソースお
よびドレイン領域は並列であり、バンク１２は並列であ
る。パワーデバイス１０の２面も並列である。この並列
構造によりパワーデバイス１０の動作抵抗が低減され全
体的なスイッチングインピーダンスが低減される。
【００１２】さらに、直列抵抗を低減することによりパ
ワーデバイス１０のスイッチング安全動作面積性能が中
央ゲートバス２２により向上され、したがってパワーデ
バイス１０両端間の伝搬時間は遥かに滑らかな状態遷移
を行うようになる。図１および図２に示すように、パワ
ーデバイス１０の中央には活性要素が無い。そのため第
１層の配線を使用して中央ゲートバス２２を生成しゲー
トバス２０を中央ゲートバス２２に接続することができ
る。この中央ゲートバス２２は図５に示しそこで詳細説
明を行う。
ワーデバイス１０のスイッチング安全動作面積性能が中
央ゲートバス２２により向上され、したがってパワーデ
バイス１０両端間の伝搬時間は遥かに滑らかな状態遷移
を行うようになる。図１および図２に示すように、パワ
ーデバイス１０の中央には活性要素が無い。そのため第
１層の配線を使用して中央ゲートバス２２を生成しゲー
トバス２０を中央ゲートバス２２に接続することができ
る。この中央ゲートバス２２は図５に示しそこで詳細説
明を行う。
【００１３】パワーデバイス１０の各エッジ上に多数の
ソースボンドパッド１８および（図示せぬ）ドレインボ
ンドパッドが配置され、それぞれ、ソースバス１４およ
びドレインバス１６に接続されている。多数のボンドパ
ッドはボンドパッドおよび関連するボンドワイヤが並列
となって関連するボンドおよびボンドワイヤ抵抗を低減
するように使用される。これにより非常に小型のデュア
ルインラインパッケージ（ｄｕａｌ ｉｎｌｉｎｅ ｐ
ａｃｋａｇｅｓ）にパッケージングすることがさらに容
易になる。さらに、図からお判りのように関連するボン
ドパッド間を厚膜金属配線２４が延在している。厚膜金
属配線２４は１本以上のボンドワイヤが故障したり不良
ボンドがある場合に全ての活性トランジスタとの接続を
保証しかつ各ソースバス１４、各ドレインバス１６およ
び中央ゲートバス２２に沿ったバスバーを提供するよう
に作動する。ボンドパッド間を短絡させることは本発明
の技術的利点であり均一な動作および自然な安定化を保
証する潜在的なイコライザとしても働く。活性バスとし
て使用される厚膜金属配線については８／３１／９４に
出願された米国特許出願第０８／２９９，１７７号（Ｔ
Ｉ−１７９６８）、（厚膜銅配線を有する半導体デバイ
ス”、および１１／２／９４に出願された米国特許出願
第０８／３３３，１７４号（ＴＩ−２００３０）、“厚
膜銅配線を有する多トランジスタ集積回路”に記載され
ており、その開示は参照としてここに組み入れられてい
る。
ソースボンドパッド１８および（図示せぬ）ドレインボ
ンドパッドが配置され、それぞれ、ソースバス１４およ
びドレインバス１６に接続されている。多数のボンドパ
ッドはボンドパッドおよび関連するボンドワイヤが並列
となって関連するボンドおよびボンドワイヤ抵抗を低減
するように使用される。これにより非常に小型のデュア
ルインラインパッケージ（ｄｕａｌ ｉｎｌｉｎｅ ｐ
ａｃｋａｇｅｓ）にパッケージングすることがさらに容
易になる。さらに、図からお判りのように関連するボン
ドパッド間を厚膜金属配線２４が延在している。厚膜金
属配線２４は１本以上のボンドワイヤが故障したり不良
ボンドがある場合に全ての活性トランジスタとの接続を
保証しかつ各ソースバス１４、各ドレインバス１６およ
び中央ゲートバス２２に沿ったバスバーを提供するよう
に作動する。ボンドパッド間を短絡させることは本発明
の技術的利点であり均一な動作および自然な安定化を保
証する潜在的なイコライザとしても働く。活性バスとし
て使用される厚膜金属配線については８／３１／９４に
出願された米国特許出願第０８／２９９，１７７号（Ｔ
Ｉ−１７９６８）、（厚膜銅配線を有する半導体デバイ
ス”、および１１／２／９４に出願された米国特許出願
第０８／３３３，１７４号（ＴＩ−２００３０）、“厚
膜銅配線を有する多トランジスタ集積回路”に記載され
ており、その開示は参照としてここに組み入れられてい
る。
【００１４】図３は本発明の教示に従って構成された、
一般的に２８に示す、ＣＭＯＳパワーデバイスの平面図
である。ＣＭＯＳパワーデバイス２８は前記したように
トランジスタのバンク１２により構成されている。図か
らお判りのように、ゲートバス１４およびドレインバス
１６によりＣＭＯＳパワーデバイス２８のエッジへの給
電が行われる。複数のソースボンドパッド１８が一方の
エッジ上に配置され、複数のドレインボンドパッド２９
が反対のエッジ上に配置されている。図からお判りのよ
うに、ゲートバス１４は中央ゲートバス２２への給電を
行う。ゲートボンドパッド２６が１つのコーナ上に配置
され中央ゲートバス２２に接続されている。１個のボン
ドパッドが故障した時に厚膜金属配線２４によりボンド
パッド間に低抵抗短絡経路が提供される。図からお判り
のように、中央ゲートバス２２はＣＭＯＳパワーデバイ
ス２８の中央に配置されている。
一般的に２８に示す、ＣＭＯＳパワーデバイスの平面図
である。ＣＭＯＳパワーデバイス２８は前記したように
トランジスタのバンク１２により構成されている。図か
らお判りのように、ゲートバス１４およびドレインバス
１６によりＣＭＯＳパワーデバイス２８のエッジへの給
電が行われる。複数のソースボンドパッド１８が一方の
エッジ上に配置され、複数のドレインボンドパッド２９
が反対のエッジ上に配置されている。図からお判りのよ
うに、ゲートバス１４は中央ゲートバス２２への給電を
行う。ゲートボンドパッド２６が１つのコーナ上に配置
され中央ゲートバス２２に接続されている。１個のボン
ドパッドが故障した時に厚膜金属配線２４によりボンド
パッド間に低抵抗短絡経路が提供される。図からお判り
のように、中央ゲートバス２２はＣＭＯＳパワーデバイ
ス２８の中央に配置されている。
【００１５】図１、図２および図３において、バンク１
２はバスおよび厚膜金属配線の下を延在しそれらにより
隠されることをお判り願いたい。
２はバスおよび厚膜金属配線の下を延在しそれらにより
隠されることをお判り願いたい。
【００１６】図４はパワーデバイス１０のＣＭＯＳトラ
ンジスタのバンク１２の１区画の平面図である。各バン
ク１２は複数のソース領域３０および複数のドレイン領
域３２を含んでいる。実施例では、ソース領域３０およ
びドレイン領域３２はＰ基板上のＮタンク内に形成され
たＰ領域により構成されている。
ンジスタのバンク１２の１区画の平面図である。各バン
ク１２は複数のソース領域３０および複数のドレイン領
域３２を含んでいる。実施例では、ソース領域３０およ
びドレイン領域３２はＰ基板上のＮタンク内に形成され
たＰ領域により構成されている。
【００１７】図からお判りのように、ポリシリコンゲー
ト層３４によりソース拡散開口３８およびドレイン拡散
開口３６が画定される。ソース拡散開口３８およびドレ
イン拡散開口３６はポリシリコンゲート層３４により画
定される丸み付けされた内部コーナ４０を有している。
この特徴は標準ＣＭＯＳレイアウトとは異なり高電界コ
ーナリング降伏が生じないことを保証する。一般的に、
標準ＣＭＯＳは図示する実施例のポリ画定タンク終端
（ｐｏｌｙｄｅｆｉｎｅｄ ｔａｎｋ ｔｅｒｍｉｎａ
ｔｉｏｎ）ではなくチャネルストップ注入により終端さ
れている。ソース領域３０およびドレイン領域３２は、
それぞれ、ソース拡散開口３８およびドレイン拡散開口
３６を介した拡散により形成される。
ト層３４によりソース拡散開口３８およびドレイン拡散
開口３６が画定される。ソース拡散開口３８およびドレ
イン拡散開口３６はポリシリコンゲート層３４により画
定される丸み付けされた内部コーナ４０を有している。
この特徴は標準ＣＭＯＳレイアウトとは異なり高電界コ
ーナリング降伏が生じないことを保証する。一般的に、
標準ＣＭＯＳは図示する実施例のポリ画定タンク終端
（ｐｏｌｙｄｅｆｉｎｅｄ ｔａｎｋ ｔｅｒｍｉｎａ
ｔｉｏｎ）ではなくチャネルストップ注入により終端さ
れている。ソース領域３０およびドレイン領域３２は、
それぞれ、ソース拡散開口３８およびドレイン拡散開口
３６を介した拡散により形成される。
【００１８】ポリシリコン層３４にはコーナが丸み付け
された開口が形成される。さらに、ガードリング４１は
丸み付けされたコーナを有し丸み付けされたコーナと自
己整合されたｐ型領域によりセルフガードリング構造が
提供されチャネルストップ注入は不要とされる。複数の
バックゲートコンタクト領域４２が各ソース領域３０内
に別々に形成されている。図からお判りのように、バッ
クゲートコンタクト領域４２は各ソース領域３０に沿っ
てセグメント化されている。バックゲートコンタクト領
域４２はソース領域３０の領域が欠けたままとされた所
に別々に形成されている。バックゲート領域がいくつか
のデバイス毎にもしくは活性ソースおよびドレイン領域
から離れて形成される標準ＣＭＯＳとはこの点が異なっ
ている。逆バイアス安全動作とするためには密接なバッ
クゲートコンタクトとすることが重要である。
された開口が形成される。さらに、ガードリング４１は
丸み付けされたコーナを有し丸み付けされたコーナと自
己整合されたｐ型領域によりセルフガードリング構造が
提供されチャネルストップ注入は不要とされる。複数の
バックゲートコンタクト領域４２が各ソース領域３０内
に別々に形成されている。図からお判りのように、バッ
クゲートコンタクト領域４２は各ソース領域３０に沿っ
てセグメント化されている。バックゲートコンタクト領
域４２はソース領域３０の領域が欠けたままとされた所
に別々に形成されている。バックゲート領域がいくつか
のデバイス毎にもしくは活性ソースおよびドレイン領域
から離れて形成される標準ＣＭＯＳとはこの点が異なっ
ている。逆バイアス安全動作とするためには密接なバッ
クゲートコンタクトとすることが重要である。
【００１９】多層配線層によりソース領域３０、ドレイ
ン領域３２およびゲート層３４に対するコンタクト、配
線、およびビアが提供される。パワーデバイス１０は２
つの金属層からなり第１層はデバイスとコンタクトし、
第２層はバスを提供する。第１の金属層はコンタクトを
介してデバイスに接続され、第２の金属層はビアを介し
て第１の金属層に接続される。
ン領域３２およびゲート層３４に対するコンタクト、配
線、およびビアが提供される。パワーデバイス１０は２
つの金属層からなり第１層はデバイスとコンタクトし、
第２層はバスを提供する。第１の金属層はコンタクトを
介してデバイスに接続され、第２の金属層はビアを介し
て第１の金属層に接続される。
【００２０】図からお判りのように、ソースコンタクト
４４およびソースビア４６が中心線に沿って交互にされ
ており、ソースコンタクト４４はバックゲートコンタク
ト領域４２上に配置されている。同様に、ドレインコン
タクト４８およびドレインビア５０がドレイン領域３２
の両端間で中心線に沿って交互にされている。図からお
判りのように、ゲートコンタクト５２およびゲートビア
５４が交互にされかつオフセットされて隣接セットに対
してオフセットされる交互にするセットが形成される。
ゲートバス２０がゲートコンタクト５２およびゲートビ
ア５４を介してポリシリコンゲート層３４とコンタクト
している。ソースバス１４がソースコンタクト４４およ
びソースビア４６を介してソース領域３０とコンタクト
している。ソースバス１４はバックゲートコンタクト領
域４２を介してＮタンク（もしくはバックゲート）とも
コンタクトしている。ドレインバス１６はドレインコン
タクト４８およびドレインビア５０を介してドレイン領
域３２とコンタクトしている。
４４およびソースビア４６が中心線に沿って交互にされ
ており、ソースコンタクト４４はバックゲートコンタク
ト領域４２上に配置されている。同様に、ドレインコン
タクト４８およびドレインビア５０がドレイン領域３２
の両端間で中心線に沿って交互にされている。図からお
判りのように、ゲートコンタクト５２およびゲートビア
５４が交互にされかつオフセットされて隣接セットに対
してオフセットされる交互にするセットが形成される。
ゲートバス２０がゲートコンタクト５２およびゲートビ
ア５４を介してポリシリコンゲート層３４とコンタクト
している。ソースバス１４がソースコンタクト４４およ
びソースビア４６を介してソース領域３０とコンタクト
している。ソースバス１４はバックゲートコンタクト領
域４２を介してＮタンク（もしくはバックゲート）とも
コンタクトしている。ドレインバス１６はドレインコン
タクト４８およびドレインビア５０を介してドレイン領
域３２とコンタクトしている。
【００２１】バックゲートコンタクト領域４２はセグメ
ント化されソース領域３０を比較的狭くしながらバック
ゲートとのコンタクトを提供する。これについては１２
／２２／９３に出願された米国特許出願第０８／１７
１，８７８号、“パワーＤＭＯＳプロセスのためのウィ
ンドウソースおよびセグメント化されたバックゲートコ
ンタクト線型ジオメトリソースセル”（ＴＩ−１５６４
６）に記載されており、その開示が参照としてここに組
み入れられている。
ント化されソース領域３０を比較的狭くしながらバック
ゲートとのコンタクトを提供する。これについては１２
／２２／９３に出願された米国特許出願第０８／１７
１，８７８号、“パワーＤＭＯＳプロセスのためのウィ
ンドウソースおよびセグメント化されたバックゲートコ
ンタクト線型ジオメトリソースセル”（ＴＩ−１５６４
６）に記載されており、その開示が参照としてここに組
み入れられている。
【００２２】ドレインコンタクト４８およびドレインビ
ア５０だけでなくソースコンタクト４４およびソースビ
ア４６がソース領域３０およびドレイン領域３２内に中
心線に沿って交互にされていてパワーデバイス１０の性
能が向上される。ソースコンタクト４４およびドレイン
コンタクト４８は、それぞれ、ソース領域３０およびド
レイン領域３２とオーミックコンタクトを行う。ソース
領域３０については、バックゲートコンタクト領域４２
とのコンタクトも達成される。図４に示すように、ソー
スコンタクト４４はバックゲートコンタクト領域４２の
各セグメント上に位置しどちら側かへ延在してソース領
域３０との効率的なコンタクトも行われるようにされ
る。パワーデバイス１０は優れた安全動作面積性能を示
し、良好な安全動作面積性能を保証するにはバックゲー
トコンタクト領域４２を連続的とする必要があるという
従来の教示を反証するものである。
ア５０だけでなくソースコンタクト４４およびソースビ
ア４６がソース領域３０およびドレイン領域３２内に中
心線に沿って交互にされていてパワーデバイス１０の性
能が向上される。ソースコンタクト４４およびドレイン
コンタクト４８は、それぞれ、ソース領域３０およびド
レイン領域３２とオーミックコンタクトを行う。ソース
領域３０については、バックゲートコンタクト領域４２
とのコンタクトも達成される。図４に示すように、ソー
スコンタクト４４はバックゲートコンタクト領域４２の
各セグメント上に位置しどちら側かへ延在してソース領
域３０との効率的なコンタクトも行われるようにされ
る。パワーデバイス１０は優れた安全動作面積性能を示
し、良好な安全動作面積性能を保証するにはバックゲー
トコンタクト領域４２を連続的とする必要があるという
従来の教示を反証するものである。
【００２３】バンク１２のソースバス１４側およびドレ
インバス１６側に対してソースおよびドレインコンタク
ト４４、４８およびビア４６、５０の位置は異なってい
る。ソースバス１４側のソースコンタクト４４間に空間
を作ってソースバス１４とコンタクトするためのソース
ビア４６を配置するのに十分な広さの領域が提供され
る。ソースバス１４側において、ドレイン領域３２に対
して、コンタクトはドレイン領域３２との特別なコンタ
クトに有利なように長くされている。ソースバス領域１
４上のドレイン領域３２内のドレインビア５０が省かれ
てドレイン領域３２上のドレイン導体とドレイン導体上
を通過するソースバス間に電気的絶縁が確立されるよう
にされる。ドレインバス１６側において、ドレインコン
タクト４８間にスペースが作られドレインバス１６とコ
ンタクトするためのドレインビア５０を配置するのに十
分な広さの領域が提供される。ソース領域３０に関し
て、ドレインバス１６側のソース領域３０に対するソー
ス領域との特別なコンタクトに有利なようにコンタクト
は増大されている。ドレインバス領域１６上のソース領
域３０内のソースビア４６が省かれてソース領域３０上
のソース導体とソース導体上を通過するドレインバス間
に電気的絶縁が確立されるようにされる。
インバス１６側に対してソースおよびドレインコンタク
ト４４、４８およびビア４６、５０の位置は異なってい
る。ソースバス１４側のソースコンタクト４４間に空間
を作ってソースバス１４とコンタクトするためのソース
ビア４６を配置するのに十分な広さの領域が提供され
る。ソースバス１４側において、ドレイン領域３２に対
して、コンタクトはドレイン領域３２との特別なコンタ
クトに有利なように長くされている。ソースバス領域１
４上のドレイン領域３２内のドレインビア５０が省かれ
てドレイン領域３２上のドレイン導体とドレイン導体上
を通過するソースバス間に電気的絶縁が確立されるよう
にされる。ドレインバス１６側において、ドレインコン
タクト４８間にスペースが作られドレインバス１６とコ
ンタクトするためのドレインビア５０を配置するのに十
分な広さの領域が提供される。ソース領域３０に関し
て、ドレインバス１６側のソース領域３０に対するソー
ス領域との特別なコンタクトに有利なようにコンタクト
は増大されている。ドレインバス領域１６上のソース領
域３０内のソースビア４６が省かれてソース領域３０上
のソース導体とソース導体上を通過するドレインバス間
に電気的絶縁が確立されるようにされる。
【００２４】ポリシリコンゲート層３４はソース拡散開
口３６およびドレイン拡散開口３８を有し内部コーナ４
０が丸み付けされていてソース領域３０およびドレイン
領域３２を作る浅いＰ拡散が向上される。ポリシリコン
パターン内の丸み付けされた内部コーナ４０はソース領
域３０およびドレイン領域３２が均一な降伏および良好
な安全動作面積性能を有することを保証するように作動
する。論理レベルＣＭＯＳデバイスは一般的にポリシリ
コンゲート層３４内に方形内部コーナが配列され安全動
作面積（ＳＯＡ）については考慮されない。パワーデバ
イスの場合、球形接合および逆バイアスの元における電
界の込み合いによりこのようなレイアウトではソースお
よびドレイン領域内の方形内部コーナにおいて降伏が生
じる。ポリシリコンパターン内に丸み付けされた内部コ
ーナ４０を使用することによりこのような思わしくない
性能を生じる拡散パターンが防止される。
口３６およびドレイン拡散開口３８を有し内部コーナ４
０が丸み付けされていてソース領域３０およびドレイン
領域３２を作る浅いＰ拡散が向上される。ポリシリコン
パターン内の丸み付けされた内部コーナ４０はソース領
域３０およびドレイン領域３２が均一な降伏および良好
な安全動作面積性能を有することを保証するように作動
する。論理レベルＣＭＯＳデバイスは一般的にポリシリ
コンゲート層３４内に方形内部コーナが配列され安全動
作面積（ＳＯＡ）については考慮されない。パワーデバ
イスの場合、球形接合および逆バイアスの元における電
界の込み合いによりこのようなレイアウトではソースお
よびドレイン領域内の方形内部コーナにおいて降伏が生
じる。ポリシリコンパターン内に丸み付けされた内部コ
ーナ４０を使用することによりこのような思わしくない
性能を生じる拡散パターンが防止される。
【００２５】コンタクトの信頼性を高め直列ゲートバス
抵抗を低減するゲートコンタクト５２とゲートビア５４
の交互にするオフセットされたセットを使用して各ゲー
トバス２０がポリシリコンゲート層３４に接続される。
低ゲート抵抗により高速スイッチング中のゲート伝搬の
遅延が解消される。ゲートコンタクト５２とゲートビア
５４が交互にしてオフセットされているためポリシリコ
ンゲート層３４と第１および第２の配線層間の接続量が
最大限とされまたそれはポリ、コンタクトおよびビア間
のレイアウトガイドライン間隔が異なるため不可欠であ
る。またこの配置によりゲートバス２０に沿った電流安
定化がなされ最小ゲートバス幅に対する抵抗が最小限に
抑えられる。このような電流安定化は３／１３／９２に
出願された米国特許出願第０７／８５０，６０１号、
“多層導体プロセスを使用した電流安定化および活性デ
バイス領域上にバスを形成する方法”（ＴＩ−１６５４
５）に記載されており、その開示が参照としてここに組
み入れられている。ゲートコンタクト５２とゲートビア
５４のセットを交互にさせてオフセットすることにより
ゲート上バス面積を節減しながら性能が向上される。バ
ス幅が比較的狭いためゲート／ソース容量が最小限に抑
えられそれはスイッチングにとって重要なことである。
さらに、中央ゲートバス２２の下でソースＰ拡散を行っ
てゲート／ドレイン容量を最小限に抑えることができ
る。
抵抗を低減するゲートコンタクト５２とゲートビア５４
の交互にするオフセットされたセットを使用して各ゲー
トバス２０がポリシリコンゲート層３４に接続される。
低ゲート抵抗により高速スイッチング中のゲート伝搬の
遅延が解消される。ゲートコンタクト５２とゲートビア
５４が交互にしてオフセットされているためポリシリコ
ンゲート層３４と第１および第２の配線層間の接続量が
最大限とされまたそれはポリ、コンタクトおよびビア間
のレイアウトガイドライン間隔が異なるため不可欠であ
る。またこの配置によりゲートバス２０に沿った電流安
定化がなされ最小ゲートバス幅に対する抵抗が最小限に
抑えられる。このような電流安定化は３／１３／９２に
出願された米国特許出願第０７／８５０，６０１号、
“多層導体プロセスを使用した電流安定化および活性デ
バイス領域上にバスを形成する方法”（ＴＩ−１６５４
５）に記載されており、その開示が参照としてここに組
み入れられている。ゲートコンタクト５２とゲートビア
５４のセットを交互にさせてオフセットすることにより
ゲート上バス面積を節減しながら性能が向上される。バ
ス幅が比較的狭いためゲート／ソース容量が最小限に抑
えられそれはスイッチングにとって重要なことである。
さらに、中央ゲートバス２２の下でソースＰ拡散を行っ
てゲート／ドレイン容量を最小限に抑えることができ
る。
【００２６】図５はゲートバス２０への中央ゲートバス
２２の接続の１実施例の平面図である。ゲートバス２０
はビア５４を介して相互接続された第１および第２の金
属層からなっている。コンタクト５２は下層ポリシリコ
ン層３４とのコンタクトを提供する。図からお判りのよ
うに第１の金属層５５により中央ゲートバス２２が提供
される。ゲートバス２０はビア５６を使用して第２金属
層を介して中央ゲートバス２２に接続される。このよう
にして、ＣＭＯＳトランジスタのゲートは中央ゲートバ
ス２２に接続される。ゲートバス２０は中央ゲートバス
２２に対して並列でありかつ他のゲートバス２０と並列
でありしたがって前記したように二重並列であることを
お判り願いたい。
２２の接続の１実施例の平面図である。ゲートバス２０
はビア５４を介して相互接続された第１および第２の金
属層からなっている。コンタクト５２は下層ポリシリコ
ン層３４とのコンタクトを提供する。図からお判りのよ
うに第１の金属層５５により中央ゲートバス２２が提供
される。ゲートバス２０はビア５６を使用して第２金属
層を介して中央ゲートバス２２に接続される。このよう
にして、ＣＭＯＳトランジスタのゲートは中央ゲートバ
ス２２に接続される。ゲートバス２０は中央ゲートバス
２２に対して並列でありかつ他のゲートバス２０と並列
でありしたがって前記したように二重並列であることを
お判り願いたい。
【００２７】図６は図４に示すソース領域３０、ドレイ
ン領域４０およびバックゲートコンタクト領域４２を横
断するパワーデバイス１０の断面図である。パワーデバ
イス１０はＰ基板６０上に形成される。Ｎタンク領域６
２が基板６０内に形成される。次にポリシリコンゲート
層３４の開口を介したＰ拡散によりＮタンク６２内にソ
ース領域３０およびドレイン領域３２が形成される。ソ
ース領域３０内の空隙を介してバックゲートコンタクト
領域４２が形成される。実施例では、バックゲートコン
タクト領域４２はソース領域３０内には形成されずその
中の空隙を介して形成されることをお判り願いたい。第
１の金属層により、一般的に４４に示す、ソースコンタ
クトを介したソース領域３０とバックゲートコンタクト
領域４２との接続が行われる。また第１の金属層６４に
より、一般的に４８に示す、ドレインコンタクトを介し
たドレイン領域３２との接続が行われる。第２の金属層
６６により（図示せぬ）ビアを介した第１の金属層６４
とのコンタクトが行われる。図からお判りのように酸化
膜層６８により配線層が分離される。前記したように、
（図示せぬ）第２の金属層６６上に厚膜金属配線２４が
配置されている場所もある。
ン領域４０およびバックゲートコンタクト領域４２を横
断するパワーデバイス１０の断面図である。パワーデバ
イス１０はＰ基板６０上に形成される。Ｎタンク領域６
２が基板６０内に形成される。次にポリシリコンゲート
層３４の開口を介したＰ拡散によりＮタンク６２内にソ
ース領域３０およびドレイン領域３２が形成される。ソ
ース領域３０内の空隙を介してバックゲートコンタクト
領域４２が形成される。実施例では、バックゲートコン
タクト領域４２はソース領域３０内には形成されずその
中の空隙を介して形成されることをお判り願いたい。第
１の金属層により、一般的に４４に示す、ソースコンタ
クトを介したソース領域３０とバックゲートコンタクト
領域４２との接続が行われる。また第１の金属層６４に
より、一般的に４８に示す、ドレインコンタクトを介し
たドレイン領域３２との接続が行われる。第２の金属層
６６により（図示せぬ）ビアを介した第１の金属層６４
とのコンタクトが行われる。図からお判りのように酸化
膜層６８により配線層が分離される。前記したように、
（図示せぬ）第２の金属層６６上に厚膜金属配線２４が
配置されている場所もある。
【００２８】図７は、図４に示すように、ソース領域３
０に沿ったパワーデバイス１０の断面図である。前記し
たように、半導体基板６０内にＮタンク６２が形成され
ている。（図示せぬ）ポリシリコン層３４を介した拡散
によりＮタンク６２内にソース領域３０が形成される。
第１の金属層６４により、一般的に４４に示す、ソース
コンタクトを介したソース領域３０とバックゲートコン
タクト領域４２とのコンタクトが行われる。第２の金属
層６６により、一般的に４６に示す、ソースビアを介し
て第１の金属層６４とのコンタクトが行われる。図から
お判りのように、酸化膜層６８により配線層が分離され
る。前記したように、第２の金属層６６上に厚膜金属配
線２４が配置されている。図７はソース領域３０のソー
スバス１４側の断面である。前記したように、ドレイン
バス１６側には、ソースバイアス４６が無い。
０に沿ったパワーデバイス１０の断面図である。前記し
たように、半導体基板６０内にＮタンク６２が形成され
ている。（図示せぬ）ポリシリコン層３４を介した拡散
によりＮタンク６２内にソース領域３０が形成される。
第１の金属層６４により、一般的に４４に示す、ソース
コンタクトを介したソース領域３０とバックゲートコン
タクト領域４２とのコンタクトが行われる。第２の金属
層６６により、一般的に４６に示す、ソースビアを介し
て第１の金属層６４とのコンタクトが行われる。図から
お判りのように、酸化膜層６８により配線層が分離され
る。前記したように、第２の金属層６６上に厚膜金属配
線２４が配置されている。図７はソース領域３０のソー
スバス１４側の断面である。前記したように、ドレイン
バス１６側には、ソースバイアス４６が無い。
【００２９】パワーデバイス１０は論理レベルＣＭＯＳ
プロセスで製造されるＣＭＯＳトランジスタの標準仕様
ではないパワーデバイス１０に独自のいくつかの特徴を
含んでいる。これらの特徴により、パワーデバイス１０
は論理レベルＣＭＯＳプロセスを使用して構成すること
ができしかも低動作抵抗性能で作動し、接合容量が低減
され、降伏電圧性能が向上され安全動作面積性能が向上
される。
プロセスで製造されるＣＭＯＳトランジスタの標準仕様
ではないパワーデバイス１０に独自のいくつかの特徴を
含んでいる。これらの特徴により、パワーデバイス１０
は論理レベルＣＭＯＳプロセスを使用して構成すること
ができしかも低動作抵抗性能で作動し、接合容量が低減
され、降伏電圧性能が向上され安全動作面積性能が向上
される。
【００３０】パワーデバイス１０はＣＭＯＳゲート酸化
膜およびフィーチュアスケーリングに従ってスケーリン
グすることができしかも加工プロセスと互換性を保つＣ
ＭＯＳ論理レベル加工プロセスを使用して構成されたＣ
ＭＯＳパワーデバイスにより構成することができる。一
般的に、パワーデバイスは最初に半導体基板内にタンク
領域を形成して構成することができる。次にタンク領域
上にポリシリコンゲート層を配置することができポリシ
リコンゲート層は丸み付けされた内部コーナを有するソ
ースおよびドレイン拡散開口を画定する。ソース領域お
よびドレイン領域は、それぞれ、ソースおよびドレイン
拡散開口を介した拡散により形成することができる。ソ
ース領域内にバックゲートコンタクト領域を形成するこ
とができバックゲートコンタクト領域はセグメント化さ
れてタンク領域とのコンタクトを提供する。ポリシリコ
ンゲート層上およびソースおよびドレイン領域上に多層
配線層を配置することができる。配線は中心線に沿って
交互にするソースコンタクトおよびビアを含むことがで
きソースコンタクトはバックゲートコンタクト上に配置
されその上を延在している。さらに、中心線に沿ってド
レインコンタクトおよびビアを交互にさせることがで
き、ゲートコンタクトおよびビアを交互にさせコンタク
トとビアのセットとしてオフセットすることができる。
第２の金属層によりソース、ドレインおよびバスを形成
することができる。パワーデバイスの中心線に沿って延
在しゲートバスに接続された中央ゲートバスを第１の金
属層により形成することができる。パワーデバイスの両
方のエッジにソースボンドパッドおよびドレインボンド
パッドを形成し、それぞれ、ソースバスおよびドレイン
バスに接続することができる。ソースおよびドレインバ
ス上に厚膜上層配線を配置して関連するボンドパッド間
を延在させることができる。こうして得られるパワーデ
バイスは良好なパワーデバイス性能を示ししかも論理レ
ベルＣＭＯＳ加工プロセスで製造することができる。
膜およびフィーチュアスケーリングに従ってスケーリン
グすることができしかも加工プロセスと互換性を保つＣ
ＭＯＳ論理レベル加工プロセスを使用して構成されたＣ
ＭＯＳパワーデバイスにより構成することができる。一
般的に、パワーデバイスは最初に半導体基板内にタンク
領域を形成して構成することができる。次にタンク領域
上にポリシリコンゲート層を配置することができポリシ
リコンゲート層は丸み付けされた内部コーナを有するソ
ースおよびドレイン拡散開口を画定する。ソース領域お
よびドレイン領域は、それぞれ、ソースおよびドレイン
拡散開口を介した拡散により形成することができる。ソ
ース領域内にバックゲートコンタクト領域を形成するこ
とができバックゲートコンタクト領域はセグメント化さ
れてタンク領域とのコンタクトを提供する。ポリシリコ
ンゲート層上およびソースおよびドレイン領域上に多層
配線層を配置することができる。配線は中心線に沿って
交互にするソースコンタクトおよびビアを含むことがで
きソースコンタクトはバックゲートコンタクト上に配置
されその上を延在している。さらに、中心線に沿ってド
レインコンタクトおよびビアを交互にさせることがで
き、ゲートコンタクトおよびビアを交互にさせコンタク
トとビアのセットとしてオフセットすることができる。
第２の金属層によりソース、ドレインおよびバスを形成
することができる。パワーデバイスの中心線に沿って延
在しゲートバスに接続された中央ゲートバスを第１の金
属層により形成することができる。パワーデバイスの両
方のエッジにソースボンドパッドおよびドレインボンド
パッドを形成し、それぞれ、ソースバスおよびドレイン
バスに接続することができる。ソースおよびドレインバ
ス上に厚膜上層配線を配置して関連するボンドパッド間
を延在させることができる。こうして得られるパワーデ
バイスは良好なパワーデバイス性能を示ししかも論理レ
ベルＣＭＯＳ加工プロセスで製造することができる。
【００３１】図８Ａおよび図８Ｂは本発明の教示に従っ
て構成されたＣＭＯＳパワーデバイスについて測定した
容量およびゲート電荷と従来の縦形ＤＭＯＳパワーデバ
イスについて測定したものとの比較を示す。図８Ａおよ
び図８Ｂに関して、測定を行ったＣＭＯＳパワーデバイ
スはテキサス州、ダラスのテキサスインスツルメンツ社
製ＴＰＳ１１１０ＰＭＯＳトランジスタを含んでいる。
従来のｐ−チャネル縦形ＤＭＯＳパワーデバイスは代表
的な従来の縦形パワーデバイスからなっている。これら
２つのデバイスは比較できるＲDS−オン定格（ＲDS−ｏ
ｎ ｒａｔｉｎｇｓ）を有している。
て構成されたＣＭＯＳパワーデバイスについて測定した
容量およびゲート電荷と従来の縦形ＤＭＯＳパワーデバ
イスについて測定したものとの比較を示す。図８Ａおよ
び図８Ｂに関して、測定を行ったＣＭＯＳパワーデバイ
スはテキサス州、ダラスのテキサスインスツルメンツ社
製ＴＰＳ１１１０ＰＭＯＳトランジスタを含んでいる。
従来のｐ−チャネル縦形ＤＭＯＳパワーデバイスは代表
的な従来の縦形パワーデバイスからなっている。これら
２つのデバイスは比較できるＲDS−オン定格（ＲDS−ｏ
ｎ ｒａｔｉｎｇｓ）を有している。
【００３２】図８Ａに示すように、ＣＭＯＳパワーデバ
イスおよび縦形ＤＭＯＳデバイスについて入力容量共通
ソース、逆容量共通ソース、および出力容量共通ソース
が測定された。これらの容量はＶDSが−６Ｖに等しい場
合および０Ｖに等しい場合について測定された。図から
お判りのように、従来の縦形ＤＭＯＳパワーデバイスは
本発明の教示に従って構成されたＣＭＯＳパワーデバイ
スよりも遥かに高い容量を各カテゴリにおいて示した。
イスおよび縦形ＤＭＯＳデバイスについて入力容量共通
ソース、逆容量共通ソース、および出力容量共通ソース
が測定された。これらの容量はＶDSが−６Ｖに等しい場
合および０Ｖに等しい場合について測定された。図から
お判りのように、従来の縦形ＤＭＯＳパワーデバイスは
本発明の教示に従って構成されたＣＭＯＳパワーデバイ
スよりも遥かに高い容量を各カテゴリにおいて示した。
【００３３】図８Ｂに関して、ＶDSを−７Ｖに等しく、
ＩD を−３Ａに等しく、ＶGSを−７Ｖに等しくして２つ
のパワーデバイスのゲート電荷を測定した。ゲートを−
７Ｖへチャージするのに必要な総ゲート電荷、ＶDSを−
７Ｖへスルー（ｓｌｅｗ）するのに必要なゲート電荷、
およびゲートをしきい値電圧へチャージするのに必要な
ゲート電荷が測定された。図からお判りのように、本発
明の教示に従って構成されたＣＭＯＳパワーデバイスは
いずれの場合にも従来の縦形ＤＭＯＳパワーデバイスよ
りも所要電荷が少なかった。
ＩD を−３Ａに等しく、ＶGSを−７Ｖに等しくして２つ
のパワーデバイスのゲート電荷を測定した。ゲートを−
７Ｖへチャージするのに必要な総ゲート電荷、ＶDSを−
７Ｖへスルー（ｓｌｅｗ）するのに必要なゲート電荷、
およびゲートをしきい値電圧へチャージするのに必要な
ゲート電荷が測定された。図からお判りのように、本発
明の教示に従って構成されたＣＭＯＳパワーデバイスは
いずれの場合にも従来の縦形ＤＭＯＳパワーデバイスよ
りも所要電荷が少なかった。
【００３４】低容量および低所要ゲート電荷は本発明の
技術的利点である。スイッチング損失が低減され、容量
への電荷転送による電力損失が低減され、トランジスタ
のゲートを駆動する回路内での消失電力が低減され、ト
ランジスタのゲートを駆動するドライバをダウンサイズ
することができる。
技術的利点である。スイッチング損失が低減され、容量
への電荷転送による電力損失が低減され、トランジスタ
のゲートを駆動する回路内での消失電力が低減され、ト
ランジスタのゲートを駆動するドライバをダウンサイズ
することができる。
【００３５】論理レベルＣＭＯＳ加工プロセスを使用し
てパワーデバイスを構成することが本発明のもう１つの
技術的利点である。標準論理レベルレイアウトに基づく
初期レイアウトを修正してパワーデバイスを形成するた
めのレイアウトを構成することができる。論理レベルプ
ロセスが使用されるため、標準論理レベルデバイスを同
じ半導体ダイ上で加工することができ加工プロセススケ
ーリングが適用される。スケーリングの適用により、例
えば１．０，０．８および０．７２ミクロン技術等の、
最小仕様を含むさまざまなレイアウトの多数のＣＭＯＳ
パワーデバイスが可能となることがもう１つの技術的利
点である。
てパワーデバイスを構成することが本発明のもう１つの
技術的利点である。標準論理レベルレイアウトに基づく
初期レイアウトを修正してパワーデバイスを形成するた
めのレイアウトを構成することができる。論理レベルプ
ロセスが使用されるため、標準論理レベルデバイスを同
じ半導体ダイ上で加工することができ加工プロセススケ
ーリングが適用される。スケーリングの適用により、例
えば１．０，０．８および０．７２ミクロン技術等の、
最小仕様を含むさまざまなレイアウトの多数のＣＭＯＳ
パワーデバイスが可能となることがもう１つの技術的利
点である。
【００３６】本発明のさらにもう１つの技術的利点はパ
ワートランジスタの機能性およびバッテリや他の電源の
選択駆動のための制御論理インテリジェンスの両方を提
供する解決策をシングルチップで構成できることであ
る。論理レベルＣＭＯＳプロセスを使用してパワーデバ
イスおよび論理デバイスの両方を構成することができる
ため、シングルチップに多数の出力および多数のＣＭＯ
Ｓ論理デバイスを含むことができる。さらに、交互にす
るタイプの材料を使用して両方の拡散タイプを有するｎ
−チャネルおよびｐ−チャネル相補形デバイスからなる
ＣＭＯＳパワーデバイスを形成することもできる。
ワートランジスタの機能性およびバッテリや他の電源の
選択駆動のための制御論理インテリジェンスの両方を提
供する解決策をシングルチップで構成できることであ
る。論理レベルＣＭＯＳプロセスを使用してパワーデバ
イスおよび論理デバイスの両方を構成することができる
ため、シングルチップに多数の出力および多数のＣＭＯ
Ｓ論理デバイスを含むことができる。さらに、交互にす
るタイプの材料を使用して両方の拡散タイプを有するｎ
−チャネルおよびｐ−チャネル相補形デバイスからなる
ＣＭＯＳパワーデバイスを形成することもできる。
【００３７】図９Ａおよび図９Ｂは通常使用されるデバ
イスの接続およびパワー用途において基板をソースにつ
なぐ接続を示す回路図である。図９Ａに示すように、一
般的に７０に示す、第１の回路にはゲート、ソースおよ
びドレインを有するＰＭＯＳデバイス７２が示されてい
る。ＰＭＯＳデバイス７２のソースは正電圧Ｖ＋および
バックゲートに接続されている。ドレインは負電圧Ｖ−
に接続されている。ダイオード７４はドレイン領域とｎ
タンクすなわちデバイス７２のバックゲート間の接合を
表している。キャパシタ７６はドレイン領域とバックゲ
ート間の容量を表す。キャパシタ７８はバックゲートと
デバイス７２の基板間の容量を表し、ダイオード８０は
バックゲートと基板間の接合を表す。図からお判りのよ
うに、キャパシタ７６およびキャパシタ７８は回路７０
の通常用途の接続において並列とされている。
イスの接続およびパワー用途において基板をソースにつ
なぐ接続を示す回路図である。図９Ａに示すように、一
般的に７０に示す、第１の回路にはゲート、ソースおよ
びドレインを有するＰＭＯＳデバイス７２が示されてい
る。ＰＭＯＳデバイス７２のソースは正電圧Ｖ＋および
バックゲートに接続されている。ドレインは負電圧Ｖ−
に接続されている。ダイオード７４はドレイン領域とｎ
タンクすなわちデバイス７２のバックゲート間の接合を
表している。キャパシタ７６はドレイン領域とバックゲ
ート間の容量を表す。キャパシタ７８はバックゲートと
デバイス７２の基板間の容量を表し、ダイオード８０は
バックゲートと基板間の接合を表す。図からお判りのよ
うに、キャパシタ７６およびキャパシタ７８は回路７０
の通常用途の接続において並列とされている。
【００３８】図９Ｂに示すように、一般的に８２に示
す、第２の回路にはパワーＰＭＯＳ用途に対して接続さ
れたＰＭＯＳデバイス７２が示されている。基板はデバ
イス７２のソース領域につながれている。基板をソース
につなぐことによりキャパシタ７８が省かれる。
す、第２の回路にはパワーＰＭＯＳ用途に対して接続さ
れたＰＭＯＳデバイス７２が示されている。基板はデバ
イス７２のソース領域につながれている。基板をソース
につなぐことによりキャパシタ７８が省かれる。
【００３９】基板とＮタンク間の容量を除去するために
基板をソースにつなぐことができることが本発明のもう
１つの技術的利点である。これはＣＭＯＳ構造により可
能とされ集積回路もしくはパワーデバイスのリードフレ
ーム内で行うことができる。さらに、そのサイズによ
り、パワーデバイスはＳＯＰ（ｓｍａｌｌ ｏｕｔｌｉ
ｎｅ ｐａｃｋａｇｅ）内に載置することができる。
基板をソースにつなぐことができることが本発明のもう
１つの技術的利点である。これはＣＭＯＳ構造により可
能とされ集積回路もしくはパワーデバイスのリードフレ
ーム内で行うことができる。さらに、そのサイズによ
り、パワーデバイスはＳＯＰ（ｓｍａｌｌ ｏｕｔｌｉ
ｎｅ ｐａｃｋａｇｅ）内に載置することができる。
【００４０】ここに記載された本発明の実施例は本発明
の教示を制約しようとするものではなくそのように解釈
してはならない。ＮＭＯＳおよびＰＭＯＳパワーデバイ
スを含む他の構造も可能である。
の教示を制約しようとするものではなくそのように解釈
してはならない。ＮＭＯＳおよびＰＭＯＳパワーデバイ
スを含む他の構造も可能である。
【００４１】本発明を詳細に説明してきたが、請求の範
囲に明記された本発明の精神および範囲を逸脱すること
なくさまざまな変更、置換および修正が可能であること
をご理解願いたい。
囲に明記された本発明の精神および範囲を逸脱すること
なくさまざまな変更、置換および修正が可能であること
をご理解願いたい。
【００４２】関連出願の相互参照 本出願は下記の未決特許出願に関連している。
【００４３】８／３１／９４に出願された米国特許出願
第０８／２９９，１７７号（ＴＩ−１７９６８）“厚膜
銅配線を有する半導体デバイス”。
第０８／２９９，１７７号（ＴＩ−１７９６８）“厚膜
銅配線を有する半導体デバイス”。
【００４４】３／１３／９２に出願された米国特許出願
第０７／８５０，６０１号（ＴＩ−１６５４５）、“多
層導体プロセスを使用した電流安定化および活性デバイ
ス領域上のバス”。
第０７／８５０，６０１号（ＴＩ−１６５４５）、“多
層導体プロセスを使用した電流安定化および活性デバイ
ス領域上のバス”。
【００４５】１１／２／９４に出願された米国特許出願
第０８／３３３，１７４号（ＴＩ−２００３０）、“厚
膜銅配線を有する多トランジスタ集積回路”。
第０８／３３３，１７４号（ＴＩ−２００３０）、“厚
膜銅配線を有する多トランジスタ集積回路”。
【００４６】１２／２２／９３に出願された米国特許出
願第０８／１７１，８７８号（ＴＩ−１５６４６）、
“パワーＤＭＯＳプロセスのためのウィンドウソースお
よびセグメント化されたバックゲートコンタクト線形ジ
オメトリソースセル”。
願第０８／１７１，８７８号（ＴＩ−１５６４６）、
“パワーＤＭＯＳプロセスのためのウィンドウソースお
よびセグメント化されたバックゲートコンタクト線形ジ
オメトリソースセル”。
【００４７】いずれもテキサスインスツルメンツ社が譲
り受けており参照としてここに組み入れられている。以
上の説明に関して更に以下の項を開示する。
り受けており参照としてここに組み入れられている。以
上の説明に関して更に以下の項を開示する。
【００４８】（１）．ＣＭＯＳパワーデバイスであっ
て、該デバイスは、半導体基板と、半導体基板内に形成
されたタンク領域と、タンク領域上に配置され、内部コ
ーナが全て丸み付けされている複数のソース拡散開口お
よび複数のドレイン拡散開口を画定するポリシリコンゲ
ート層と、複数のソース拡散開口を介した拡散により形
成される複数のソース領域と、複数のドレイン拡散開口
を介した拡散により形成される複数のドレイン領域と、
複数のソース領域内の空隙に形成され、セグメント化さ
れ各々がタンク領域とコンタクトするように作動するこ
とができる複数のバックゲートコンタクト領域と、半導
体基板の活性デバイス領域上に配置された多層配線層と
を具備し、前記多層配線層は、中心線に沿って交互にす
るソースコンタクトおよびビアであって、ソースコンタ
クトはバックゲートコンタクト領域上に配置されてその
上を延在する前記ソースコンタクトおよびビアと、中心
線に沿って交互にするドレインコンタクトおよびビア
と、交互にしかつ隣接セットに関してオフセットされる
ゲートコンタクトとビアのセットと、ソース、ドレイン
およびゲートバスと、パワーデバイスの中心線上に配置
されゲートバスに接続されている中央ゲートバスとを具
備し、ＣＭＯＳパワーデバイスは、さらに、パワーデバ
イスの第１のエッジ上に形成されソースバスに接続され
ている複数のソースボンドパッドと、パワーデバイスの
第２のエッジ上に沿って形成されドレインバスに接続さ
れている複数のドレインボンドパッドと、ソースバス、
ドレインバス上に配置され関連するボンドパッド間を延
在する厚膜上層配線とを具備するＣＭＯＳパワーデバイ
ス。
て、該デバイスは、半導体基板と、半導体基板内に形成
されたタンク領域と、タンク領域上に配置され、内部コ
ーナが全て丸み付けされている複数のソース拡散開口お
よび複数のドレイン拡散開口を画定するポリシリコンゲ
ート層と、複数のソース拡散開口を介した拡散により形
成される複数のソース領域と、複数のドレイン拡散開口
を介した拡散により形成される複数のドレイン領域と、
複数のソース領域内の空隙に形成され、セグメント化さ
れ各々がタンク領域とコンタクトするように作動するこ
とができる複数のバックゲートコンタクト領域と、半導
体基板の活性デバイス領域上に配置された多層配線層と
を具備し、前記多層配線層は、中心線に沿って交互にす
るソースコンタクトおよびビアであって、ソースコンタ
クトはバックゲートコンタクト領域上に配置されてその
上を延在する前記ソースコンタクトおよびビアと、中心
線に沿って交互にするドレインコンタクトおよびビア
と、交互にしかつ隣接セットに関してオフセットされる
ゲートコンタクトとビアのセットと、ソース、ドレイン
およびゲートバスと、パワーデバイスの中心線上に配置
されゲートバスに接続されている中央ゲートバスとを具
備し、ＣＭＯＳパワーデバイスは、さらに、パワーデバ
イスの第１のエッジ上に形成されソースバスに接続され
ている複数のソースボンドパッドと、パワーデバイスの
第２のエッジ上に沿って形成されドレインバスに接続さ
れている複数のドレインボンドパッドと、ソースバス、
ドレインバス上に配置され関連するボンドパッド間を延
在する厚膜上層配線とを具備するＣＭＯＳパワーデバイ
ス。
【００４９】（２）．第１項記載のパワーデバイスであ
って、ソース領域およびドレイン領域は並列でありソー
ス領域はドレイン領域により分離されているパワーデバ
イス。
って、ソース領域およびドレイン領域は並列でありソー
ス領域はドレイン領域により分離されているパワーデバ
イス。
【００５０】（３）．第２項記載のＣＭＯＳトランジス
タであって、ソース領域およびドレイン領域は並列バン
クとして配列されているＣＭＯＳトランジスタ。
タであって、ソース領域およびドレイン領域は並列バン
クとして配列されているＣＭＯＳトランジスタ。
【００５１】（４）．第１項記載のパワーデバイスであ
って、半導体基板はＰ型シリコン基板からなり、タンク
領域はＮ型領域からなり、ソースおよびドレイン領域は
Ｐ型領域からなり、バックゲートコンタクト領域はＮ型
領域からなるパワーデバイス。
って、半導体基板はＰ型シリコン基板からなり、タンク
領域はＮ型領域からなり、ソースおよびドレイン領域は
Ｐ型領域からなり、バックゲートコンタクト領域はＮ型
領域からなるパワーデバイス。
【００５２】（５）．第１項記載のパワーデバイスであ
って、多層配線層は第１の金属層および第２の金属層か
らなるパワーデバイス。
って、多層配線層は第１の金属層および第２の金属層か
らなるパワーデバイス。
【００５３】（６）．第１項記載のパワーデバイスであ
って、厚膜上層配線はめっき銅配線層からなるパワーデ
バイス。
って、厚膜上層配線はめっき銅配線層からなるパワーデ
バイス。
【００５４】（７）．第１項記載のパワーデバイスであ
って、半導体基板は複数のソース領域に接続されている
パワーデバイス。
って、半導体基板は複数のソース領域に接続されている
パワーデバイス。
【００５５】（８）．第１項記載のパワーデバイスであ
って、さらに半導体基板上に形成された少なくとも１個
の多出力デバイスを含むパワーデバイス。
って、さらに半導体基板上に形成された少なくとも１個
の多出力デバイスを含むパワーデバイス。
【００５６】（９）．第１項記載のパワーデバイスであ
って、さらに交互にするタイプの材料使用して半導体基
板上に形成され両方の拡散タイプを有するｎチャネルお
よびｐチャネル相補形デバイスからなる少なくとも１個
のＣＭＯＳパワーデバイスを含むパワーデバイス。
って、さらに交互にするタイプの材料使用して半導体基
板上に形成され両方の拡散タイプを有するｎチャネルお
よびｐチャネル相補形デバイスからなる少なくとも１個
のＣＭＯＳパワーデバイスを含むパワーデバイス。
【００５７】（１０）．ＣＭＯＳゲート酸化膜およびフ
ィーチュアスケーリングに従ってスケーリングすること
ができしかも加工プロセスと互換性を保つことができる
ＣＭＯＳ論理レベル加工プロセスのレイアウトを修正し
てＣＭＯＳパワーデバイスをレイアウトする方法であっ
て、該方法は、ポリシリコンゲート層のソース拡散およ
びドレイン拡散開口の内部コーナに丸みを付け、タンク
領域とコンタクトするためのセグメント化されたバック
ゲートコンタクト領域をソース領域内に配置し、ソース
領域およびドレイン領域とコンタクトするためのコンタ
クトおよびビアを中心線に沿って交互にさせ、ポリシリ
コンゲート層とコンタクトするためのゲートコンタクト
およびビアを隣接セットに対してオフセットされるセッ
トとして交互にさせ、パワーデバイスの中心線に沿って
中央ゲートバスを配置し、デバイス周辺に沿って多数の
ボンドパッドを配置し、ソースおよびドレインバス上に
関連するボンドパッド間を延在して厚膜上層配線を配置
することからなるＣＭＯＳパワーデバイスのレイアウト
方法。
ィーチュアスケーリングに従ってスケーリングすること
ができしかも加工プロセスと互換性を保つことができる
ＣＭＯＳ論理レベル加工プロセスのレイアウトを修正し
てＣＭＯＳパワーデバイスをレイアウトする方法であっ
て、該方法は、ポリシリコンゲート層のソース拡散およ
びドレイン拡散開口の内部コーナに丸みを付け、タンク
領域とコンタクトするためのセグメント化されたバック
ゲートコンタクト領域をソース領域内に配置し、ソース
領域およびドレイン領域とコンタクトするためのコンタ
クトおよびビアを中心線に沿って交互にさせ、ポリシリ
コンゲート層とコンタクトするためのゲートコンタクト
およびビアを隣接セットに対してオフセットされるセッ
トとして交互にさせ、パワーデバイスの中心線に沿って
中央ゲートバスを配置し、デバイス周辺に沿って多数の
ボンドパッドを配置し、ソースおよびドレインバス上に
関連するボンドパッド間を延在して厚膜上層配線を配置
することからなるＣＭＯＳパワーデバイスのレイアウト
方法。
【００５８】（１１）．第１０項記載の方法であって、
ジグザグ配置されたコンタクトおよびビアはソースおよ
びゲート領域の中央に沿って交互にするコンタクトおよ
びビアからなるＣＭＯＳパワーデバイスのレイアウト方
法。
ジグザグ配置されたコンタクトおよびビアはソースおよ
びゲート領域の中央に沿って交互にするコンタクトおよ
びビアからなるＣＭＯＳパワーデバイスのレイアウト方
法。
【００５９】（１２）．第１０項記載の方法であって、
交互にされオフセットされたゲートコンタクトおよびビ
アはゲートコンタクトとビアの交互にする対からなるＣ
ＭＯＳパワーデバイスのレイアウト方法。
交互にされオフセットされたゲートコンタクトおよびビ
アはゲートコンタクトとビアの交互にする対からなるＣ
ＭＯＳパワーデバイスのレイアウト方法。
【００６０】（１３）．第１０項記載の方法であって、
多数のボンドパッドを配置することはパワーデバイスの
一方のエッジ上にソースボンドパッドを配置しパワーデ
バイスの反対のエッジ上にドレインボンドパッドを配置
することからなるＣＭＯＳパワーデバイスのレイアウト
方法。
多数のボンドパッドを配置することはパワーデバイスの
一方のエッジ上にソースボンドパッドを配置しパワーデ
バイスの反対のエッジ上にドレインボンドパッドを配置
することからなるＣＭＯＳパワーデバイスのレイアウト
方法。
【００６１】（１４）．第１０項記載の方法であって、
厚膜配線を配置することは各ソースバスおよびドレイン
バスの中心に沿って関連するボンドパッド間に安定化お
よび短絡のためのめっき銅配線を配置することからなる
ＣＭＯＳパワーデバイスのレイアウト方法。
厚膜配線を配置することは各ソースバスおよびドレイン
バスの中心に沿って関連するボンドパッド間に安定化お
よび短絡のためのめっき銅配線を配置することからなる
ＣＭＯＳパワーデバイスのレイアウト方法。
【００６２】（１５）．第１０項記載の方法であって、
パワーデバイスのレイアウトはＰＭＯＳトランジスタの
レイアウトからなるＣＭＯＳパワーデバイスのレイアウ
ト方法。
パワーデバイスのレイアウトはＰＭＯＳトランジスタの
レイアウトからなるＣＭＯＳパワーデバイスのレイアウ
ト方法。
【００６３】（１６）．ＣＭＯＳ論理レベル加工プロセ
スを使用してＣＭＯＳパワーデバイスを構成する方法で
あって、該方法は、半導体基板内にタンク領域を形成
し、内部コーナが全て丸み付けされている複数のソース
拡散開口および複数のドレイン拡散開口を画定するポリ
シリコンゲート層をタンク領域上に配置し、複数のソー
ス拡散開口を介した拡散により複数のソース領域を形成
し、複数のドレイン拡散開口を介した拡散により複数の
ドレイン領域を形成し、セグメント化され各々がタンク
領域とコンタクトするように作動することができる複数
のバックゲートコンタクト領域を複数のソース領域内に
形成し、半導体基板の活性デバイス領域上に多層配線層
を配置することからなり、前記多層配線層は、中心線に
沿って交互にするソースコンタクトおよびビアであっ
て、ソースコンタクトはバックゲートコンタクト領域上
に配置されてその上を延在する前記ソースコンタクトお
よびビアを形成し、中心線に沿って交互にするドレイン
コンタクトおよびビアを形成し、隣接セットに関してオ
フセットされる交互にするゲートコンタクトとビアのセ
ットを形成し、ソース、ドレインおよびゲートバスを形
成し、半導体デバイスの中心線上に配置されゲートバス
に接続される中央ゲートバスを形成することからなり、
ＣＭＯＳパワーデバイスを構成する方法は、さらに、ソ
ースバスに接続される複数のソースボンドパッドを半導
体基板の第１のエッジ上に形成し、ドレインバスに接続
される複数のドレインボンドパッドを半導体基板の第２
のエッジに沿って形成し、ソースバス、ドレインバス上
に関連するボンドパッド間を延在する厚膜上層配線を配
置することからなるＣＭＯＳパワーデバイスの構成方
法。
スを使用してＣＭＯＳパワーデバイスを構成する方法で
あって、該方法は、半導体基板内にタンク領域を形成
し、内部コーナが全て丸み付けされている複数のソース
拡散開口および複数のドレイン拡散開口を画定するポリ
シリコンゲート層をタンク領域上に配置し、複数のソー
ス拡散開口を介した拡散により複数のソース領域を形成
し、複数のドレイン拡散開口を介した拡散により複数の
ドレイン領域を形成し、セグメント化され各々がタンク
領域とコンタクトするように作動することができる複数
のバックゲートコンタクト領域を複数のソース領域内に
形成し、半導体基板の活性デバイス領域上に多層配線層
を配置することからなり、前記多層配線層は、中心線に
沿って交互にするソースコンタクトおよびビアであっ
て、ソースコンタクトはバックゲートコンタクト領域上
に配置されてその上を延在する前記ソースコンタクトお
よびビアを形成し、中心線に沿って交互にするドレイン
コンタクトおよびビアを形成し、隣接セットに関してオ
フセットされる交互にするゲートコンタクトとビアのセ
ットを形成し、ソース、ドレインおよびゲートバスを形
成し、半導体デバイスの中心線上に配置されゲートバス
に接続される中央ゲートバスを形成することからなり、
ＣＭＯＳパワーデバイスを構成する方法は、さらに、ソ
ースバスに接続される複数のソースボンドパッドを半導
体基板の第１のエッジ上に形成し、ドレインバスに接続
される複数のドレインボンドパッドを半導体基板の第２
のエッジに沿って形成し、ソースバス、ドレインバス上
に関連するボンドパッド間を延在する厚膜上層配線を配
置することからなるＣＭＯＳパワーデバイスの構成方
法。
【００６４】（１７）．第１６項記載の方法であって、
ポリシリコンゲート層を配置することは並列で交互にす
るソースおよびドレイン拡散開口を画定するポリシリコ
ン層を配置することからなるＣＭＯＳパワーデバイスの
構成方法。
ポリシリコンゲート層を配置することは並列で交互にす
るソースおよびドレイン拡散開口を画定するポリシリコ
ン層を配置することからなるＣＭＯＳパワーデバイスの
構成方法。
【００６５】（１８）．第１６項記載の方法であって、
ポリシリコン層は並列バンクとして配列されたソースお
よびドレイン拡散開口を画定するＣＭＯＳパワーデバイ
スの構成方法。
ポリシリコン層は並列バンクとして配列されたソースお
よびドレイン拡散開口を画定するＣＭＯＳパワーデバイ
スの構成方法。
【００６６】（１９）．第１６項記載の方法であって、
さらにセルフガードリングおよび自己整合デバイスを形
成する連続構造をポリシリコン層により形成することを
含むＣＭＯＳパワーデバイスの構成方法。
さらにセルフガードリングおよび自己整合デバイスを形
成する連続構造をポリシリコン層により形成することを
含むＣＭＯＳパワーデバイスの構成方法。
【００６７】（２０）．第１６項記載の方法であって、
タンク領域を形成することはＰ型シリコン基板内にＮ型
領域を形成することからなり、ソースおよびドレイン領
域を形成することはＰ型領域を形成することからなり、
バックゲートコンタクト領域を形成することはＮ型領域
を形成することからなるＣＭＯＳパワーデバイスの構成
方法。
タンク領域を形成することはＰ型シリコン基板内にＮ型
領域を形成することからなり、ソースおよびドレイン領
域を形成することはＰ型領域を形成することからなり、
バックゲートコンタクト領域を形成することはＮ型領域
を形成することからなるＣＭＯＳパワーデバイスの構成
方法。
【００６８】（２１）．第１６項記載の方法であって、
多層配線層を配置することは第１の金属層および第２の
金属層を配置することからなるＣＭＯＳパワーデバイス
の構成方法。
多層配線層を配置することは第１の金属層および第２の
金属層を配置することからなるＣＭＯＳパワーデバイス
の構成方法。
【００６９】（２２）．第１６項記載の方法であって、
厚膜上層配線を配置することは銅配線層を配置すること
からなるＣＭＯＳパワーデバイスの構成方法。
厚膜上層配線を配置することは銅配線層を配置すること
からなるＣＭＯＳパワーデバイスの構成方法。
【００７０】（２３）．第１６項記載の方法であって、
さらに半導体基板を複数のソース領域に接続することを
含むＣＭＯＳパワーデバイスの構成方法。
さらに半導体基板を複数のソース領域に接続することを
含むＣＭＯＳパワーデバイスの構成方法。
【００７１】（２４）．第１６項記載の方法であって、
さらに少なくとも１個の多出力デバイスを半導体基板上
に形成することを含むＣＭＯＳパワーデバイスの構成方
法。
さらに少なくとも１個の多出力デバイスを半導体基板上
に形成することを含むＣＭＯＳパワーデバイスの構成方
法。
【００７２】（２５）．第１６項記載の方法であって、
さらに両方の拡散タイプを有するｎチャネルおよびｐチ
ャネル相補形デバイスからなる少なくとも１個のＣＭＯ
Ｓパワーデバイスを交互にするタイプの材料を使用して
半導体基板上に形成することを含むＣＭＯＳパワーデバ
イスの構成方法。
さらに両方の拡散タイプを有するｎチャネルおよびｐチ
ャネル相補形デバイスからなる少なくとも１個のＣＭＯ
Ｓパワーデバイスを交互にするタイプの材料を使用して
半導体基板上に形成することを含むＣＭＯＳパワーデバ
イスの構成方法。
【００７３】（２６）．ＣＭＯＳパワーデバイス１０が
提供される。半導体基板６０内にタンク領域６２が形成
される。タンク領域６２上にポリシリコンゲート層３４
が配置され丸み付けされた内部コーナ４０を有する複数
のソースおよびドレイン拡散開口３８および３６が画定
される。複数のバックゲートコンタクト領域４２がセグ
メント化されて複数のソース領域３０の空隙内に形成さ
れる。半導体基板６０の活性デバイス領域上に多層配線
層６４および６６が配置されそれは、中心線に沿って交
互にするジグザグ配置されたソースコンタクト４４およ
びビア４６であってソースコンタクト４４はバックゲー
トコンタクト領域４２上に配置されその上を延在するソ
ースコンタクト４４およびビア４６と、中心線に沿って
交互にするドレインコンタクト４８およびビア５０と、
隣接セットに対してオフセットされているゲートコンタ
クト５２とビア５４の交互にするセットと、ソース、ド
レインおよびゲートバス１４，１６および２０と、パワ
ーデバイス１０の中心線上に配置されゲートバス２０に
接続されている中央ゲートバス２２からなっている。複
数のソースボンドパッド１８およびドレインボンドパッ
ド２９がパワーデバイス１０の両方のエッジ上に形成さ
れ、それぞれ、ソースバス１４およびドレインバス１６
に接続されている。厚膜上層配線２４がソースバス１４
およびドレインバス１６上に配置され関連するボンドパ
ッド１８および２９間を延在している。
提供される。半導体基板６０内にタンク領域６２が形成
される。タンク領域６２上にポリシリコンゲート層３４
が配置され丸み付けされた内部コーナ４０を有する複数
のソースおよびドレイン拡散開口３８および３６が画定
される。複数のバックゲートコンタクト領域４２がセグ
メント化されて複数のソース領域３０の空隙内に形成さ
れる。半導体基板６０の活性デバイス領域上に多層配線
層６４および６６が配置されそれは、中心線に沿って交
互にするジグザグ配置されたソースコンタクト４４およ
びビア４６であってソースコンタクト４４はバックゲー
トコンタクト領域４２上に配置されその上を延在するソ
ースコンタクト４４およびビア４６と、中心線に沿って
交互にするドレインコンタクト４８およびビア５０と、
隣接セットに対してオフセットされているゲートコンタ
クト５２とビア５４の交互にするセットと、ソース、ド
レインおよびゲートバス１４，１６および２０と、パワ
ーデバイス１０の中心線上に配置されゲートバス２０に
接続されている中央ゲートバス２２からなっている。複
数のソースボンドパッド１８およびドレインボンドパッ
ド２９がパワーデバイス１０の両方のエッジ上に形成さ
れ、それぞれ、ソースバス１４およびドレインバス１６
に接続されている。厚膜上層配線２４がソースバス１４
およびドレインバス１６上に配置され関連するボンドパ
ッド１８および２９間を延在している。
【図１】本発明の教示に従って構成されたＣＭＯＳパワ
ーデバイスの１つのコーナの平面図。
ーデバイスの１つのコーナの平面図。
【図２】本発明の教示に従って構成されたＣＭＯＳパワ
ーデバイスの第２のコーナの平面図。
ーデバイスの第２のコーナの平面図。
【図３】本発明の教示に従って構成されたＣＭＯＳパワ
ーデバイスの平面図。
ーデバイスの平面図。
【図４】図１、図２および図３のパワーデバイスのＣＭ
ＯＳトランジスタの１つのバンクの１区画の平面図。
ＯＳトランジスタの１つのバンクの１区画の平面図。
【図５】中央ゲートバスのゲートバスへの接続の１実施
例の平面図。
例の平面図。
【図６】図４のＣＭＯＳトランジスタの横断断面図。
【図７】図４のＣＭＯＳトランジスタのソース領域に沿
って切断した断面図。
って切断した断面図。
【図８】本発明の教示に従って構成されたＣＭＯＳパワ
ーデバイスについて測定した容量および電荷を従来の縦
形ＤＭＯＳパワーデバイスについて測定したものと比較
した表を示す図。
ーデバイスについて測定した容量および電荷を従来の縦
形ＤＭＯＳパワーデバイスについて測定したものと比較
した表を示す図。
【図９】通常用途のデバイスの接続およびパワー用途に
おいて基板をソースにつなぐ接続を示す回路図。
おいて基板をソースにつなぐ接続を示す回路図。
１０ 横形ＣＭＯＳパワーデバイス １２ ＣＭＯＳトランジスタバンク １４ ソースバス １６ ドレインバス １８ ソースボンドパッド ２０ ゲートバス ２２ 中央ゲートバス ２４ 厚膜金属配線 ２６ ゲートボンドパッド ２８ ＣＭＯＳパワーデバイス ３０ ソース領域 ３２ ドレイン領域 ３４ ポリシリコン層 ３６ ドレイン拡散開口 ３８ ソース拡散開口 ４０ 丸み付けされた内部コーナ ４１ ガードリング ４２ バックゲートコンタクト領域 ４４ ソースコンタクト ４６ ソースビア ４８ ドレインコンタクト ５０ ドレインビア ５２ ゲートコンタクト ５４ ゲートビア ５５，６４ 第１の金属層 ５６，６６ 第２の金属層 ６０ Ｐ基板 ６２ Ｎタンク ６８ 酸化膜層 ７０ 第１の回路 ７２ ＰＭＯＳデバイス ７４，８０ ダイオード ７６，７８ キャパシタ ８２ 第２の回路
Claims (2)
- 【請求項１】 ＣＭＯＳパワーデバイスであって、該デ
バイスは、 半導体基板と、 該半導体基板内に形成されたタンク領域と、 該タンク領域上に配置され、内部コーナが全て丸み付け
されている複数のソース拡散開口および複数のドレイン
拡散開口を画定するポリシリコンゲート層と、 前記複数のソース拡散開口を介した拡散により形成され
る複数のソース領域と、 前記複数のドレイン拡散開口を介した拡散により形成さ
れる複数のドレイン領域と、 前記複数のソース領域内の空隙に形成され、セグメント
化され各々が前記タンク領域とコンタクトするように作
動することができる複数のバックゲートコンタクト領域
と、 前記半導体基板の活性デバイス領域上に配置された多層
配線層とを具備し、 該多層配線層は、 中心線に沿って交互にするソースコンタクトおよびビア
であって、ソースコンタクトはバックゲートコンタクト
領域上に配置されてその上を延在し、 中心線に沿って交互にするドレインコンタクトおよびビ
アと、 交互にしかつオフセットしたゲートコンタクトとビアの
セットであって、該セットは隣接したセットに関してオ
フセットし、 ソース、ドレインおよびゲートバスと、パワーデバイス
の中心線上に配置され前記ゲートバスに接続されている
中央ゲートバスとを具備し、 前記ＣＭＯＳパワーデバイスは、さらに、 前記パワーデバイスの第１のエッジ上に形成され前記ソ
ースバスに接続されている複数のソースボンドパッド
と、 前記パワーデバイスの第２のエッジ上に沿って形成され
前記ドレインバスに接続されている複数のドレインボン
ドパッドと、 前記ソースバス、ドレインバス上に配置され関連するボ
ンドパッド間を延在する厚膜上層配線とを具備するＣＭ
ＯＳパワーデバイス。 - 【請求項２】 ＣＭＯＳゲート酸化膜およびフィーチュ
アスケーリングに従ってスケーリングすることができし
かも加工プロセスと互換性を保つことができるＣＭＯＳ
論理レベル加工プロセスのレイアウトを修正してＣＭＯ
Ｓパワーデバイスをレイアウトする方法であって、 該方法は、 ポリシリコンゲート層のソース拡散およびドレイン拡散
開口の内部コーナに丸みを付け、 タンク領域とコンタクトするためのセグメント化された
バックゲートコンタクト領域をソース領域内に配置し、 ソース領域およびドレイン領域とコンタクトするための
コンタクトおよびビアを中心線に沿って交互にさせ、 前記ポリシリコンゲート層とコンタクトするためのゲー
トコンタクトおよびビアを該セットが隣接したセットに
関してオフセットするように交互にしかつオフセット
し、 パワーデバイスの中心線に沿って中央ゲートバスを配置
し、 前記デバイス周辺に沿って多数のボンドパッドを配置
し、 ソースおよびドレインバス上に関連するボンドパッド間
を延在して厚膜上層配線を配置することからなるＣＭＯ
Ｓパワーデバイスのレイアウト方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US307595P | 1995-08-28 | 1995-08-28 | |
| US003075 | 1995-08-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09107039A true JPH09107039A (ja) | 1997-04-22 |
Family
ID=21703997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8226994A Pending JPH09107039A (ja) | 1995-08-28 | 1996-08-28 | Ｃｍｏｓパワーデバイスおよびその構成およびレイアウト方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0766309A3 (ja) |
| JP (1) | JPH09107039A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100394290C (zh) * | 2004-03-31 | 2008-06-11 | 日本电气株式会社 | 具有低电阻总线互连的半导体器件及其制造方法和使用其的显示装置 |
| US11908897B2 (en) | 2018-09-13 | 2024-02-20 | Kabushiki Kaisha Toshiba | Semiconductor device having two-dimensional MOSFET |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1022299A (ja) * | 1996-07-08 | 1998-01-23 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| JP2005524242A (ja) | 2002-04-29 | 2005-08-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ｅｓｄに対し頑強な電力スイッチ、および、その使用方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4636825A (en) * | 1985-10-04 | 1987-01-13 | Fairchild Semiconductor Corporation | Distributed field effect transistor structure |
| US5412239A (en) * | 1993-05-14 | 1995-05-02 | Siliconix Incorporated | Contact geometry for improved lateral MOSFET |
| JPH08139318A (ja) * | 1994-11-11 | 1996-05-31 | Fuji Electric Co Ltd | 横型電界効果トランジスタ |
| US5767546A (en) * | 1994-12-30 | 1998-06-16 | Siliconix Incorporated | Laternal power mosfet having metal strap layer to reduce distributed resistance |
| JP2997179B2 (ja) * | 1995-01-27 | 2000-01-11 | モトローラ株式会社 | パワーｍｏｓトランジスタ |
-
1996
- 1996-08-23 EP EP96306187A patent/EP0766309A3/en not_active Withdrawn
- 1996-08-28 JP JP8226994A patent/JPH09107039A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100394290C (zh) * | 2004-03-31 | 2008-06-11 | 日本电气株式会社 | 具有低电阻总线互连的半导体器件及其制造方法和使用其的显示装置 |
| US11908897B2 (en) | 2018-09-13 | 2024-02-20 | Kabushiki Kaisha Toshiba | Semiconductor device having two-dimensional MOSFET |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0766309A3 (en) | 1998-04-29 |
| EP0766309A2 (en) | 1997-04-02 |
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| JPH0250626B2 (ja) |
Legal Events
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