JPH1022299A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH1022299A
JPH1022299A JP8177863A JP17786396A JPH1022299A JP H1022299 A JPH1022299 A JP H1022299A JP 8177863 A JP8177863 A JP 8177863A JP 17786396 A JP17786396 A JP 17786396A JP H1022299 A JPH1022299 A JP H1022299A
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pad
drain
gate
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Yasuji Kai
靖二 甲斐
Hisahiro Yamamoto
寿浩 山本
Masaaki Ito
昌章 伊東
Kotaro Tanaka
幸太郎 田中
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【課題】 発振しにくい、すなわち使用しやすい大電力
用FETを有する半導体集積回路を提供する。 【解決手段】ゲート、ソース、ドレイン端子取り出し用
のパッドをそれぞれ複数個を有し、チップの１辺の側に
ドレインのパッド列を配置し、その反対側の辺にゲート
とソースのパッド列を配置した大電力用のFETを含んで
構成される半導体集積回路において、大電力用FETのド
レインのパッド列及び／またはゲート、ソースのパッド
列のパッド間隔を不等間隔にしたことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
に関するものであり、特に高周波信号を扱う大電力用FE
Tに用いて好適なものである。
【０００２】
【従来の技術】従来、この種のFETに関する技術として
は、例えば次のような文献に記載されるものがあった。 文献；John L.B.Walker ,「High-Power GaAs FET Ampli
fiers」, 1993年 ARTECH HOUSE,INC., P. 123. 図３は上記文献に記載された従来の大電力用FETの一構
成例を示すパターン平面図である。このFETでは、FETと
して動作する領域１とドレイン端子を取り出すためのパ
ッド列２とゲート及びソース端子を取り出すためのパッ
ド列３から構成される。ドレインのパッド列は、図に示
したように均一間隔で配置されている。またゲート、ソ
ースのパッド列も均一間隔で配置され、交互にソースと
ゲートのパッドが配置されている。
【０００３】かかる従来の大電力用FETにおいては、動
作時にパッド間隔の寸法に依存する周波数で発振すると
いう欠点があった。
【０００４】この発振するという欠点について、以下に
説明する。従来の大電力用FETでは、図３に示したよう
に同一の端子であるドレイン用のパッドが複数個存在す
る。これは、１つのパッドから取り出せる電力量に制限
があるためである。また、従来は、それぞれのパッドか
ら取り出す電力量をできるだけ均等にするため、あるい
はパターンの作成の都合、ワイヤーボンディング時の作
業性等を考慮して図３に示したようにパッドの間隔を均
一にしていた。この複数のドレイン用パッドには、同一
信号、すなわち同一振幅、同一位相の信号が流れる。し
かしながら、パッド間隔が均一なため、パッドの位置を
節とする定在波の存在が可能となる。従って、パッド間
隔を１波長あるいは半波長とする周波数での発振が起こ
りやすい。また、ソース、ゲートのパッド列についても
同様である。
【０００５】
【発明が解決しようとする課題】以上、述べたように従
来の大電力用FETでは、パッド間隔を１波長あるいは半
波長とする周波数での発振が起こるという欠点があっ
た。従って、本願発明は、パッド間隔に依存する周波数
での発振がしにくい大電力用FETを提供することを目的
とするものである。
【０００６】
【課題を解決するための手段】この発明は、かかる課題
を解決するために、ゲート、ソース、ドレイン端子取り
出し用のパッドをそれぞれ複数個を有し、チップの１辺
の側にドレインのパッド列を配置し、その反対側の辺に
ゲートとソースのパッド列を配置した大電力用のFETを
含んで構成される半導体集積回路において、大電力用FE
Tのドレインのパッド列のパッド間隔を不等間隔にする
ことで、上述の課題を解決するものである。また、この
発明は、かかる課題を解決するためゲート、ソース、ド
レイン端子取り出し用のパッドをそれぞれ複数個を有
し、チップの１辺の側にドレインのパッド列を配置し、
その反対側の辺にゲートとソースのパッド列を配置した
大電力用のFETを含んで構成される半導体集積回路にお
いて、大電力用FETのゲートとソースのパッド列のパッ
ド間隔が不等間隔であることで、上述の課題を解決する
ものである。
【０００７】
【発明の実施の形態】第１の実施の形態 以下、図面を参照して、この発明の半導体集積回路の幾
つかの実施形態に基づき説明する。尚、図１及び図２
は、この発明が理解できる程度に形状や寸法、位置関係
は、概略的に示してあるに過ぎない。
【０００８】図１は、本発明の半導体集積回路の第１の
実施の形態を示す大電力FETのチップの平面図である。
図１に示すように、ドレインのパッド列は従来の図３の
ものと同じく６個のパッドを有しており、パッド１個当
たりの電力量は同じである。しかし、その配置は従来の
大電力FETでは等間隔で並んでいるのに対し、本発明で
は、パッドD23とD24の間隔が他のパッド間の間隔より広
くなっており、不等間隔となっている。
【０００９】さて、図１に示すパッド配置の場合、パッ
ドD21とD22の間隔の波長で定在波が発生しようとする
と、パッドD23とD24の間隔がその波長と異なるため、結
局は定在波が発生しない。また、パッドD23とD24の間隔
の波長で定在波が発生しようとすると、パッドD22とD2
3、パッドD24とD25の間隔がその波長と異なるため、結
局は定在波が発生しない。
【００１０】以上のように、第１の実施の形態によれ
ば、ドレイン端子取り出し用のパッド列のパッド間隔を
不均一にしたため、パッド間隔に起因する定在波が存在
せず、従って、パッド間隔に依存する周波数での発振が
しにくい大電力用FETを提供することができる。
【００１１】第２の実施の形態 次に、本発明の半導体集積回路の第２の実施の形態を、
図２に示す大電力FETのチップの平面図で説明する。第
２の実施の形態は、ゲート、ソースのパッド列のパッド
間隔を不均一にしたものである。一般に、大電力用FET
ではドレインとソースのパッドには大電流あるいは大電
力が流れるが、ゲートのパッドにはそれほど大きな電
流、電力は流れない。従って、第２の実施の形態では、
ソースのパッド数は従来の大電力FETのものと同じと
し、ゲートのパッド数は減らして構成している。
【００１２】さて、図２のパッド配置の場合、パッドG3
1とS32の間隔の波長で定在波が発生しようとすると、パ
ッドS32とS33の間隔がその波長と異なるため、結局は定
在波が発生しない。また、パッドS32とS33の間隔の波長
で定在波が発生しようとすると、パッドG31とS32、パッ
ドS33とS34の間隔がその波長と異なるため、結局は定在
波が発生しない。
【００１３】また、ゲートは、このFETの入力であるた
め、ゲート側で発振がおこると、その発振周波数がこの
FETの動作周波数範囲である場合には、その発振がこのF
ETにより増幅されてドレイン側に現われる。従って、ゲ
ート側すなわち入力側での発振の防止は重要である。
【００１４】以上のように、この発明の第２の実施の形
態によれば、ゲート、ソース端子取り出し用のパッド列
のパッド間隔を不均一にしたため、パッド間隔に起因す
る定在波が存在せず、従って、パッド間隔に依存する周
波数での発振がしにくい大電力用FETを提供することが
できる。
【００１５】
【発明の効果】以上詳細に説明したように、この発明の
半導体集積回路によれば、第１の実施の形態では、大電
力用FETのドレイン側でのパッド間隔に起因する発振を
防止できるという効果がある。また、この発明の第２の
実施の形態によれば、大電力用FETのゲート、ソース側
でのパッド間隔に起因する発振を防止できるという効果
がある。さらに、この発明の第１、第２の実施の形態を
同時に実施することも可能である。その場合は、ドレイ
ン側、ゲート、ソース側の両方でパッド間隔に起因する
発振を防止することが可能となる。
【図面の簡単な説明】
【図１】図１は、本発明の第１の実施の形態を説明する
半導体集積回路の大電力用FETのパターン平面図であ
る。
【図２】図２は、本発明の第２の実施の形態を説明する
半導体集積回路の大電力用FETのパターン平面図であ
る。
【図３】図３は、従来の半導体集積回路の大電力用FET
のパターン平面図である。
【符号の説明】
C1,C2,C3 チップ F1,F2,F3 FET部分 D11〜D36 ドレイン用パッド S11〜S35 ソース用パッド G11〜G32 ゲート用パッド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 幸太郎 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ゲート、ソース、ドレイン端子取り出し
    用のパッドをそれぞれ複数個を有し、チップの１辺の側
    にドレインのパッド列を配置し、その反対側の辺にゲー
    トとソースのパッド列を配置した大電力用のFETを含ん
    で構成される半導体集積回路において、 大電力用FETのドレインのパッド列のパッド間隔が不等
    間隔であることを特徴とする半導体集積回路。
  2. 【請求項２】 ゲート、ソース、ドレイン端子取り出し
    用のパッドをそれぞれ複数個を有し、チップの１辺の側
    にドレインのパッド列を配置し、その反対側の辺にゲー
    トとソースのパッド列を配置した大電力用のFETを含ん
    で構成される半導体集積回路において、 大電力用FETのゲートとソースのパッド列のパッド間隔
    が不等間隔であることを特徴とする半導体集積回路。
JP8177863A 1996-07-08 1996-07-08 半導体集積回路 Pending JPH1022299A (ja)

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