KR980012640A - 반도체 장치 - Google Patents

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Abstract

본 발명의 목적은 인접한 패드들사이의 간격에 의존하는 발진을 발생시키기 어려운 전력 FET를 제공하는 것이다. 본 발명은 칩상의 하나의 측면에 불균일한 간격으로 위치된, 제1단자용 복수의 패드와, 칩상의 다른 측면에 위치된, 제2단자용 복수의 패드를 갖는다. 그러므로, 이러한 전력 FET 는 인접한 패드들사이의 간격에 의존하는 발진을 발생시키기 어렵다.

Description

반도체 장치
본 발명은 반도체 장치에 관한 것으로, 특히 고주파 신호를 조정하는 전력 FET에서 사용하기에 적합한 반도체 장치에 관한 것이다. 이러한 타입의 FET 에 관련된 기술로서. 하기의 참조에 설명된 기술이 예를 들면, 지금까지 알려져 있다. 참조: 1993년판 ARTECH HOUSE, INC. 의 」John L.B. Valker 에 의한 고전력 GaAs FET 증폭기」 도3은 상기 언급된 참조에 개시된 종래의 전력 FET의 일 구성의 예를 도시한 패면 평면도이다. 이 타입의 FET 는 FET 로서 활성화되는 영역(1)과, 드레인 단자를 인출하는 데에 사용되는 패드의 행(2)및, 게이트 및 소오스 단자를 인출하는 데에 사용되는 패드의 행(3)을 구비한다. 드레인용 패드는 도면에 도시된 바와 같이 균일한 간격으로 배치된다. 또한, 게이트와 소오스용 패드는 또한 균일한 간격으로 번갈아 위치된다.
종래의 전력 FET는 동작시 패드사이의 간격의 크기에 의존하는 주파수에서 발진하는 단점을 갖는다. 이러한 단점이 하기에 설명된다. 종레의 전력 FET에서, 같은 단자에 사용되는 드레인 패드는 도3에 도시된 것과 같은 복수의 형태로 존재한다. 이는 하나의 패드에서 소비될 수 있는 전력량에는 제한이 있기 때문이다. 각각의 패드에서 소비될 수 있 는 전력량을 가능한 균일하게 또는 패턴의 형성이 편리하도록 설정하기 위해, 인접한 패드들사이의 간격은 지금까지 전선 결합에서 실행 가능성등을 고려하여 도3에 도시된 바와 같이 균일하게 만들어 졌다. 동일한 신호, 즉, 진폭과 위상이 서로 일치하는 신호가 드레인용 복수의 패드에 공급된다. 그러나, 패드들사이의 간격이 균일하기 때문에, 패드의 위치가 노드로서 설정되어 있는 정상파가 존재할 수 있다. 그러므로, 패드들사이의 간격이 한 파장 또는 반 파장으로 설정되는 주파수에서 발진이 발생하기 쉽다. 소오스와 게이트의 패드 행의 경우에도 발진이 발생하기 쉽다. 상기 설명된 바와 같이, 종래의 전력 FET는 패드사이의 간격이 한 파장 또는 반파장으로 설정되는 주파수에서 발진이 발생하는 단점을 갖는다. 상기 전술한 바와 같이, 그러므로, 본 발명의 목적은 인접한 패드들사이의 간격에 의존하는 주파수에서 발진하기 어려운 전력 FET를 제공하는 것이다. 본 발명의 하나의 태양에 따라서, 상기 목적을 성취하기 위해서, 드레인 패드의 행이 칩의 한쪽 측면상에 배치되고 게이트 및 드레인 패드의 행이 그의 한쪽 측면의 양측면에 배치되어 있으며 ; 전력 FET에서 사용되는 드레인의 패드 행의 패드사이의 간격이 불균일한 간격으로 설정되는, 게이트와 소오스 및 드레인 단자를 인출하는 데에 사용되는 복수의 패드를 구비하는 전력 FET를 포함하는 반도체 장치가 제공된다. 본 발명의 다른 태양에 따라서, 상기 목적을 성취하기 위해서, 드레인 패드의 행이 칩의 하나의 측면상에 배치되고 게이트와 드레인 패드의 행이 그의 하나의 측면의 양측면상에 배치되며 : 드레인 및 게이트의 패드 행의 패드들사이의 간격이 불균일한 간격으로 설정되는 게이트, 소오스 및 드레인 단자를 인출하는 데에 사용되는 복수의 패드를 구비하는 전력 FET를 포함하는 반도체 장치가 제공된다. 본 출원의 여러 발명중의 대표적인 하나가 간단히 설명된다. 그러나, 본 출원의 여러 발명과 이러한 발명의 특정 구성은 하기 설명으로부터 이해될 것이다.
도1은 본 발명의 실시예 1을 도시한 반도체 장치에서 사용되는 전력 FET 의 패면 평면도.
도2는 본 발명의 실시예 2를 도시한 반도체 장치에서 사용되는 전력 FET 의 패면 평면도,
도3은 종래의 반도체 장치에서 사용되는 전력 FBT 의 패면 평면도.
[도면의 주요부분에 대한 부호의 설명]
Dll∼D36, S11-S35, Gll-G32 : 패드
본 발명의 반도체 장치는 첨부된 도면을 참조로 한 바람직한 실시예에 의해 하기에 설명된다. 도 1 및 2는 본 발명이 이해될 수 있는 범위의 형태, 치수 및 위치사이의 관계를 개략적으로 간단히 도시한다. (실시예 1) 도1은 본 발명에 따른 반도체 장치의 실시예 1을 도시한 전력 FET 용 칩의 평면도이다. 도1에 도시된 바와 같이,드레인의 패드 행은 도 3 에 도시된 종래기술에서 사용된 것과 같은 방식의 6 패드를 갖는다. 패드당 전력의 양은 도 3 에 도시된 종래 기술에서 사용된 것과 동일하다. 그러나, 패드는 종래의 전력 FET에서 같은 간격으로 나란히 배치되며. 반면에, 본 발명에서, 패드 D23 및 D24 사이의 간격은 인접한 다른 패드들사이의 간격보다 넓으므로, 패드는 불균일한 간격으로 배치된다. 도1에 도시된 패드 설계 또는 배치의 경우에, 정상파가 패드 D2l 과 D22 사이의 간격과 일치하는 파장에서 발생하거나 발달하려고 할 때, 패드 D23 과 D24 사이의 간격과 일치하는 파장은 상기 파장과 다르다. 그러므로, 어떤 정상파도 생성되지 않는다. 정상파가 패드 D23 과 D24 사이의 간격과 일치하는 파장에서 발생하려고 할 때, 패드 D22 와 D23 사이의 간격과 패드 D24 와 D25 사이의 간격과 일치하는 파장은 D23 과 D24 사이의 간격과 일치하는 파장과 다르다. 그러므로, 정상파는 결과적으로 발생되지 않는다. 상기 설명된 실시예1에 따라서, 드레인 단자의 인출에 사용되는 패드 행의 인접한 패드들사이의 간격은 불균일하게 만들어지기 때문에, 패드-대-패드 간격에 기인하는 정상파는 발생되지는다. 그러므로, 피드-대 패드 간격에 의존하는 주파수에서 발진하기 어려운 전력 FET 가 제공될 수 있다 (7실시 예 2) 본 발명에 따른 반도체 장치의 실시예 2 는 도 2 에 도시된 전력 FET 의 평면도를 참조로 다음에 설명된다. 실시예 2 는 게이트와 소오스로 구성된 패드 행의 패드들사이의 간격이 불균일한 경우를 도시한다. 전력 FET에서, 큰 전류 또는 높은 전력이 드레인과 소오스용 패드에 일반적으로 공급되는 큰 전류 또는 전력은 게이트용 패드에는 더 이상 공급되지 않는다. 그러므로, 실시예 2에서, 소오스를 위한 패드의 수는 종래의 전력 FET에서 사용되는 것과 동일하게 설정되고. 게이트용 패드의 수는 감소된다. 정상파가 도 2 에 도시된 패드 설계에서 패드 G3l 과 G32 사이의 간격과 같은 파장에서 발달하려고 할때, 패드 G32 와 G33 사이의 간격과 일치하는 파장은 상기 파장과 다르다. 그러므로, 정상파가 결과적으로 생성되지 않는다. 한편, 정상파가 패드 S32 와 S33 사이의 간격과 일치하는 파장에서 발생하려고 할 때, 패드 G3l 과 G32 사이의 간격과 일치하는 파장과 패드 G33 과 G34 사이의 간격과 일치하는 파장은 패드 G32와 G33 사이의 간격과 일치하는 파장과 다르다. 그러므로, 정상파는 결과적으로 발생하지 않는다. 또한, 게이트는 본 전력 FET 의 입력으로 사용된다. 그러므로, 게이트측에서 발진이 발생될 때, 발진 주파 수가 FET 의 동작 주파수 범위내에 있을 때 드레인측에 나타나도록, 발진은 FET 에 의해 증폭된다. 따라서, 게이트측 또는 입력측상의 발진의 방지는 중요하다. 상기 설명된 본 발명의 실시예 2 에 따라서, 게이트와 소오스 단의 인출에 사용되는 패드 행의 패드들사이 의 간격은 불균일하게 만들어지기 때문에, 패드-대-패드 간격에 기인한 정상파는 발생되지 않는다. 그러므로, 패드들사이의 간격에 의존하는 주파수에서 발진하기 어려운 전력 FET 가 제공될 수 있다. 또란, 본 발명의 실시예 1 및 실시예 2 는 동시에 수행될 수 있다. 이 경우에, 인접한 패드들사이의 간격에 의해 초래된 발진은 드레인 측과 게이트 및 소오스측 양측상에서 방지될 수 있다. 도시된 실시 예에서, 소오스 판을 위한 패드의 행과 게이트 단을 위한 패드의 행은 같은 측상에 위치되어 있다. 그러나, 게이트 단을 위한 패드는 다른 측상에 위치되어 있다. 본 발명은 도시된 실시예를 참조로 설명되었지만, 이 설명은 제한된 의미로 해석되지 않아야 한다. 본 발명의 다른 실시예는 물론, 도시된 실시예의 여러 변경이 이 설명을 참조로 하여 관련 기술분야의 숙련자들에 의해 행해질 수 있다. 그러므로, 첨부된 청구항이 본 발명의 실제 범위내의 이러한 변경 또는 실시예를 제한하는 것으로 해석된다.
본 발명의 반도체 장치에 따라서, 상기에 상세히 설명된 바와 같이, 전력 FBT 의 드레인 측상의 인접한 패드들사이의 간격에 기인한 발진이 방지될 수 있는 유리한 효과를 초래할 수 있다. 또한, 본 발명의 실시예 2는 전력 FET 의 게이트 및 소오스측상의 인접한 패드들사이의 간격에 기인한 발진이 방지될 수 있는 유리한 효과를 초래할 수 있다.

Claims (10)

  1. 반도체 칩상에 형성된 전력 FET 에 있어서, 상기 반도체 칩상의 하나의 측면에 불균일한 간격으로 위치 되어 있는 재 1 단자용 복수의패드와, 상기 반도체 칩상의 다른 측면에 위치되어 있는, 제 2 단자용 복수의 패드를 구비하는 것을 특징으로 하는 전력 FET.
  2. 제 1 항에 있어서, 상기 제 1 단자용 복수의 패드와 상기 제 2 단자용 복수의 패드는 상기 칩의 양 측면에 각각 위치되어 있는 것을 특징으로 하는 전력 FET.
  3. 반도체 칩상에 형성된 전력 FET 에 있어서, 상기 반도체 칩상의 하나의 측면에 불균일한 간격으로 위치되어 있는 제 1 단자용 복수의 패드와, 상기 반도체 칩상의 다른 측면에 배치되어 있는 제 2 및 제 3 단자용 복수의 패드를 구비하는 것을 특징으로 하는 전력 FET.
  4. 제 1 항에 있어서, 상기 제 1 단자는 드레인 단자인 것을 특징으로 하는 전력 FET.
  5. 제 3 항에 있어서, 상기 제 1 단자용 복수의 패드와 상기 제 2 및 제 3 단자용 복수의 패드는 상기 제1반도체칩의 양 측면에 각각 배치되어 있는 것을 특징으로 하는 전력 FET.
  6. 반도체 칩상에 형성된 전력 FET 에 있어서, 상기 반도체 칩상의 하나의 측면에 위치되어 있는 제 1 단자용 복수의 패드와, 상기 반도체 칩의 다른 측면에 불균일한 간격으로 위치되어 있는 제 2 및 제 3 단자용 복수의 패드를 구비하는 것을 특징으로 하는 전력 FET.
  7. 제 6 항에 있어서, 상기 제 2 및 제 3 단자는 각각 소오스 단자 및 게이트 단자인 것을 특징으로 하는 전력 FET.
  8. 제 6 항에 있어서, 상기 제 1 단자용 복수의 패드와 상기 제 2 및 제 3 단자용 복수의 패드는 반도체 칩의 양 측면에 각각 위치되는 것을 특징으로 하는 전력 FET
  9. 반도체 칩상에 형성된 전력 FET 에 있어서, 상기 반도체 칩상의 하나의 측면에 불균일한 간격으로 위치되어 있는, 제 1 단자용 복수의 패드와, 상기 반도체 칩상의 다른 측면에 불균일한 간격으로 위치되어 있는, 제 2 및 제 3 단자용 복수의 패드를 구비하는 것을 특징으로 하는 전력 FET.
  10. 제 9 항에 있어서, 상기 제 1 단자용 복수의 패드와 상기 제 2 및 제 3 단자용 복수의 패드는 상기 반도체 칩의 양 측면에 각각 위치되어 있는 것을 특징으로 하는 전력 FET.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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