JP2006156902A - 高周波用半導体装置 - Google Patents
高周波用半導体装置 Download PDFInfo
- Publication number
- JP2006156902A JP2006156902A JP2004348878A JP2004348878A JP2006156902A JP 2006156902 A JP2006156902 A JP 2006156902A JP 2004348878 A JP2004348878 A JP 2004348878A JP 2004348878 A JP2004348878 A JP 2004348878A JP 2006156902 A JP2006156902 A JP 2006156902A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- mesfet
- semiconductor
- wiring
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】 2分岐2段の分配回路と4個の並置されたインタディジタル型MESFETと2分岐2段の合成回路とを有する半導体装置のRF電力の効率を高める。
【解決手段】 2分岐2段の入力分配回路16と4個の並置されたインターデジタル型MESFET(18,20,22,24)と2分岐2段の出力合成回路26とを有する回路構成の半導体装置であって、内側に配設された二つのインターデジタル型MESFET(20,22)のソース電極34またはドレイン電極32の一方の電極幅2wを、外側に配設された二つのインターデジタル型MESFET(18,24)のソース電極34の電極幅2vおよびドレイン電極32の電極幅2uそれぞれよりも広くした。
【選択図】 図1
【解決手段】 2分岐2段の入力分配回路16と4個の並置されたインターデジタル型MESFET(18,20,22,24)と2分岐2段の出力合成回路26とを有する回路構成の半導体装置であって、内側に配設された二つのインターデジタル型MESFET(20,22)のソース電極34またはドレイン電極32の一方の電極幅2wを、外側に配設された二つのインターデジタル型MESFET(18,24)のソース電極34の電極幅2vおよびドレイン電極32の電極幅2uそれぞれよりも広くした。
【選択図】 図1
Description
この発明は、高周波用半導体装置に係り、特に衛星通信や移動体通信用送受信機器などの通信機器に使用される高周波用半導体装置に関するものである。
近年、マイクロ波帯、ミリ波帯において使用される通信機器はますます高出力で小形になってきている。これに伴って小形化が要求される高周波用半導体装置もさらに高出力が求められ、高周波用半導体装置の消費電力を少なくするために高効率であることが求められている。
高周波が用いられる衛星通信や移動体通信用送受信機器などの通信機器に用いられるマイクロ波デバイスには、高周波特性が良好なトランジスタとして、例えばMESFETが用いられる。
高周波が用いられる衛星通信や移動体通信用送受信機器などの通信機器に用いられるマイクロ波デバイスには、高周波特性が良好なトランジスタとして、例えばMESFETが用いられる。
この高周波用MESFETを用いて、たとえばソース接地を行って高周波増幅器を構成する場合、高出力を得るためにゲート幅の大きなのチップを用いた高周波用MESFETが必要である。
高周波用MEFETは、半導体基板の表面に設けた動作領域に、ドレイン電極、ゲート電極、およびソース電極がゲート幅方向に交互に配設され、ドレイン電極、ゲート電極、およびソース電極各々一つで構成される単位素子が各電極の延長方向と直交する方向に複数個並列して配設され、単位素子の各ゲート電極と接続されたゲート電極引出配線、各ドレイン電極と接続されたドレイン電極引出配線、及びゲート電極とドレイン電極をエアブリッジで跨ぎ各ソース電極を接続したソース電極接続配線を備えた構成になっている。
以下このような高周波用MESFETをインタディジタル型MESFETと称することにする。
高周波用MEFETは、半導体基板の表面に設けた動作領域に、ドレイン電極、ゲート電極、およびソース電極がゲート幅方向に交互に配設され、ドレイン電極、ゲート電極、およびソース電極各々一つで構成される単位素子が各電極の延長方向と直交する方向に複数個並列して配設され、単位素子の各ゲート電極と接続されたゲート電極引出配線、各ドレイン電極と接続されたドレイン電極引出配線、及びゲート電極とドレイン電極をエアブリッジで跨ぎ各ソース電極を接続したソース電極接続配線を備えた構成になっている。
以下このような高周波用MESFETをインタディジタル型MESFETと称することにする。
また、このようなインタディジタル型MESFETを用いた高周波増幅回路においては、初段は出力が小さく、一つのインタディジタル型MESFETで構成されるが、出力段は出力電力が大きくなり、複数並列に配置されたインタディジタル型MESFETにより構成される。
たとえば、初段のソース接地されたインタディジタル型MESFETには、そのゲート電極引出配線にRF電力の信号が入力され、初段の信号増幅が行われドレイン電極引出配線を経て出力される。
出力段としての2段目のインタディジタル型MESFETは、たとえば4個のインタディジタル型MESFETが並列されて構成される。初段のインタディジタル型MESFETの出力は、初段のインタディジタル型MESFETのドレイン電極引出配線から分配回路、たとえば一つの線路が2分岐され、この2分岐された線路おのおのが更に2分岐されて4分岐される分配回路(以下このような分配回路を「2分岐2段の分配回路」という。)を経て、出力段の並列された4個のインタディジタル型MESFETのゲート電極引出配線に入力される。
2段目の4個のインタディジタル型MESFETにより信号が増幅された後、2段目の4個のインタディジタル型MESFETからの出力信号は合成回路、たとえば互いに隣接する2本の信号線路をまず2分岐の結合配線により一つの信号線路に結合し、この結合されて一つにされた信号線路の互いに隣接する二つを更に2分岐の結合配線により結合する合成回路(以下このような合成回路を「2分岐2段の合成回路」という。)により一つに電力合成され、出力段からの一つのRF電力の出力信号として出力される。
たとえば、初段のソース接地されたインタディジタル型MESFETには、そのゲート電極引出配線にRF電力の信号が入力され、初段の信号増幅が行われドレイン電極引出配線を経て出力される。
出力段としての2段目のインタディジタル型MESFETは、たとえば4個のインタディジタル型MESFETが並列されて構成される。初段のインタディジタル型MESFETの出力は、初段のインタディジタル型MESFETのドレイン電極引出配線から分配回路、たとえば一つの線路が2分岐され、この2分岐された線路おのおのが更に2分岐されて4分岐される分配回路(以下このような分配回路を「2分岐2段の分配回路」という。)を経て、出力段の並列された4個のインタディジタル型MESFETのゲート電極引出配線に入力される。
2段目の4個のインタディジタル型MESFETにより信号が増幅された後、2段目の4個のインタディジタル型MESFETからの出力信号は合成回路、たとえば互いに隣接する2本の信号線路をまず2分岐の結合配線により一つの信号線路に結合し、この結合されて一つにされた信号線路の互いに隣接する二つを更に2分岐の結合配線により結合する合成回路(以下このような合成回路を「2分岐2段の合成回路」という。)により一つに電力合成され、出力段からの一つのRF電力の出力信号として出力される。
このように構成されたインタディジタル型MESFETでは動作時に発熱するが、この発熱によるインタディジタル型MESFETの温度上昇はゲート電極の配列方向の中央部において大となる。このため単位素子は配列された位置によって上昇温度が異なり各単位素子の増幅特性が不均一になり、各単位素子から出力される信号に位相差が生じ、インタディジタル型MESFET全体としての利得や電力効率が低下するために、従来から様々な対策がとられてきた。
たとえば公知例として、ゲート櫛形電極と、このゲート櫛歯電極を挟んで配置されたドレイン電極本体およびソース電極本体とからなる増幅部が複数並列に配置されて構成された半導体装置の最高発熱温度を下げるとともに半導体装置を構成する各増幅部の発熱温度を均一化するために、ゲート櫛歯電極の配置間隔をゲート櫛歯電極の配列中央部が最も広く、かつ配列方向端部にゆくに従って狭くした構成の半導体装置が開示されている(例えば、特許文献1、段落番号[0019]〜[0020]、図1参照)。
たとえば公知例として、ゲート櫛形電極と、このゲート櫛歯電極を挟んで配置されたドレイン電極本体およびソース電極本体とからなる増幅部が複数並列に配置されて構成された半導体装置の最高発熱温度を下げるとともに半導体装置を構成する各増幅部の発熱温度を均一化するために、ゲート櫛歯電極の配置間隔をゲート櫛歯電極の配列中央部が最も広く、かつ配列方向端部にゆくに従って狭くした構成の半導体装置が開示されている(例えば、特許文献1、段落番号[0019]〜[0020]、図1参照)。
また、他の公知例として、くし形フィンガー状ゲート電極構造を有する高出力電界効果トランジスタにおいて、総ゲート幅を大きくするために、くし形のフィンガー長をのばす必要があり、同時にソース電極も長くなるためにソースインダクタンスが増大し、利得が低下するという問題があり、この問題に対処するためにソース電極より直接裏面のプレーテッド・ヒートシンク(PHS)にバイアホールで接続するソース・アイランド・バイアホール構造を採用した構成が開示されている(例えば、特許文献2、段落番号[0001]〜[0004]、図4参照)。
また、他の公知例として、ソース電極、ゲート電極、ドレイン電極からなる電界効果トランジスタ単位フィンガーを並列に並べて構成された半導体装置において、半導体トランジスタの発熱領域内の温度分布を均一化し、領域内の局所的な高温部位からの熱劣化を防ぐために、ドレイン電極及びソース電極の幅がフィンガー中央部で広く、端部で細くなるように形成された構成が開示されている(例えば、特許文献3、段落番号[0026]〜[0027]、図1参照)。
また、他の公知例として、複数の単位トランジスタのゲート同士、ソース同士およびドレイン同士をそれぞれ共通に接続し、各単位トランジスタのゲートが櫛歯状に配列された高出力電界効果トランジスタにおいて、発生熱量を抑え且つチップ面積を増やさずに高出力化を行うために、ゲート配列の中央部に位置する単位トランジスタのゲート幅が周辺部に位置する単位トランジスタのゲート幅よりも小さくした構成が開示されている(例えば、特許文献4、段落番号[0011]〜[0012]、図1参照)。
また、他の公知例として、櫛形ゲート構造の高出力FETにおいて、印加される高い電圧と、誘起される大きな電流により、素子そのものが加熱され特性劣化や場合によっては破壊がおきるが、これを防ぐために、櫛形ゲート構造の高出力FETのゲートフィンガー長あるいは密度を不均一にした構成が開示されている(例えば、特許文献5、段落番号[0010]、[0019]、図1、図4参照)。
また、他の公知例として、くし型電極構造FETにおいては、その中央部分において上昇温度が最大になり、この温度においてFETの最大上昇温度が決定されるので、くし型電極構造FETの最大上昇温度を低減させるために、くし型電極構造FETの中央部にゆくに従って単位FETのゲート電極の有効動作電極幅を短くした構成が開示されている(例えば、特許文献6、段落番号[0010]〜[0011]、図1参照)。
上記の公知例のように、単位素子が複数個並置されたインタディジタル型MESFETにおいては、インタディジタル型MESFETのゲート電極配列の中央部分における発生熱量を少なくすることによりインタディジタル型MESFET全体の温度の均一化を図り、特性の劣化や破壊を防ぐ構成になっている。
しかしながら、高周波回路においては、しばしば2分岐2段の分配回路を介して4個の並置されたインタディジタル型MESFETが並列接続され、2分岐2段の合成回路を介して出力電力合成が行われれる。
この回路構成においては単に個々のインタディジタル型MESFETの発熱による特性劣化に基づく効率低下のみに止まらず、入出力側に2分岐2段の分配回路がまた出力側に2分岐2段の合成回路が配設されることにより、並置された4個のインタディジタル型MESFETの内、内側に配設された2個のインタディジタル型MESFETへの入力されるRF電力の位相角が、外側に配設された2個のインタディジタル型MESFETへ入力されるRF電力の位相角よりも小さくなり、位相が遅れる場合がある。
このために2分岐2段の分配回路と2分岐2段の合成回路と4個の並置されたインタディジタル型MESFETを含む回路においては、外側に配置されたインタディジタル型MESFETの出力信号とこれに隣接する内側に配置されたインタディジタル型MESFETの出力信号とを電力合成する第1段目の2分岐合成線路において、電力合成を行う際に損失が発生し、このような構成を有する半導体装置の電力効率が低下する場合があるという問題点があった。
この発明は上記の問題点を解決するためになされたもので、第1の目的は2分岐複数段分配回路と4個の並置されたインタディジタル型MESFETと2分岐複数段合成回路とを含む半導体装置において、効率の高い半導体装置を提供することである。
しかしながら、高周波回路においては、しばしば2分岐2段の分配回路を介して4個の並置されたインタディジタル型MESFETが並列接続され、2分岐2段の合成回路を介して出力電力合成が行われれる。
この回路構成においては単に個々のインタディジタル型MESFETの発熱による特性劣化に基づく効率低下のみに止まらず、入出力側に2分岐2段の分配回路がまた出力側に2分岐2段の合成回路が配設されることにより、並置された4個のインタディジタル型MESFETの内、内側に配設された2個のインタディジタル型MESFETへの入力されるRF電力の位相角が、外側に配設された2個のインタディジタル型MESFETへ入力されるRF電力の位相角よりも小さくなり、位相が遅れる場合がある。
このために2分岐2段の分配回路と2分岐2段の合成回路と4個の並置されたインタディジタル型MESFETを含む回路においては、外側に配置されたインタディジタル型MESFETの出力信号とこれに隣接する内側に配置されたインタディジタル型MESFETの出力信号とを電力合成する第1段目の2分岐合成線路において、電力合成を行う際に損失が発生し、このような構成を有する半導体装置の電力効率が低下する場合があるという問題点があった。
この発明は上記の問題点を解決するためになされたもので、第1の目的は2分岐複数段分配回路と4個の並置されたインタディジタル型MESFETと2分岐複数段合成回路とを含む半導体装置において、効率の高い半導体装置を提供することである。
この発明に係る高周波用半導体装置は、半導体基板と、この半導体基板表面に配設されゲート幅の方向に延長されたゲート電極、このゲート電極に隣接し半導体基板とオーミックに接続されゲート幅方向に電極幅uで延長された第1の電極、およびこの第1の電極にゲート電極を介して隣接し半導体基板とオーミックに接続されゲート幅方向に電極幅vで延長された第2の電極を有する単位素子を複数個順次並置し、単位素子の各ゲート電極の一端と接続されたゲート電極引出配線、各第1の電極の一端と接続された第1電極引出配線、及びゲート電極と第1電極とを跨ぎ各第2の電極と接続された第2電極接続配線を有する第1の半導体素子と、この第1の半導体に隣接して配設され、半導体基板表面に配設されゲート幅の方向に延長されたゲート電極、このゲート電極に隣接し半導体基板とオーミックに接続されゲート幅方向に所定の電極幅で延長された第1の電極、およびこの第1の電極にゲート電極を介して隣接し半導体基板とオーミックに接続されゲート幅方向に所定の電極幅で延長された第2の電極を有する単位素子を複数個順次並置し、単位素子の各ゲート電極の一端と接続されたゲート電極引出配線、各第1の電極の一端と接続された第1電極引出配線、及びゲート電極と第1電極とを跨ぎ各第2の電極と接続された第2電極接続配線を有するとともに少なくとも一つの単位素子の第1の電極または第2の電極の電極幅がwである第2の半導体素子と、この第2の半導体素子に隣接して配設されるとともに第2の半導体素子と同じ構成を有する第3の半導体素子と、この第3の半導体素子に隣接して配設されるとともに第1の半導体素子と同じ構成を有する第4の半導体素子と、第1、第2の半導体素子それぞれの第1電極引出配線を接続する第1配線部分、第3、第4の半導体素子それぞれの第1電極引出配線を接続する第2配線部分、及びこの第1配線部分と第2配線部分とを接続する第3配線部分を有する第1電極接続配線と、第1、第2の半導体素子それぞれのゲート電極引出配線を接続する第1配線部分、第3、第4の半導体素子それぞれのゲート電極引出配線を接続する第2配線部分、及びこの第1配線部分と第2配線部分とを接続する第3配線部分を有するゲート電極接続配線とを備えるとともに、wをuおよびvそれぞれよりも大きくしたものである。
この発明に係る高周波用半導体装置においては、第2の半導体素子と第3の半導体素子における第1の電極または第2の電極の電極幅wが、第1の半導体素子と第4の半導体素子における第1の電極の電極幅uおよび第2の電極の電極幅vそれぞれよりも大きいので、第2の半導体素子と第3の半導体素子の通過位相(insertion phase)、言い換えれば通過電力の位相の増分を第1の半導体素子と第4の半導体素子の通過位相の増分より大きくすることが出来る。
このため、ゲート電極接続配線を経由することによって第1の半導体素子と第4の半導体素子への入力信号の位相よりも小さくなっていた第2の半導体素子と第3の半導体素子の入力信号であるRF信号の位相が、半導体素子の通過位相の増分により補償されるので、第1の半導体素子と第2の半導体素子の出力信号であるRF信号のそれぞれの位相が同程度に調整され、また第3の半導体素子と第4の半導体素子の出力信号であるRF信号のそれぞれの位相も同程度に調整されることにより、第1電極接続配線における電力合成の際の損失を少なくすることができる。
このため、ゲート電極接続配線を経由することによって第1の半導体素子と第4の半導体素子への入力信号の位相よりも小さくなっていた第2の半導体素子と第3の半導体素子の入力信号であるRF信号の位相が、半導体素子の通過位相の増分により補償されるので、第1の半導体素子と第2の半導体素子の出力信号であるRF信号のそれぞれの位相が同程度に調整され、また第3の半導体素子と第4の半導体素子の出力信号であるRF信号のそれぞれの位相も同程度に調整されることにより、第1電極接続配線における電力合成の際の損失を少なくすることができる。
実施の形態1.
図1はこの発明の一実施の形態に係る半導体装置の一部透過平面図である。図2は図1のII−II断面における半導体装置の一部断面図である。図3は図1のIII−III断面における半導体装置の一部断面図である。図4は図1の半導体装置の等価回路を示す回路図である。なお図において同じ符号は同一のものか相当のものであることを示す。
図1は、半導体装置の一例としてインターデジタル型MESFETで構成された2段増幅回路を示している。
増幅回路10は、半導体基板としてのGaAs基板12上に配設された増幅回路10の初段となる第5の半導体素子としてMESFET素子14と、このMESFET素子14の出力側と接続されたゲート電極接続配線としての2分岐2段の入力分配回路16と、この入力分配回路16がその入力側に接続され増幅回路の出力段を構成する第1の半導体素子としてMESFET素子18,第2の半導体素子としてMESFET素子20、第3の半導体素子としてMESFET素子22、および第4の半導体素子としてMESFET素子24と、これらMESFET素子18、MESFET素子20、MESFET素子22、およびMESFET素子24それぞれの出力側と接続された第1電極接続配線としての2分岐2段の出力合成回路26とから構成されている。
図1はこの発明の一実施の形態に係る半導体装置の一部透過平面図である。図2は図1のII−II断面における半導体装置の一部断面図である。図3は図1のIII−III断面における半導体装置の一部断面図である。図4は図1の半導体装置の等価回路を示す回路図である。なお図において同じ符号は同一のものか相当のものであることを示す。
図1は、半導体装置の一例としてインターデジタル型MESFETで構成された2段増幅回路を示している。
増幅回路10は、半導体基板としてのGaAs基板12上に配設された増幅回路10の初段となる第5の半導体素子としてMESFET素子14と、このMESFET素子14の出力側と接続されたゲート電極接続配線としての2分岐2段の入力分配回路16と、この入力分配回路16がその入力側に接続され増幅回路の出力段を構成する第1の半導体素子としてMESFET素子18,第2の半導体素子としてMESFET素子20、第3の半導体素子としてMESFET素子22、および第4の半導体素子としてMESFET素子24と、これらMESFET素子18、MESFET素子20、MESFET素子22、およびMESFET素子24それぞれの出力側と接続された第1電極接続配線としての2分岐2段の出力合成回路26とから構成されている。
図1と図2に示されるように、MESFET素子18は、図1のy軸方向に並列に配置された複数の単位MESFET28で構成され、単位MESFET28の各ゲート電極30が共通のゲート電極引出配線36に接続され、各ドレイン電極32は共通のドレイン電極引出配線38に接続され、各ソース電極34は共通のソース電極接続配線40により接続され、先に述べたインタディジタル型MESFETの構成になっている。
単位MESFET28はx軸方向に延長されたゲート電極30とゲート電極30に沿ってx軸方向に延長された第1の電極としての、たとえばドレイン電極32と、ゲート電極30を介してドレイン電極32と隣接しゲート電極30に沿ってx軸方向に延長された第2の電極としての、たとえばソース電極34とから形成されている。
MESFET素子18における単位MESFET28の配列は、複数本配設されたゲート電極30を挟んでドレイン電極32とソース電極34とが交互に配設されている。
従ってそれぞれのドレイン電極32とソース電極34は隣接する単位MESFET28二つ分の幅、つまり隣接する二つのドレイン電極32相互および二つのソース電極34相互が一体的に形成されている。
単位MESFET28はx軸方向に延長されたゲート電極30とゲート電極30に沿ってx軸方向に延長された第1の電極としての、たとえばドレイン電極32と、ゲート電極30を介してドレイン電極32と隣接しゲート電極30に沿ってx軸方向に延長された第2の電極としての、たとえばソース電極34とから形成されている。
MESFET素子18における単位MESFET28の配列は、複数本配設されたゲート電極30を挟んでドレイン電極32とソース電極34とが交互に配設されている。
従ってそれぞれのドレイン電極32とソース電極34は隣接する単位MESFET28二つ分の幅、つまり隣接する二つのドレイン電極32相互および二つのソース電極34相互が一体的に形成されている。
このためひとつの単位MESFETのドレイン電極幅をu、ソース電極幅をvとすると、MESFET素子18におけるドレイン電極32は2uの幅で、またソース電極34は2vの幅を有している。たとえばこのMESFET素子18においてはドレイン電極32の2uとしての幅は10μm、ソース電極34の2vとして幅は10μmで、ソース電極34およびドレイン電極32の長さは概ね100μm程度である。
各単位MESFET28のゲート電極30の一端に沿ってy軸方向にゲート電極引出配線36がGaAs基板12上に配設され、各単位MESFET28のゲート電極30の一端がこのゲート電極引出配線36に接続されている。
また各単位MESFET28のゲート電極30のもう一方の一端に沿ってy軸方向に第1電極引出配線としてのドレイン電極引出配線38がGaAs基板12上に配設され、MESFET素子18の各ドレイン電極32の一端がこのドレイン電極引出配線38に接続されている。
図2に示されるように、MESFET素子18の各ソース電極34は、ゲート電極30とドレイン電極32を跨ぐエアブリッジ構造により形成された第2電極接続配線としてのソース電極接続配線40により接続されている。図1においてはこのエアブリッジ構造に形成されたソース電極接続配線40はMESFET素子18を構成する各電極を明示するために透過して描かれている。
各単位MESFET28のゲート電極30の一端に沿ってy軸方向にゲート電極引出配線36がGaAs基板12上に配設され、各単位MESFET28のゲート電極30の一端がこのゲート電極引出配線36に接続されている。
また各単位MESFET28のゲート電極30のもう一方の一端に沿ってy軸方向に第1電極引出配線としてのドレイン電極引出配線38がGaAs基板12上に配設され、MESFET素子18の各ドレイン電極32の一端がこのドレイン電極引出配線38に接続されている。
図2に示されるように、MESFET素子18の各ソース電極34は、ゲート電極30とドレイン電極32を跨ぐエアブリッジ構造により形成された第2電極接続配線としてのソース電極接続配線40により接続されている。図1においてはこのエアブリッジ構造に形成されたソース電極接続配線40はMESFET素子18を構成する各電極を明示するために透過して描かれている。
MESFET素子18の両端に配設されたソース電極34は、y軸方向の幅を広くして形成されている。これら両端のソース電極34は、導電体のスルーホール44を介してGaAs基板12の裏面に配設されたPHS(Plated Heat Sink)42と接続され、接地される。このために両端のソース電極34はスルーホール44を覆うスルーホール蓋46と一体的に形成された構成になっている。
なお、この実施の形態ではGaAs基板12の裏面にPHS42が配設されているが、必ずしもPHSでなくてもよく、単に金属膜が配設されていても良い。
図2に示されるように、半導体基板12はGaAsからなる基板本体12aと基板本体12a表面上に形成された動作領域としてのGaAsのエピタキシャル層12bとから形成され、半導体基板12の裏面にはAuメッキ層からなるPHS42が形成されている。エピタキシャル層12bの表面にゲート電極30が整流接続され、エピタキシャル層12bにドレイン電極32とソース電極34とがオーミックに接続されている。
また、ゲート電極30はアルミニウムで形成され、ソース電極34およびドレイン電極32は金により形成されている。
なお、この実施の形態ではGaAs基板12の裏面にPHS42が配設されているが、必ずしもPHSでなくてもよく、単に金属膜が配設されていても良い。
図2に示されるように、半導体基板12はGaAsからなる基板本体12aと基板本体12a表面上に形成された動作領域としてのGaAsのエピタキシャル層12bとから形成され、半導体基板12の裏面にはAuメッキ層からなるPHS42が形成されている。エピタキシャル層12bの表面にゲート電極30が整流接続され、エピタキシャル層12bにドレイン電極32とソース電極34とがオーミックに接続されている。
また、ゲート電極30はアルミニウムで形成され、ソース電極34およびドレイン電極32は金により形成されている。
図1および図3に示されるように、MESFET素子20の構成は、MESFET素子18の構成と基本的に同じであるが、MESFET素子20においては、単位MESFET28のソース電極幅がwで、MESFET素子20におけるソース電極34は2wの幅を有し、w>uとしている点が異なっていている。MESFET素子20のその他の構成はMESFET素子18の構成と同じである。またMESFET素子20におけるソース電極34の幅2wはたとえば22μmである。
さらにMESFET素子22はMESFET素子20と全く同じ構成であり、MESFET素子24はMESFET素子18と全く同じ構成である。
さらに、この実施の形態1では、MESFET素子14はMESFET素子18と全く同じ構成である。
さらにMESFET素子22はMESFET素子20と全く同じ構成であり、MESFET素子24はMESFET素子18と全く同じ構成である。
さらに、この実施の形態1では、MESFET素子14はMESFET素子18と全く同じ構成である。
増幅回路10への入力信号はMESFET素子14のゲート電極引出配線36に入力される。MESFET素子14において増幅されたRF信号はMESFET素子14のドレイン電極引出配線38から出力されるが、このドレイン電極引出配線38は2分岐2段の入力分配回路16に接続される。
入力分配回路16は、第1段目である第3配線部分としての第1分岐線路16aと、この第1段目の第1分岐線路16aの一方の枝線路に接続された第2段目の第1配線部分としての第2分岐線路16bと、第1段目の第1分岐線路16aの他方の枝線路に接続された第2段目の第2配線部分としての第3分岐線路16cとから構成される。
第1分岐線路16aの入力側はMESFET素子14のドレイン電極引出配線38と接続されている。
第2分岐線路16bの一方の枝線路はMESFET素子18のゲート電極引出配線36に接続され、第2分岐線路16bの他方の枝線路はMESFET素子20のゲート電極引出配線36に接続されている。
さらに第3分岐線路16cの一方の枝線路はMESFET素子22のゲート電極引出配線36に接続され、第3分岐線路16cの他方の枝線路はMESFET素子24のゲート電極引出配線36に接続されている。
入力分配回路16は、第1段目である第3配線部分としての第1分岐線路16aと、この第1段目の第1分岐線路16aの一方の枝線路に接続された第2段目の第1配線部分としての第2分岐線路16bと、第1段目の第1分岐線路16aの他方の枝線路に接続された第2段目の第2配線部分としての第3分岐線路16cとから構成される。
第1分岐線路16aの入力側はMESFET素子14のドレイン電極引出配線38と接続されている。
第2分岐線路16bの一方の枝線路はMESFET素子18のゲート電極引出配線36に接続され、第2分岐線路16bの他方の枝線路はMESFET素子20のゲート電極引出配線36に接続されている。
さらに第3分岐線路16cの一方の枝線路はMESFET素子22のゲート電極引出配線36に接続され、第3分岐線路16cの他方の枝線路はMESFET素子24のゲート電極引出配線36に接続されている。
出力合成回路26は、互いに隣接する2本の信号線路を2分岐の結合配線により一つの信号線路に結合する第1段目の第1配線部分としての第1結合線路26aと、互いに隣接する他の2本の信号線路を2分岐の結合配線により一つの信号線路に結合する第1段目の第2配線部分としての第2結合線路26bと、第1結合線路26aにより結合された一つの信号線路と第2結合線路26bにより結合された一つの信号線路とを2分岐の結合配線により一つの信号線路に結合する第2段目の第3配線部分としての第3結合線路26cとから構成される。
第1結合線路26aの入力側の一方の枝線路はMESFET素子18のドレイン電極引出配線38に接続され、第1結合線路26aの入力側の他方の枝線路はMESFET素子20のドレイン電極引出配線38に接続される。
また第2結合線路26bの入力側の一方の枝線路はMESFET素子22のドレイン電極引出配線38に接続され、第1結合線路26bの入力側の他方の枝線路はMESFET素子24のドレイン電極引出配線38に接続される。
そして第3結合線路26cの出力側の一本にまとめられた信号線路は増幅回路10の出力端となる。
なおこの実施の形態1においては、MESFET素子20及びMESFET素子22のソース電極34のすべての電極幅2wを、w>u、vとしているが、ソース電極34に替えてドレイン電極32のすべての電極幅を2wとし、w>u、vとしてもよい。
第1結合線路26aの入力側の一方の枝線路はMESFET素子18のドレイン電極引出配線38に接続され、第1結合線路26aの入力側の他方の枝線路はMESFET素子20のドレイン電極引出配線38に接続される。
また第2結合線路26bの入力側の一方の枝線路はMESFET素子22のドレイン電極引出配線38に接続され、第1結合線路26bの入力側の他方の枝線路はMESFET素子24のドレイン電極引出配線38に接続される。
そして第3結合線路26cの出力側の一本にまとめられた信号線路は増幅回路10の出力端となる。
なおこの実施の形態1においては、MESFET素子20及びMESFET素子22のソース電極34のすべての電極幅2wを、w>u、vとしているが、ソース電極34に替えてドレイン電極32のすべての電極幅を2wとし、w>u、vとしてもよい。
次にこの発明に係る半導体装置の一例である増幅回路の動作について説明する。
図4に示した等価回路は増幅回路10のものであり、信号入力端50において入力されたRF信号は、初段のMESFET素子14において増幅された後、入力分配回路16を介して、出力段のMESFET素子18、MESFET素子20、MESFET素子22、およびMESFET素子24に入力され、これらのMESFET素子により増幅された後、MESFET素子18、MESFET素子20、MESFET素子22、およびMESFET素子24から出力され、出力合成回路26により一つの出力信号に電力合成された後、出力端子52から出力される。
図4に示した等価回路は増幅回路10のものであり、信号入力端50において入力されたRF信号は、初段のMESFET素子14において増幅された後、入力分配回路16を介して、出力段のMESFET素子18、MESFET素子20、MESFET素子22、およびMESFET素子24に入力され、これらのMESFET素子により増幅された後、MESFET素子18、MESFET素子20、MESFET素子22、およびMESFET素子24から出力され、出力合成回路26により一つの出力信号に電力合成された後、出力端子52から出力される。
このように、4個のMESFET素子を並置し、その入力側に2分岐2段の入力分配回路16が配設されると、並置された外側のMESFET素子18およびMESFET素子24に入力される信号の位相角が、MESFET素子20およびMESFET素子22に入力される信号の位相角よりも大きくなり、位相が進むことになる。
すなわち、たとえばマイクロストリップ線路で形成される高周波回路の2分岐2段の分配回路においては、内側に分岐された2本の枝線路(図1の増幅回路10においては、MESFET素子14のドレイン電極引出配線38の出力点からMESFET素子18のゲート電極引出配線36にいたる伝送線路とMESFET素子14のドレイン電極引出配線38の出力点からMESFET素子24のゲート電極引出配線36にいたる伝送線路の2本である。)と外側に分岐された2本の枝線路(図1の増幅回路10においては、MESFET素子14のドレイン電極引出配線38の出力点からMESFET素子20のゲート電極引出配線36にいたる伝送線路とMESFET素子14のドレイン電極引出配線38の出力点からMESFET素子22のゲート電極引出配線36にいたる伝送線路の2本である。)はマイクロストリップ線路の長さは同じである。
しかしながら内側に分岐された2本の枝線路は外側に分岐された2本の枝線路に比べて電磁結合による干渉を受ける部分を多く含んでいる。このために内側に分岐された2本の枝線路の実効的な長さが外側に分岐された2本の枝線路の実効的な長さに比べて短くなり、通過位相(insertion phase)すなわち通過電力の位相角が小さくなる。従って並列接続されるMESFET素子(18,20,22,24)のゲート電極引出配線36に入力される時点において、内側に分岐された2本の枝線路を経由した信号の位相角は外側に分岐された2本の枝線路を経由した信号の位相角に比べて小さく、位相が遅れている。
このためにこの発明に係る増幅回路10においては、MESFET素子18およびMESFET素子24の位相角とMESFET素子20およびMESFET素子22の位相角の差分に対応させて、MESFET素子20およびMESFET素子22のソース電極34のすべての電極幅2wをMESFET素子18およびMESFET素子24のドレイン電極32の電極幅2u、ソース電極34の電極幅2vよりも大きくしている。
すなわち、たとえばマイクロストリップ線路で形成される高周波回路の2分岐2段の分配回路においては、内側に分岐された2本の枝線路(図1の増幅回路10においては、MESFET素子14のドレイン電極引出配線38の出力点からMESFET素子18のゲート電極引出配線36にいたる伝送線路とMESFET素子14のドレイン電極引出配線38の出力点からMESFET素子24のゲート電極引出配線36にいたる伝送線路の2本である。)と外側に分岐された2本の枝線路(図1の増幅回路10においては、MESFET素子14のドレイン電極引出配線38の出力点からMESFET素子20のゲート電極引出配線36にいたる伝送線路とMESFET素子14のドレイン電極引出配線38の出力点からMESFET素子22のゲート電極引出配線36にいたる伝送線路の2本である。)はマイクロストリップ線路の長さは同じである。
しかしながら内側に分岐された2本の枝線路は外側に分岐された2本の枝線路に比べて電磁結合による干渉を受ける部分を多く含んでいる。このために内側に分岐された2本の枝線路の実効的な長さが外側に分岐された2本の枝線路の実効的な長さに比べて短くなり、通過位相(insertion phase)すなわち通過電力の位相角が小さくなる。従って並列接続されるMESFET素子(18,20,22,24)のゲート電極引出配線36に入力される時点において、内側に分岐された2本の枝線路を経由した信号の位相角は外側に分岐された2本の枝線路を経由した信号の位相角に比べて小さく、位相が遅れている。
このためにこの発明に係る増幅回路10においては、MESFET素子18およびMESFET素子24の位相角とMESFET素子20およびMESFET素子22の位相角の差分に対応させて、MESFET素子20およびMESFET素子22のソース電極34のすべての電極幅2wをMESFET素子18およびMESFET素子24のドレイン電極32の電極幅2u、ソース電極34の電極幅2vよりも大きくしている。
図5はこの発明に係る半導体装置のインターデジタル型MESFETのソース電極あるいはドレイン電極の電極幅に対する通過電力位相角の増分の関係を示すグラフである。横軸及び縦軸とも任意目盛りで記載されているが、電極幅が大きくなるにつれてインターデジタル型MESFETの通過電力の位相角の増分が大きくなっていることを読み取ることが出来る。
従って、MESFET素子20およびMESFET素子22のゲート電極引出配線36への信号入力時点において既に、MESFET素子18およびMESFET素子24のゲート電極引出配線36への入力信号の位相角よりも小さくなっていた、MESFET素子20およびMESFET素子22のゲート電極引出配線36への入力信号の位相角を、MESFET素子20およびMESFET素子22のソース電極34の電極幅をMESFET素子18およびMESFET素子24よりも広くすることにより、通過電力の位相角の増分によって補償している。
これによりMESFET素子18およびMESFET素子24のドレイン電極引出配線38から出力されるRF電力の位相角とMESFET素子20およびMESFET素子22のドレイン電極引出配線38から出力されるRF電力の位相角とをほぼ同じにすることが出来る。
従って、MESFET素子20およびMESFET素子22のゲート電極引出配線36への信号入力時点において既に、MESFET素子18およびMESFET素子24のゲート電極引出配線36への入力信号の位相角よりも小さくなっていた、MESFET素子20およびMESFET素子22のゲート電極引出配線36への入力信号の位相角を、MESFET素子20およびMESFET素子22のソース電極34の電極幅をMESFET素子18およびMESFET素子24よりも広くすることにより、通過電力の位相角の増分によって補償している。
これによりMESFET素子18およびMESFET素子24のドレイン電極引出配線38から出力されるRF電力の位相角とMESFET素子20およびMESFET素子22のドレイン電極引出配線38から出力されるRF電力の位相角とをほぼ同じにすることが出来る。
こののち出力合成回路26において、MESFET素子18とMESFET素子20それぞれのドレイン電極引出配線38から出力されるRF電力は出力合成回路26の第1結合線路26aにより、またMESFET素子22とMESFET素子24それぞれのドレイン電極引出配線38から出力されるRF電力は第2結合線路26bにより、それぞれ電力合成が行われる。このときMESFET素子18とMESFET素子20それぞれのドレイン電極引出配線38から出力されるRF電力の相互間に位相のずれは少なくなり、電力合成の際の損失が少なくなる。
また同様にMESFET素子22とMESFET素子24それぞれのドレイン電極引出配線38から出力されるRF電力の電力合成の際の損失が少なくなる。
従ってこの発明に係る増幅回路10の出力合成回路26における電力合成の際に並列接続された4個のMESFET素子において外側と内側に配設された二つMESFET素子のRF電力の位相角の差異が少ないので、電力合成に際しての損失が少なくなり、効率の高い2段増幅回路を構成することが出来る。延いては効率の高い半導体装置、たとえば増幅回路を構成することが出来る。
また同様にMESFET素子22とMESFET素子24それぞれのドレイン電極引出配線38から出力されるRF電力の電力合成の際の損失が少なくなる。
従ってこの発明に係る増幅回路10の出力合成回路26における電力合成の際に並列接続された4個のMESFET素子において外側と内側に配設された二つMESFET素子のRF電力の位相角の差異が少ないので、電力合成に際しての損失が少なくなり、効率の高い2段増幅回路を構成することが出来る。延いては効率の高い半導体装置、たとえば増幅回路を構成することが出来る。
変形例1
図6はこの発明の一実施の形態の変形例に係る半導体装置の一部透過平面図である。また図7は図6の半導体装置のVII−VII断面における断面図である。
図6及び図7におけるMESFET素子60の構成は、MESFET素子20の構成と基本的に同じであるが、MESFET素子20においてはすべての単位MESFET28のソース電極幅がwで、MESFET素子20におけるすべてのソース電極34(但し両端のソース電極は除いて)は2wの幅を有しているのに対し、MESFET素子60においてはその一部の単位MESFET28のソース電極幅がwで、MESFET素子60における一部のソース電極34(但し両端のソース電極は除いて)が2wで、他のソース電極34の電極幅が2vである点が相違している。
このように一部のソース電極34が2wであっても通過位相の遅れ角をMESFET素子18やMESFET素子24に比べて大きくすることが出来る。
従って、増幅回路10の出力段におけるMESFET素子20に替えてMESFET素子60を用いても、入力分配回路16の第2分岐線路16bおよび第3分岐線路16cの二つの分岐間のRF電力の位相角の差分の程度に応じて、RF電力の位相角の調整を行うことができる。
図6はこの発明の一実施の形態の変形例に係る半導体装置の一部透過平面図である。また図7は図6の半導体装置のVII−VII断面における断面図である。
図6及び図7におけるMESFET素子60の構成は、MESFET素子20の構成と基本的に同じであるが、MESFET素子20においてはすべての単位MESFET28のソース電極幅がwで、MESFET素子20におけるすべてのソース電極34(但し両端のソース電極は除いて)は2wの幅を有しているのに対し、MESFET素子60においてはその一部の単位MESFET28のソース電極幅がwで、MESFET素子60における一部のソース電極34(但し両端のソース電極は除いて)が2wで、他のソース電極34の電極幅が2vである点が相違している。
このように一部のソース電極34が2wであっても通過位相の遅れ角をMESFET素子18やMESFET素子24に比べて大きくすることが出来る。
従って、増幅回路10の出力段におけるMESFET素子20に替えてMESFET素子60を用いても、入力分配回路16の第2分岐線路16bおよび第3分岐線路16cの二つの分岐間のRF電力の位相角の差分の程度に応じて、RF電力の位相角の調整を行うことができる。
以上のようにこの実施の形態に係る半導体装置においては、半導体基板と、この半導体基板表面に配設されゲート幅の方向に延長されたゲート電極、このゲート電極に隣接し半導体基板とオーミックに接続されゲート幅方向に電極幅uで延長された第1の電極、およびこの第1の電極にゲート電極を介して隣接し半導体基板とオーミックに接続されゲート幅方向に電極幅vで延長された第2の電極を有する単位素子を複数個順次並置し、単位素子の各ゲート電極の一端と接続されたゲート電極引出配線、各第1の電極の一端と接続された第1電極引出配線、及びゲート電極と第1電極とを跨ぎ各第2の電極と接続された第2電極接続配線を有する第1の半導体素子と、この第1の半導体に隣接して配設され、半導体基板表面に配設されゲート幅の方向に延長されたゲート電極、このゲート電極に隣接し上記半導体基板とオーミックに接続されゲート幅方向に所定の電極幅で延長された第1の電極、およびこの第1の電極にゲート電極を介して隣接し半導体基板とオーミックに接続されゲート幅方向に所定の電極幅で延長された第2の電極を有する単位素子を複数個順次並置し、単位素子の各ゲート電極の一端と接続されたゲート電極引出配線、各第1の電極の一端と接続された第1電極引出配線、及びゲート電極と第1電極とを跨ぎ各第2の電極と接続された第2電極接続配線を有するとともに少なくとも一つの単位素子の第1の電極または第2の電極の電極幅がwである第2の半導体素子と、この第2の半導体素子に隣接して配設されるとともに第2の半導体素子と同じ構成を有する第3の半導体素子と、この第3の半導体素子に隣接して配設されるとともに第1の半導体素子と同じ構成を有する第4の半導体素子と、第1、第2の半導体素子それぞれの第1電極引出配線を接続する第1配線部分、第3、第4の半導体素子それぞれの第1電極引出配線を接続する第2配線部分、及びこの第1配線部分と第2配線部分とを接続する第3配線部分を有する第1電極接続配線と、第1、第2の半導体素子それぞれのゲート電極引出配線を接続する第1配線部分、第3、第4の半導体素子それぞれのゲート電極引出配線を接続する第2配線部分、及びこの第1配線部分と第2配線部分とを接続する第3配線部分を有するゲート電極接続配線とを備えるとともに、wが、uおよびvそれぞれよりも大きくしたもので、第2の半導体素子と第3の半導体素子における第1の電極または第2の電極の電極幅wが、第1の半導体素子と第4の半導体素子における第1の電極の電極幅uおよび第2の電極の電極幅vそれぞれよりも大きいので、第2の半導体素子と第3の半導体素子の通過位相の増分を第1の半導体素子と第4の半導体素子の通過位相の増分より大きくすることが出来る。
これによりゲート電極接続配線を経過することにより第1の半導体素子と第4の半導体素子への入力信号の位相よりも小さくなっていた第2の半導体素子と第3の半導体素子の入力信号であるRF信号の位相が、第2,第3の半導体素子の通過位相の増分により調整され、第1の半導体素子と第2の半導体素子の出力信号であるRF信号それぞれの位相を同程度にし、また第3の半導体素子と第4の半導体素子の出力信号であるRF信号それぞれの位相を同程度にすることにより、第1電極接続配線における電力合成の際の損失を少なくすることができる。延いては電力効率のよい半導体装置を簡単な構成により提供することが出来る。
なお以上の説明においては、半導体装置の一例として増幅回路について説明したが、増幅回路に限らず、2分岐複数段の入力分配回路と複数の並置されたインターデジタル型MESFETと2分岐複数段の出力合成回路とを有する回路構成であれば同様の効果を有する。
なお以上の説明においては、半導体装置の一例として増幅回路について説明したが、増幅回路に限らず、2分岐複数段の入力分配回路と複数の並置されたインターデジタル型MESFETと2分岐複数段の出力合成回路とを有する回路構成であれば同様の効果を有する。
以上のように、この発明に係る高周波用半導体装置は衛星通信や移動体通信用送受信機器などの通信機器に使用される高周波用半導体装置に有用である。
12 GaAs基板、 30 ゲート電極、 32 ドレイン電極、 34 ソース電極、 28 単位MESFET、 36 ゲート電極引出配線、 38 ドレイン電極引出配線、 40 ソース電極接続配線、 18 MESFET素子、 20 MESFET素子、 22 MESFET素子、 24 MESFET素子、 34 ソース電極、 28 単位MESFET、 36 ゲート電極引出配線、 26 出力合成回路、 16 入力分配回路、 14 MESFET素子。
Claims (3)
- 半導体基板と、
この半導体基板表面に配設されゲート幅の方向に延長されたゲート電極、このゲート電極に隣接し上記半導体基板とオーミックに接続されゲート幅方向に電極幅uで延長された第1の電極、およびこの第1の電極にゲート電極を介して隣接し上記半導体基板とオーミックに接続されゲート幅方向に電極幅vで延長された第2の電極を有する単位素子を複数個順次並置し、単位素子の各ゲート電極の一端と接続されたゲート電極引出配線、各第1の電極の一端と接続された第1電極引出配線、及びゲート電極と第1電極とを跨ぎ各第2の電極と接続された第2電極接続配線を有する第1の半導体素子と、
この第1の半導体に隣接して配設され、上記半導体基板表面に配設されゲート幅の方向に延長されたゲート電極、このゲート電極に隣接し上記半導体基板とオーミックに接続されゲート幅方向に所定の電極幅で延長された第1の電極、およびこの第1の電極にゲート電極を介して隣接し上記半導体基板とオーミックに接続されゲート幅方向に所定の電極幅で延長された第2の電極を有する単位素子を複数個順次並置し、単位素子の各ゲート電極の一端と接続されたゲート電極引出配線、各第1の電極の一端と接続された第1電極引出配線、及びゲート電極と第1電極とを跨ぎ各第2の電極と接続された第2電極接続配線を有するとともに少なくとも一つの単位素子の第1の電極または第2の電極の電極幅がwである第2の半導体素子と、
この第2の半導体素子に隣接して配設されるとともに上記第2の半導体素子と同じ構成を有する第3の半導体素子と、
この第3の半導体素子に隣接して配設されるとともに上記第1の半導体素子と同じ構成を有する第4の半導体素子と、
上記第1、第2の半導体素子それぞれの第1電極引出配線を接続する第1配線部分、上記第3、第4の半導体素子それぞれの第1電極引出配線を接続する第2配線部分、及びこの第1配線部分と第2配線部分とを接続する第3配線部分を有する第1電極接続配線と、
上記第1、第2の半導体素子それぞれのゲート電極引出配線を接続する第1配線部分、上記第3、第4の半導体素子それぞれのゲート電極引出配線を接続する第2配線部分、及びこの第1配線部分と第2配線部分とを接続する第3配線部分を有するゲート電極接続配線とを備えるとともに、
wが、uおよびvそれぞれよりも大であることを特徴とする高周波用半導体装置。 - 第2、第3の半導体素子のすべての単位素子の第1の電極または第2の電極の電極幅がwであることを特徴とする請求項1記載の高周波用半導体装置
- 第1の半導体素子と同じ構成の第5の半導体装置を更に備え、第5の半導体素子を前段とし第5の半導体素子の第1電極引出配線がゲート電極接続配線と接続されたことを特徴とする請求項1または2記載の高周波用半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004348878A JP2006156902A (ja) | 2004-12-01 | 2004-12-01 | 高周波用半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004348878A JP2006156902A (ja) | 2004-12-01 | 2004-12-01 | 高周波用半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006156902A true JP2006156902A (ja) | 2006-06-15 |
Family
ID=36634765
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004348878A Pending JP2006156902A (ja) | 2004-12-01 | 2004-12-01 | 高周波用半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006156902A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009176930A (ja) * | 2008-01-24 | 2009-08-06 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2010056289A (ja) * | 2008-08-28 | 2010-03-11 | Toshiba Corp | 半導体装置 |
CN108428737A (zh) * | 2016-10-17 | 2018-08-21 | 李湛明 | 具有叉指型电极的半导体器件 |
JP2021520057A (ja) * | 2018-04-26 | 2021-08-12 | ダイナックス セミコンダクター インコーポレイテッドDynax Semiconductor,Inc. | 半導体デバイス、半導体チップ、及び半導体デバイスの製造方法 |
WO2021193535A1 (ja) * | 2020-03-26 | 2021-09-30 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
JP2021531654A (ja) * | 2018-07-19 | 2021-11-18 | クリー インコーポレイテッドCree Inc. | 無線周波数トランジスタ増幅器及び絶縁構造を有する他のマルチセルトランジスタ |
US11417617B2 (en) | 2018-12-04 | 2022-08-16 | Wolfspeed, Inc. | Packaged transistor devices with input-output isolation and methods of forming packaged transistor devices with input-output isolation |
US11417746B2 (en) | 2019-04-24 | 2022-08-16 | Wolfspeed, Inc. | High power transistor with interior-fed fingers |
US11424333B2 (en) | 2018-07-11 | 2022-08-23 | Wolfspeed, Inc. | Drain and/or gate interconnect and finger structure |
-
2004
- 2004-12-01 JP JP2004348878A patent/JP2006156902A/ja active Pending
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009176930A (ja) * | 2008-01-24 | 2009-08-06 | Toshiba Corp | 半導体装置およびその製造方法 |
US8026595B2 (en) | 2008-01-24 | 2011-09-27 | Kabushiki Kaisha Toshiba | Semiconductor device having hermitically sealed active area and electrodes |
US8476118B2 (en) | 2008-01-24 | 2013-07-02 | Kabushiki Kaisha Toshiba | Semiconductor device and fabrication mehtod of the semiconductor device |
JP2010056289A (ja) * | 2008-08-28 | 2010-03-11 | Toshiba Corp | 半導体装置 |
CN108428737A (zh) * | 2016-10-17 | 2018-08-21 | 李湛明 | 具有叉指型电极的半导体器件 |
JP7100126B2 (ja) | 2018-04-26 | 2022-07-12 | ダイナックス セミコンダクター インコーポレイテッド | 半導体デバイス、半導体チップ、及び半導体デバイスの製造方法 |
JP2021520057A (ja) * | 2018-04-26 | 2021-08-12 | ダイナックス セミコンダクター インコーポレイテッドDynax Semiconductor,Inc. | 半導体デバイス、半導体チップ、及び半導体デバイスの製造方法 |
US11538729B2 (en) | 2018-04-26 | 2022-12-27 | Dynax Semiconductor, Inc. | Semiconductor device, semiconductor chip and method of manufacturing semiconductor device |
US11424333B2 (en) | 2018-07-11 | 2022-08-23 | Wolfspeed, Inc. | Drain and/or gate interconnect and finger structure |
US11757013B2 (en) | 2018-07-11 | 2023-09-12 | Wolfspeed, Inc. | Drain and/or gate interconnect and finger structure |
JP2021531654A (ja) * | 2018-07-19 | 2021-11-18 | クリー インコーポレイテッドCree Inc. | 無線周波数トランジスタ増幅器及び絶縁構造を有する他のマルチセルトランジスタ |
JP7185011B2 (ja) | 2018-07-19 | 2022-12-06 | ウルフスピード インコーポレイテッド | 無線周波数トランジスタ増幅器及び絶縁構造を有する他のマルチセルトランジスタ |
US11742304B2 (en) | 2018-07-19 | 2023-08-29 | Wolfspeed, Inc. | Radio frequency transistor amplifiers and other multi-cell transistors having isolation structures |
US11417617B2 (en) | 2018-12-04 | 2022-08-16 | Wolfspeed, Inc. | Packaged transistor devices with input-output isolation and methods of forming packaged transistor devices with input-output isolation |
US11417746B2 (en) | 2019-04-24 | 2022-08-16 | Wolfspeed, Inc. | High power transistor with interior-fed fingers |
US12057484B2 (en) | 2019-04-24 | 2024-08-06 | Macom Technology Solutions Holdings, Inc. | High power transistor with interior-fed fingers |
WO2021193535A1 (ja) * | 2020-03-26 | 2021-09-30 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9543914B2 (en) | Doherty amplifier structure | |
US7310019B2 (en) | High frequency power amplifier | |
US5883407A (en) | Semiconductor device | |
US20040145034A1 (en) | Semiconductor device | |
US9071198B2 (en) | Amplifier circuit | |
CN112271171B (zh) | 半导体器件和放大器组件 | |
CN111048487A (zh) | 具有双朝向非圆形通孔连接件的晶体管 | |
JP4927351B2 (ja) | ドハティ型増幅器 | |
JP2005183770A (ja) | 高周波用半導体装置 | |
US6777791B2 (en) | Multiple ground signal path LDMOS power package | |
JP2006156902A (ja) | 高周波用半導体装置 | |
JPH11238851A (ja) | 集積回路装置およびそれを用いた通信機 | |
JPH11346130A (ja) | 半導体装置 | |
JP5239905B2 (ja) | 高周波増幅器 | |
JP7192099B2 (ja) | モノリシック半導体装置およびハイブリッド半導体装置 | |
JP2755250B2 (ja) | 半導体集積回路 | |
WO2018211643A1 (ja) | 増幅器 | |
JP2001148616A (ja) | 高周波増幅器 | |
JP4849453B2 (ja) | マイクロ波電力増幅器 | |
US20030102922A1 (en) | Distributed amplifier and differential distributed amplifier | |
JP4255801B2 (ja) | 電力合成形高出力fet | |
JP7031792B1 (ja) | ドハティ増幅器 | |
JP2006019798A (ja) | マイクロ波回路 | |
WO2022208879A1 (ja) | ドハティ増幅器 | |
WO2023187921A1 (ja) | ドハティ増幅器 |