WO2022208879A1

WO2022208879A1 - ドハティ増幅器

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Publication number: WO2022208879A1
Application number: PCT/JP2021/014367
Authority: WO
Inventors: 絵理福田; 健一堀口
Original assignee: 三菱電機株式会社
Priority date: 2021-04-02
Filing date: 2021-04-02
Publication date: 2022-10-06
Also published as: JPWO2022208879A1

Abstract

従来のドハティ増幅器では、キャリアアンプとピークアンプに用いられるトランジスタを異なる動作級で駆動させるため、線形性が良くないという課題があった。　本開示に係るドハティ増幅器は、入力された高周波信号を２分配する分配器と、第一のトランジスタを有し分配された該高周波信号の一方を増幅するキャリアアンプと、第二のトランジスタを有し分配された該高周波信号の他方を増幅するピークアンプと、該キャリアアンプの出力信号と該ピークアンプの出力信号とを合成する合成器とを備え、該第二のトランジスタの利得は該第一のトランジスタの利得よりも高いことを特徴とする。

Description

ドハティ増幅器

　本開示は、高周波において電力増幅に用いられるドハティ増幅器に関するものである。

　近年の無線通信では、高速通信を実現するため、最大出力電力と平均出力電力の比が大きい変調方式が用いられている。ひずみによる通信品質の劣化を防ぐため、無線通信用増幅器は飽和出力電力よりも低い電力で動作させる必要がある。このような要求に対し、無線通信用増幅器として、例えば特許文献１に記載されているような、ドハティ増幅器が広く用いられている。
　ドハティ増幅器はキャリアアンプとピークアンプを有している。キャリアアンプは常時動作し、ピークアンプは変調波瞬時振幅がある一定レベルを超えた時のみ動作する。加えて、キャリアアンプの出力負荷が入力電力に応じて動的に変化することで、低入力電力時に高効率でありながら大出力を得られる技術である。
　特許文献２では、ピークアンプのゲート－ゲート間隔をキャリアアンプよりも狭くすることでドハティ増幅器の小型化を実現している。

特開２００５－３２２９９３号公報特許第５４８３５８１号

　ドハティ増幅器ではキャリアアンプとピークアンプを異なる動作級で駆動する。一般的にキャリアアンプをＡＢ級、ピークアンプをＣ級バイアスで動作させる。このためにドハティ増幅器はピークアンプの起動前後で利得特性が異なり、ドハティ増幅器への入力電力が、ピークアンプが起動する電力を跨いで変化すると線形性が劣化するという課題がある。

　本開示に係るドハティ増幅器は、入力された高周波信号を２分配する分配器と、第一のトランジスタを有し分配された前記高周波信号の一方を増幅するキャリアアンプと、第二のトランジスタを有し、分配された前記高周波信号の他方を増幅するピークアンプと、前記キャリアアンプの出力信号と前記ピークアンプの出力信号とを合成する合成器と、を備え、前記第二のトランジスタの利得は前記第一のトランジスタの利得よりも高いことを特徴とする。

　本開示によれば、従来のドハティ増幅器と比較して、ピークアンプが起動する前後での利得の差が解消または縮小した、利得の線形性が良好なドハティ増幅器を得ることができる。

実施の形態１に係るドハティ増幅器の回路図である。実施の形態１に係る半導体素子１の上面図である。実施の形態１に係る半導体素子２の上面図である。従来のドハティ増幅器の利得特性を示した図である。トランジスタの単位ゲート幅を変化させたときの最大有能利得の計算結果を示す図である。実施の形態１に係るドハティ増幅器の利得特性を示した図である。従来のドハティ増幅器における第一及び第二のトランジスタの実装を示した図である。実施の形態１の変形例に係る第一及び第二のトランジスタの実装を示した図である。図２における矢印Ａから見た半導体素子１の断面を模式的に示した図である。ゲート長の異なるトランジスタの利得の測定結果を示した図である。トランジスタの利得の、ゲートフィールドプレート長の依存性を示す図である。トランジスタの利得の、ソースインダクタンスの依存性を示す図である。

　本開示の実施の形態に係るドハティ増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
　本開示の実施の形態１について説明する。図１は実施の形態１に係るドハティ増幅器の回路図である。ドハティ増幅器は、キャリアアンプ１０、ピークアンプ１１、分配器１２、合成器１３および線路１９を備えている。ドハティ増幅器は入力端子１４および出力端子１５を有する。
　分配器１２は入力端子１４に入力された高周波信号を、例えば互いの電力が等しくなるように２分配する。
　分配された電力の一方はキャリアアンプ１０に入力され、他方は該高周波信号の周波数において１／４波長の電気長を有する伝送線路である線路１９を介してピークアンプ１１へ入力される。線路１９は線路１６によって生じる位相偏差を補償する。

　キャリアアンプ１０は第一のトランジスタと整合回路から構成されており、ピークアンプ１１は第二のトランジスタと整合回路から構成されている。キャリアアンプ１０は該高周波信号を主に増幅する増幅器であり、ピークアンプ１１は入力信号のピークがある一定電力を超えた場合のみ該高周波信号を増幅する増幅器である。第一のトランジスタ、及び第二のトランジスタについては後述する。
　合成器１３は該高周波信号の周波数において１／４波長の電気長を有する線路１６及び線路１８から構成される。線路１６と線路１８は接続点１７において接続されている。
　キャリアアンプ１０の出力端は線路１６に接続されている。ピークアンプ１１の出力端は接続点１７に接続されている。キャリアアンプ１０の出力信号とピークアンプ１１の出力信号は接続点１７で合成され、合成された出力信号は出力端子１５から外部へ出力される。

　図２は半導体素子１の上面図、図３は半導体素子２の上面図である。実施の形態１において、半導体素子１は第一のトランジスタであり、半導体素子２は第二のトランジスタである。
　半導体素子１と半導体素子２は、ＳｉＣ（Ｓｉｌｉｃｏｎ　Ｃａｒｂｉｄｅ）基板の上面にＧａＮ（Ｇａｌｌｉμｍ　Ｎｉｔｒｉｄｅ）を主材料とする半導体層をエピタキシャル成長させた半導体基板２１を有する。半導体基板２１の上面には、ソース電極２２、ゲート電極２４、及びドレイン電極２５を有するＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）が形成されている。
　半導体素子１及び半導体素子２は、複数のゲート電極、ソース電極及びドレイン電極が交互に櫛型状に並列配置されたマルチフィンガー形トランジスタである。ゲート電極２４は並列接続された複数の該ゲート電極と該ゲート電極同士を接続する配線から構成されている。半導体素子１及び半導体素子２のそれぞれにおいて、複数の該ゲート電極それぞれの幅は等しく、以下でこの長さを単位ゲート幅と呼ぶ。
　ゲート電極２４はゲートパッド２３と接続されている。ソース電極２２は、半導体基板２１を貫通し半導体基板２１の上面と下面を接続するビアホール（ＶＩＡ　ＨＯＬＥ）２６と導通されている。ビアホール２６はほぼ円形であり、その直径はＲである。

　半導体素子１と半導体素子２は単位ゲート幅が異なり、その他は同一のトランジスタ構造を有する。半導体素子１の単位ゲート幅Ｗｇｕ１は３００μｍであり、半導体素子２の単位ゲート幅Ｗｇｕ２は２００μｍである。つまり、半導体素子２の単位ゲート幅Ｗｇｕ２は、半導体素子１の単位ゲート幅Ｗｇｕ１より短い。

　本開示の実施の形態１に係るドハティ増幅器について説明する前に、まず従来のドハティアンプの動作について説明する。本開示において従来のドハティアンプとはキャリアアンプ１０とピークアンプ１１が同じ利得の特性を持つ場合を指し、例えば第一のトランジスタと第二のトランジスタが、同じ半導体素子１である場合である。
　一般に、キャリアアンプ１０に用いられた第一のトランジスタはＡ級からＢ級の間にバイアス点が設定され、ピークアンプ１１に用いられた第二のトランジスタのバイアス点はＣ級に設定される。バイアス級の違いにより、キャリアアンプ１０は入力電力に関わらず信号を増幅するが、ピークアンプ１１は入力電力がある一定電力を超えた時のみ動作する

　図４は従来のドハティ増幅器の利得特性を示した図である。図の横軸はドハティ増幅器への入力電力を示す。図の縦軸は利得を示す。図中の点線Ａ１は、ピークアンプ１１が動作しない状態と同じ出力負荷が与えられた場合の、キャリアアンプ１０の仮想の利得特性である。図中の点線Ａ２は、キャリアアンプ１０とピークアンプ１１が常に動作する場合と同じ出力負荷が与えられた場合の、キャリアアンプ１０の仮想の利得特性である。

　入力電力が高く、キャリアアンプ１０とピークアンプ１１の両方が動作する場合、キャリアアンプ１０の出力端から出力端子１５側を見込んだインピーダンスと、ピークアンプ１１の出力端から出力端子１５側を見込んだインピーダンスは等しい。線路１６の特性インピーダンスが、キャリアアンプ１０の出力端から出力端子１５側を見込んだインピーダンスと等しい場合、接続点１７からアンプ側を見込んだインピーダンスは、線路１６の特性インピーダンスの１／２になる。

　入力電力が低くキャリアアンプ１０のみが動作する場合、接続点１７からキャリアアンプ１０側を見込んだインピーダンスは先に述べた入力電力が高い場合と同じである。一方で、ピークアンプ１１が非動作状態のため、接続点１７からピークアンプ１１側を見込んだインピーダンスは開放となり、線路１６から接続点１７を見込んだインピーダンスは線路１６の特性インピーダンスの１／２となる。キャリアアンプ１０の出力端から出力端子１５側を見込んだインピーダンスは、接続点１７のインピーダンスが線路１６によってインピーダンス変換された結果、線路１６の特性インピーダンスの２倍になる。つまり、先に述べた入力電力が高い場合のインピーダンスの２倍となる。

　図４の実線Ｂはピークアンプ１１の利得特性を示す。ピークアンプ１１はＣ級にバイアスされているため、入力電力がある一定電力を超えると起動し、急峻に利得が立ち上がる。本開示においては便宜的に、ピークアンプ１１の利得が最大となる入力電力（図中ではＤで示す）を、ピークアンプが起動する入力電力とする。
　ピークアンプ１１の起動により、接続点１７からピークアンプ１１を見たインピーダンスが変化する。つまり、入力電力の大きさによって、キャリアアンプ１０から出力側を見たインピーダンスが動的に変化する。
　ドハティ増幅器全体の利得特性は、キャリアアンプ１０が動作しない小信号時（すなわち入力電力がＤ未満）はＡ１の利得特性となり、キャリアアンプ１０が動作する場合（すなわち入力電力Ｄ以上）はＡ２とＢを合成した特性になる。その結果、図中にＣで示す特性となる。

　このように、従来のドハティ増幅器ではキャリアアンプ１０とピークアンプ１１に同仕様のトランジスタを使用しているので、ＡＢ級にバイアス点が設定されたキャリアアンプ１０と比較して、Ｃ級にバイアス点が設定されたピークアンプ１１は低利得である。
　よってドハティ増幅器全体の利得特性は、図４の実線Ｃで示すようにピークアンプ１１が起動する前後で利得に段差が生じ、利得の線形性が悪いという問題があった。
　ところで、無線通信基地局において、ディジタルひずみ補償（Ｄｉｇｉｔａｌ　Ｐｒｅ－Ｄｉｓｔｏｒｔｉｏｎ、ＤＰＤ）を用いて増幅器の利得の逆特性を持った信号を生成することで、伝送する信号のひずみを補償する場合がある。しかし、利得の線形性が悪い場合、高次の方程式を用いて利得特性を補正する必要が生じて計算量が増大する。この結果、十分なひずみ補償効果が得られない場合がありえる。

　次に本開示の実施の形態１に係るドハティ増幅器について説明する。
　実施の形態１に係るドハティアンプにおいて、キャリアアンプ１０には第一のトランジスタとして半導体素子１が用いられ、ピークアンプ１１には第二のトランジスタとして半導体素子２が用いられている。そして半導体素子２の単位ゲート幅Ｗｇｕ２は、半導体素子１の単位ゲート幅Ｗｇｕ１より短い。
　高周波トランジスタにおいて、単位ゲート幅が長い場合、トランジスタの均一動作はトランジスタのフィンガー内での位相回転により難しくなり、トランジスタの利得が低下する。従って、半導体素子２の単位ゲート幅を半導体素子１の単位ゲート幅を短くすることで、ピークアンプ１１の利得をキャリアアンプ１０の利得より向上させることができる。

　図５にトランジスタの単位ゲート幅（Ｗｇｕ）を１００μｍから４００μｍまで変化させたときの最大有能利得（Ｍａｘ　Ａｖａｉｌａｂｌｅ　Ｇａｉｎ、ＭＡＧ）の計算結果を示す。図５の横軸は単位ゲート幅を示し、縦軸は最大有能利得を示す。計算は無線通信基地局でも用いられる、いわゆるＳｕｂ６帯域に相当する４ＧＨｚで実施した。

　図５より、例えば単位ゲート幅を３００μｍから２００μｍに短縮すると、半導体素子の利得が約０．４ｄＢ向上することがわかる。例えば、半導体素子１の単位ゲート幅Ｗｇｕ１を３００μｍ、半導体素子２の単位ゲート幅Ｗｇｕ２を２００μｍとすることで、ピークアンプ１１の利得をキャリアアンプ１０の利得より約０．４ｄＢ高くすることが出来る。

　図６は本開示の実施の形態１に係るドハティ増幅器の利得特性を示した図である。
　ピークアンプ１１に用いられる第二のトランジスタとして、半導体素子１よりも単位ゲート幅が短く、利得の高い半導体素子２を適用した。このためピークアンプ１１の利得（図中の実線Ｂ）は、従来のドハティ増幅器と比較して高い。
　本開示によれば、従来のドハティ増幅器と比較して、ピークアンプ１１が起動する前後での利得の差が解消または縮小した、利得の線形性が良好なドハティ増幅器を得ることができる。その結果、利得の逆特性演算が低次の方程式で可能となることによる、ＤＰＤの計算量の低減が期待できる。ひいてはＤＰＤ装置を簡素化による無線通信基地局装置の低コスト化や消費電力低減が期待できる。

　本開示の実施の形態１に係る第一のトランジスタと第二のトランジスタは、同一プロセスで形成可能である。そのため、第一のトランジスタと第二のトランジスタを同一の半導体基板上に集積することができる。
　図７は従来のドハティ増幅器における第一及び第二のトランジスタの実装を示した図であり、図８は実施の形態１の変形例に係る第一及び第二のトランジスタの実装を示した図である。
　図７において、第一のトランジスタ５１と第二のトランジスタ５２は実装部５４に実装されている。実装部５４は例えばドハティ増幅器を構成する多層基板に設けられたトランジスタの実装エリアである。５５は分配器１２へ繋がる線路の先端部である。５８は接続点１７へ繋がる線路の先端部である。５９は第一のトランジスタ５１及び第二のトランジスタ５２と線路を繋ぐボンディングワイヤである。

　第一のトランジスタ５１と第二のトランジスタ５２が別チップの場合、実装上の制約で間隔を例えば３００μｍ離す必要がある。このため第一のトランジスタ５１と第二のトランジスタ５２の間には空間６０が必要である。
　一方、本開示の実施の形態１の変形例においては、図８に示すように第一及び第二のトランジスタ５３は単一の半導体基板上に集積されている。当然ながら、１チップにすることでチップ間の間隔は必要無く、空間６０は不要となる。よって図８に示す様に実装部５４及びチップ周辺部の面積が縮小できる。

　このように実装部及びチップ周辺部の面積が縮小できることで、例えば多層基板の表層に伝送線路や表面実装部品で回路を構成する場合、ダイパッドの面積を縮小でき、表層の配線引き回しや部品配置の自由度が増し、設計が容易になる。また配線引き回しの面積の拡大により、多層基板の内層の配線引き回しが不要になり、基板層数の削減による基板コスト低減も期待できる。もしくは、多層基板の外形サイズ縮小によるコスト低減も可能である。実装についても、ダイボンドするチップ数が減るため、実装工程が削減でき、実装コストを削減できる。

実施の形態２．
　図９は、図２における矢印Ａから見た半導体素子１の断面を模式的に示した図である。ゲート電極２４のゲート長はＬｇである。ゲート電極２４はその近傍においてドレイン電極２５へ向かう電界を緩和するためのゲートフィールドプレート２８を有している。ゲートフィールドプレート２８の長さはＬｇｆｐである。

　実施の形態２において第一のトランジスタには実施の形態１と同じ半導体素子１を用いるが、第二のトランジスタには実施の形態１と異なる半導体素子３を用いる。他の部分は実施の形態１と実施の形態２は同じである。
　半導体素子３と半導体素子１はゲート長が異なる。半導体素子１のゲート長ＬｇはＬｇ１であり、半導体素子３のゲート長ＬｇはＬｇ３である。ここでＬｇ３はＬｇ１より短く、例えばＬｇ３は０．４μｍであり、Ｌｇ１は０．５μｍである。半導体素子１と半導体素子３は他の部分は同じである。

　図１０はゲート長の異なるトランジスタの利得の測定結果を示した図である。図の横軸は入力電力であり、縦軸は利得である。図１０において、実線は０．４μｍのゲート長を有するトランジスタの利得の測定結果であり、点線は０．５μｍのゲート長を有するトランジスタの利得の測定結果である。両者はゲート長以外の諸元は全く同一である。
　図１０に示すように、トランジスタの相互コンダクタンスはゲート長の低減により向上し、トランジスタの利得が向上する。

　図１０より、例えばゲート長を０．５μｍから０．４μｍに短縮すると、半導体素子の小信号利得が約１．２ｄＢ向上することがわかる。例えば、半導体素子１のゲート長Ｌｇ１を０．５μｍ、半導体素子３のゲート長Ｌｇ３を０．４μｍとすることで、ピークアンプ１１の利得をキャリアアンプ１０の利得より約１．２ｄＢ高くすることが出来る。

　実施の形態２に係るドハティ増幅器においては、半導体素子１を第一のトランジスタとしてキャリアアンプ１０に用い、半導体素子１より短いゲート長を有する半導体素子３を、第二のトランジスタとしてピークアンプ１１に用いた。このため実施の形態１と同様に、従来のドハティ増幅器のピークアンプと比較して、実施の形態２に係るドハティ増幅器のピークアンプ１１の利得は高い。よって、実施の形態１と同様にピークアンプ１１が起動する前後での利得の差が解消または縮小した、利得の線形性が良好なドハティ増幅器を得ることができる。

実施の形態３．
　実施の形態３において第一のトランジスタには実施の形態１と同じ半導体素子１を用いるが、第二のトランジスタには実施の形態１と異なる半導体素子４を用いる。他の部分は実施の形態１と実施の形態３は同じである。
　半導体素子４と半導体素子１はゲートフィールドプレート長が異なる。半導体素子１のゲートフィールドプレート長ＬｇｆｐはＬｇｆｐ１であり、半導体素子３のゲートフィールドプレート長ＬｇｆｐはＬｇｆｐ４である。ここでＬｇｆｐ４はＬｇｆｐ１より短い。例えばＬｇｆｐ４は０．２μｍであり、Ｌｇｆｐ１は０．３５μｍである。半導体素子１と半導体素子４は他の部分は同じである。

　ゲートフィールドプレート長の低減により、トランジスタのゲート・ドレイン間の寄生容量を低減することができ、トランジスタの利得を向上させることが出来る。
　図１１はトランジスタの利得のゲートフィールドプレート長の依存性を示す図である。図１１において横軸はゲートフィールドプレート長を示し、縦軸は２．６ＧＨｚにおける最大有能利得を示す。上記においてトランジスタのゲートフィールドプレート長以外の諸元は全く同一である。

　図１１より、ゲートフィールドプレート長が０．１μｍ短くなると、トランジスタの利得がおよそ０．４ｄＢ向上する。例えば半導体素子１のゲートフィールドプレート長Ｌｇｆｐ１を０．３５μｍ、半導体素子４のゲートフィールドプレート長Ｌｇｆｐ４を０．２０μｍとすることで、ピークアンプ１１の利得をキャリアアンプ１０の利得と比較して、０．６ｄＢ向上させることができる。

　実施の形態３に係るドハティ増幅器においては、半導体素子１を第一のトランジスタとしてキャリアアンプ１０に用い、半導体素子１より短いゲートフィールドプレート長を有する半導体素子４を、第二のトランジスタとしてピークアンプ１１に用いた。このため実施の形態１と同様に、従来のドハティ増幅器のピークアンプと比較して、実施の形態３に係るドハティ増幅器のピークアンプ１１の利得は高い。よって、実施の形態１と同様にピークアンプ１１が起動する前後での利得の差が解消または縮小した、利得の線形性が良好なドハティ増幅器を得ることができる。

実施の形態４．
　実施の形態４において第一のトランジスタには実施の形態１と同じ半導体素子１を用いるが、第二のトランジスタには実施の形態１と異なる半導体素子５を用いる。他の部分は実施の形態１と実施の形態３は同じである。
　半導体素子５と半導体素子１はビアホール２６の断面積が異なる。半導体素子１のビアホール２６の直径ＲはＲ１であり、半導体素子５のビアホール２６の直径ＲはＲ５である。ここでＲ５はＲ１より大きく、従って半導体素子５のビアホール２６の断面積は、半導体素子１のビアホール２６の断面積より大きい。半導体素子１と半導体素子５は、他の部分は同じである。

　ビアホールの断面積拡大により、トランジスタのソースインダクタンスが減少するのでトランジスタの利得が向上する。
　図１２はトランジスタの利得の、ソースインダクタンスの依存性を示す図である。図１２は半導体素子１のソースインダクタンスを変化させた場合の利得の計算結果である。図の横軸は半導体素子１のソースインダクタンスを基準にして、ビアホールの断面積の拡大によりソースインダクタンスを変化させた比率を示す。図の縦軸は４ＧＨｚにおける最大有能利得の計算結果を示す。

　図１２からソースインダクタンスの比率が半分になるとトランジスタの利得が１ｄＢ改善し、ソースインダクタンスの比率が０．７になるとトランジスタの利得が０．３ｄＢ改善することが分かる。
　例えば、半導体素子５のソースインダクタンスが半導体素子１のソースインダクタンスに対し０．７倍となるように半導体素子５のビアホール２６の直径Ｒを設定することで、ピークアンプ１１の利得をキャリアアンプ１０の利得より約０．３ｄＢ高くすることが出来る。

　実施の形態４に係るドハティ増幅器においては、半導体素子１を第一のトランジスタとしてキャリアアンプ１０に用い、半導体素子１より断面積が大きいビアホール２６を有する半導体素子５を、第二のトランジスタとしてピークアンプ１１に用いた。このため実施の形態１と同様に、従来のドハティ増幅器のピークアンプと比較して、実施の形態４に係るドハティ増幅器のピークアンプ１１の利得は高い。よって、実施の形態１と同様にピークアンプ１１が起動する前後での利得の差が解消または縮小した、利得の線形性が良好なドハティ増幅器を得ることができる。
　なお実施の形態４においてビアホールの開口形状はほぼ円形であったが、楕円形、長円形等の他の形状であっても良い。

　本開示は、上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本開示を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。
　また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

１，２，３，４，５　半導体素子、１０　キャリアアンプ、１１　ピークアンプ、１２　分配器、１３　合成器、１６，１８，１９　線路、２１　半導体基板、２２　ソース電極、２３　ゲートパッド、２４　ゲート電極、２５　ドレイン電極、２６　ビアホール、２８　ゲートフィールドプレート、Ｌｇ　ゲート長、Ｌｇｆｐ　ゲートフィールドプレート長、Ｒ　ビアホールの直径、Ｗｇｕ１、Ｗｇｕ２　単位ゲート幅。

Claims

　入力された高周波信号を２分配する分配器と、
　第一のトランジスタを有し、分配された前記高周波信号の一方を増幅するキャリアアンプと、
　第二のトランジスタを有し、分配された前記高周波信号の他方を増幅するピークアンプと、
　前記キャリアアンプの出力信号と前記ピークアンプの出力信号とを合成する合成器と
を備え、
　前記第二のトランジスタの利得は前記第一のトランジスタの利得よりも高いことを特徴とするドハティ増幅器。
　前記第二のトランジスタの単位ゲート幅は前記第一のトランジスタの単位ゲート幅よりも短いことを特徴とする、請求項1に記載のドハティ増幅器。
　前記第二のトランジスタのゲート長は前記第一のトランジスタのゲート長よりも短いことを特徴とする、請求項1に記載のドハティ増幅器。
　前記第二のトランジスタのゲートフィールドプレート長は、前記第一のトランジスタのゲートフィールドプレート長よりも短いことを特徴とする、請求項1に記載のドハティ増幅器。
　前記第二のトランジスタのビアホールの断面積は、前記第一のトランジスタのビアホールの断面積よりも大きいことを特徴とする、請求項1に記載のドハティ増幅器。
　前記第一のトランジスタと前記第二のトランジスタは、同一の半導体基板上に形成されたことを特徴とする、請求項１から５のいずれか一項に記載のドハティ増幅器。