JP4927351B2

JP4927351B2 - ドハティ型増幅器

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Publication number: JP4927351B2
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Inventors: 功竹中
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Description

本発明は、ドハティ型増幅器に関する。

第３世代移動体通信方式であるＷ−ＣＤＭＡ（Wideband-Code Division Multiple Access）等、ピークファクタの高い変調波信号を用いるシステムにおいては、歪み規格を満足するため、増幅器に充分なバックオフが必要となる。しかしながら、一般に、バックオフが大きくなると、アンプ効率が低くなってしまう。そこで、バックオフの大きい領域での増幅器の高効率化を実現するための有効な手段として、ドハティ（Doherty）構成が提案されている（例えば、特許文献１〜３、非特許文献１）。

図１０は、特許文献１，２に開示されているマイクロ波ドハティ型増幅器を示す回路構成図である。ドハティ型増幅器１００は、ＡＢ級にバイアスされたメインアンプ１０１、Ｃ級にバイアスされたピークアンプ１０２、および１／４波長線路１０３，１０４を備えている。１／４波長線路１０３は、ドハティネットワークを構成しており、メインアンプ１０１およびピークアンプ１０２の出力を電力合成する。また、１／４波長線路１０４は、メインアンプ１０１とピークアンプ１０２とが同相で出力合成されるように、これらに入力される信号の位相差を調整する。

ドハティ型増幅器１００においては、１／４波長線路１０３のインピーダンス逆変換作用により、メインアンプ１０１の負荷ＲＬを変化させることができる。図１１は、ドハティ型増幅器１００の負荷線の変化の様子を説明するためのグラフである。同図において横軸および縦軸は、それぞれドレイン電圧およびドレイン電流を表す。また、線Ｌ１は、入力レベルが低く、ピークアンプがオフ状態にあるときに対応する。このとき、メインアンプ１０１のみが高負荷状態（＝２ＲＬ）となる。それにより、メインアンプ１０１は、バックオフが小さくなるため、高効率で動作する。

一方、線Ｌ２は、入力レベルが高く、ピークアンプがオン状態にあるときに対応する。このとき、メインアンプ１０１の負荷は低下（２ＲＬからＲＬに変化）する。また、ピークアンプ１０２も、増幅器全体のピークパワーを稼ぐため、高いピークパワーを維持しながらバックオフの大きい領域において高効率で動作することができる。なお、線Ｌ３は、ドハティ型増幅器１００全体の負荷（ＲＬ／２）を示している。

図１２は、ドハティ型増幅器およびＢ級増幅器それぞれにおける出力バックオフと効率特性との関係を示すグラフである。同図において横軸および縦軸は、それぞれ出力バックオフ［ｄＢ］および効率［％］を表す。また、曲線Ｃ１および曲線Ｃ２は、それぞれドハティ型増幅器およびＢ級増幅器に対応する。理論的には、ドハティ型増幅器は、飽和出力からのバックオフが６ｄＢとなる出力領域において、Ｂ級増幅器よりも高い効率を有する。
特開平７−２２８５２号公報特許第２９４５８３３号公報特開２００２−１２４８４０号公報 J. Cha et al., "High Efficiency Power Amplifier for CDMA Base Stations Using Doherty Configuration", IEEE MTT-S Int. Microwave Symp. Dig., June 2004, pp. 533-536 福田，平地、"ＧａＡｓ電界効果トランジスタの基礎"、電子情報通信学会、１９９２、ｐ５４

しかしながら、従来のドハティ型増幅器においては、Ｃ級増幅器で構成されるピークアンプが大きな振幅・位相歪みを有している。そのため、一般に、高効率特性と引き換えに、歪み特性が悪化してしまうという課題がある。したがって、通信システム全体での高効率化を図るためには、低歪みと高効率とを両立する増幅器が求められる。

ところで、非特許文献１には、トランジスタにMotorola社製（現Freescale社製）のＬＤＭＯＳ（Lateral Diffusion MOSFET）を用いたドハティ型増幅器が開示されている。図１３は、同文献に記載のドハティ型増幅器を示す回路構成図である。ドハティ型増幅器１１０は、メインアンプ１１１、ピークアンプ１１２、および１／４波長線路１１３，１１４を備えている。これらの各構成要素の機能は、図１０のドハティ型増幅器１００におけるものと同様である。

ドハティ型増幅器１１０においては、メインアンプ１１１およびピークアンプ１１２を構成するトランジスタとして、ＬＤＭＯＳが用いられている。このＬＤＭＯＳは、ファラデーシールド構造を採用することにより、高いアイソレーション特性を実現し、それにより高利得・高効率化を図っている。

ファラデーシールド構造とは、接地されるソース電極と接続されたファラデーシールド電極がゲート電極とドレイン電極との間に層間誘電体膜を介して配置された構造である。かかる構造によれば、ファラデーシールド電極の電磁遮蔽効果によって、ゲート−ドレイン間容量Ｃ_ｇｄを低減させ、入出力間で高いアイソレーション特性を獲得できる。一般に、非特許文献２に記載のとおり、ＡＢ級バイアスのトランジスタの利得は、Ｃ_ｇｄが低減すると向上する。したがって、ドハティ型増幅器においても、高いアイソレーション特性をもつトランジスタを用いることで、高利得・高効率化を図ることができると考えられる。

しかしながら、図１３のドハティ型増幅器においては、入力レベルの増大に伴ってオフ状態からオン状態に移行する際のピークアンプ１１２側での利得変化が非常に大きくなり、ピークアンプ１１２で歪みが発生する。この歪み成分は、ドハティ型増幅器全体の歪み特性の劣化につながってしまう。そのため、従来のドハティ型増幅器においては、高効率特性と低歪み特性との両立が困難であった。

本発明によるドハティ型増幅器は、入力端子と出力端子との間の第１の経路中に設けられ、第１の級（class）にバイアスされる第１の増幅器と、上記第１の経路と並列する第２の経路中に設けられ、上記第１の級とは異なる第２の級にバイアスされる第２の増幅器と、上記第１の経路における上記第１の増幅器の出力側、または上記第２の経路における上記第２の増幅器の出力側に設けられた波長線路と、を備え、上記第１の級は、Ａ級、ＡＢ級またはＢ級であり、上記第２の級は、Ｂ級またはＣ級であり、トランジスタの出力端子から入力端子への通過損失であるアイソレーションは、上記第１の級にバイアスされた上記第１の増幅器を構成する第１のトランジスタのほうが、上記第２の級にバイアスされた上記第２の増幅器を構成する第２のトランジスタよりも大きいことを特徴とする。

このドハティ型増幅器においては、第１および第２の増幅器がそれぞれメインアンプおよびピークアンプとして機能する。そして、第１の増幅器を構成するトランジスタとしてアイソレーション特性の高いものを用いることにより、利得が改善され、高効率な特性を得ることができる。一方で、第２の増幅器を構成するトランジスタとしては、アイソレーション特性の低いものを用いている。これにより、第２の増幅器での入力レベル増大に伴う利得変化を小さく抑えることができるため、このドハティ型増幅器全体の歪み特性の劣化を抑制することができる。よって、高効率特性と低歪み特性とが両立される。

なお、トランジスタのアイソレーションは、当該トランジスタが電界効果トランジスタで構成される場合、その出力端子（ドレイン端子）から入力端子（ゲート端子）への通過損失として定義される。

本発明によれば、効率が高く、且つ歪みが小さいドハティ型増幅器が実現される。

以下、図面を参照しつつ、本発明によるドハティ型増幅器の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。

（第１実施形態）
図１は、本発明によるドハティ型増幅器の第１実施形態を示す回路構成図である。ドハティ型増幅器１は、入力端子７２と出力端子７４との間の経路Ｐ１（第１の経路）中に設けられ、第１の級にバイアスされるメインアンプ１０（第１の増幅器）と、経路Ｐ１と並列する経路Ｐ２（第２の経路）中に設けられ、第１の級とは異なる第２の級にバイアスされるピークアンプ２０（第２の増幅器）と、経路Ｐ１におけるメインアンプ１０の出力側に設けられた波長線路３２と、を備えている。このドハティ型増幅器１は、マイクロ波帯およびミリ波帯において使用される高出力増幅器である。

第１の級は、Ａ級、ＡＢ級またはＢ級である。また、第２の級は、Ｂ級またはＣ級である。ただし、第１および第２の級は、相異なる。したがって、第１の級がＡ級またはＡＢ級のときは、第２の級はＢ級またはＣ級である。また、第１の級がＢ級のときは、第２の級はＣ級である。本実施形態においては、第１および第２の級がそれぞれＡＢ級およびＣ級であるとして説明する。

メインアンプ１０は、ＦＥＴ（電界効果トランジスタ）１２、内部入力整合回路１４、および内部出力整合回路１６を有して構成されている。また、ピークアンプ２０は、ＦＥＴ２２、内部入力整合回路２４、および内部出力整合回路２６を有して構成されている。ここで、ＡＢ級バイアス時のＦＥＴ１２（第１のトランジスタ）のアイソレーションは、Ｃ級バイアス時のＦＥＴ２２（第２のトランジスタ）のアイソレーションよりも大きい。なお、ＦＥＴのアイソレーションは、その出力端子（ドレイン端子）から入力端子（ゲート端子）への通過損失として定義される。

波長線路３２は、１／４波長線路であり、波長線路３４と共にドハティネットワーク３０を構成している。この波長線路３４も１／４波長線路である。また、波長線路３２および波長線路３４の特性インピーダンスは、それぞれ５０Ωおよび３５Ωである。波長線路３４は、経路Ｐ１および経路Ｐ２の分岐点と出力端子７４との間に設けられている。

さらに、ドハティ型増幅器１は、位相差調整回路４０、外部入力整合回路５２，５４、および外部出力整合回路６２，６４を備えている。位相差調整回路４０は、メインアンプ１０とピークアンプ２０とが同相で出力合成されるように、これらに入力される信号の位相差を調整する。この位相差調整回路４０は、波長線路４２，４４を有している。これらの波長線路４２および波長線路４４は、共に１／４波長線路であり、特性インピーダンスはそれぞれ３５Ωおよび５０Ωである。波長線路４２は、入力端子７２と経路Ｐ１および経路Ｐ２の分岐点との間に設けられている。一方の波長線路４４は、経路Ｐ２におけるピークアンプ２０の入力側に設けられている。

外部入力整合回路５２は、経路Ｐ１におけるメインアンプ１０の入力側に設けられている。外部入力整合回路５４は、経路Ｐ２におけるピークアンプ２０と波長線路４４との間に設けられている。また、外部出力整合回路６２は、経路Ｐ１におけるメインアンプ１０と波長線路３２との間に設けられている。外部出力整合回路６４は、経路Ｐ２におけるピークアンプ２０の出力側に設けられている。

なお、内部入力整合回路１４，２４、内部出力整合回路１６，２６、外部入力整合回路５２，５４および外部出力整合回路６２，６４は、入力レベルの増加に伴い、メインアンプ１０側のＦＥＴ１２の負荷が、効率マッチからパワーマッチに変化し、ピークアンプ２０側のＦＥＴ２２の負荷が、Ｃ級バイアス時の最大利得点からパワーマッチに変化するよう設定される。これにより、高効率なメインアンプ１０の負荷変動と、低歪みなピークアンプ２０の負荷変動とを実現する。

図２は、ＦＥＴ１２の構造を示す断面図である。ＦＥＴ１２は、ＧａＡｓ基板１２１、チャネル層１２２、コンタクト層１２３、層間誘電体膜１２４ａ，１２４ｂ、ソース電極１２５、ゲート電極１２６、ドレイン電極１２７、フィールドプレート電極１２８、ファラデーシールド電極１２９、ゲート端子１３１、およびドレイン端子１３２を有している。

ファラデーシールド電極１２９は、チャネル層１２２上のゲート電極１２６とドレイン電極１２７との間の領域に、層間誘電体膜１２４ａ，１２４ｂを介して設けられている。このファラデーシールド電極１２９は、ソース電極１２５と電気的に接続されるとともに、ゲート電極１２６およびドレイン電極１２７と電気的に絶縁されている。ドハティ型増幅器１の動作時、ソース電極１２５は接地される。したがって、ソース電極１２５に接続されたファラデーシールド電極１２９も接地されることになる。ゲート端子１３１およびドレイン端子１３２は、それぞれゲート電極１２６およびドレイン電極１２７に接続されている。

図３は、ＦＥＴ２２の構造を示す断面図である。ＦＥＴ２２は、ＧａＡｓ基板２２１、チャネル層２２２、コンタクト層２２３、層間誘電体膜２２４ａ，２２４ｂ、ソース電極２２５、ゲート電極２２６、ドレイン電極２２７、フィールドプレート電極２２８、ゲート端子２３１、およびドレイン端子２３２を有している。

フィールドプレート電極２２８は、ゲート電極２２６におけるドレイン電極２２７側の側面に接して設けられている。本実施形態においてゲート電極２２６とフィールドプレート電極２２８とは、同一の導電材料によって一体に形成されている。なお、図２に示したようにＦＥＴ１２にもフィールドプレート電極１２８が設けられているが、ＦＥＴ１２においてフィールドプレート電極１２８を設けることは必須ではない。

なお、これらのＦＥＴ１２，２２は、図４に示すように、内部入力整合回路１４，２４および内部出力整合回路１６，２６と共に１つのパッケージ（ＰＫＧ）８０内に収納されて、高出力トランジスタモジュールの形態をとってもよい。すなわち、メインアンプ１０およびピークアンプ２０は、１つのパッケージ内に設けられてもよい。同図において、端子Ｔ１〜Ｔ４は、それぞれ上述の外部入力整合回路５２、外部入力整合回路５４、外部出力整合回路６２および外部出力整合回路６４に接続される端子である。あるいは、メインアンプ１０およびピークアンプ２０は、１つのチップ上に設けられて、モノリシックマイクロ波集積回路（ＭＭＩＣ：Monolithic Microwave Integrated Circuit）の形態をとってもよい。

次に、ドハティ型増幅器１の動作および効果を説明する。ドハティ型増幅器１においては、ＡＢ級にバイアスされたメインアンプ１０と、Ｃ級にバイアスされたピークアンプ２０が、基本波周波数の１／４波長のインピーダンス線路（波長線路３２，３４）で構成されるドハティネットワーク３０により電力合成される。この１／４波長線路３２，３４のインピーダンス逆変換作用によって、入力レベルが低くピークアンプ２０がオフの状態ではメインアンプ１０のみが高負荷状態で高効率動作する。

一方、入力レベルが高くピークアンプ２０がオン状態になると、メインアンプ１０の負荷が低下するとともに、ピークアンプ２０も、ピークパワーを稼ぐため、高いピークパワーを維持しながらバックオフの大きい領域で高効率動作をすることができる。ここで、ピークアンプ２０側のＦＥＴ２２として、低アイソレーション特性をもつＦＥＴを用いているため、ピークアンプ２０での入力レベル増大に伴う利得変化を小さく抑えることができ、ドハティ型増幅器１全体の歪み劣化を抑制することができる。

図５は、Ｃ級バイアス時のＦＥＴの等価回路を示す回路構成図である。同図を見てわかるように、Ｃ級バイアス時では、ゲート−ドレイン間容量Ｃ_ｇｄを大きくして低アイソレーション特性にした方が、Ｃ_ｇｄを小さくして高アイソレーション特性にした場合より、通過利得は高くなる。したがって、低アイソレーション特性をもつＦＥＴの方が、入力レベルの変化に伴うＣ級バイアス時の利得変化が小さい。よって、ドハティ型増幅器１においては、高効率特性と低歪み特性とが両立される。

上述のとおり、ドハティ型増幅器において、メインアンプ側に、高アイソレーション特性をもつトランジスタを適用すると、低入力レベル時のバックオフの大きい領域で、利得が改善され、効率特性も改善できる。一方で、ピークアンプ側には、メインアンプ側と異なり、低アイソレーション特性をもつトランジスタを適用すると、ピークアンプ側で発生する歪みを抑制でき、低歪みな動作が可能となる。

図６（ａ）、図６（ｂ）および図６（ｃ）は、ピークアンプ側に低アイソレーション特性のトランジスタを用いたドハティ型増幅器１について、Ｃ級バイアス時の等利得円、メインアンプとピークアンプの振幅・位相特性、および相互変調歪み特性をそれぞれ示すグラフである。一方、図７（ａ）、図７（ｂ）および図７（ｃ）は、ピークアンプ側にもメインアンプ側と同じく高アイソレーション特性をもつトランジスタ用いた従来のドハティ型増幅器について、Ｃ級バイアス時の等利得円、メインアンプとピークアンプの振幅・位相特性、および相互変調歪み特性をそれぞれ示すグラフである。

図６（ａ）に示すように、低アイソレーション特性をもつトランジスタのＣ級バイアス時の利得特性は、高い最大利得を示し、入力レベル増大に伴う負荷インピーダンスの変化に対し特性変化が小さい。一方、図７（ａ）に示すように、高アイソレーション特性をもつトランジスタのＣ級バイアス時の利得特性は、低い最大利得を示し、入力レベル増大に伴う負荷インピーダンスの変化に対し特性変化が非常に大きい。

つまり、ピークアンプ側にも、メインアンプと同じ高アイソレーションのトランジスタを用いると、入力レベルの増大に伴ってオフからオン状態に変化するときの利得変化が非常に大きく、ドハティ型増幅器全体の歪み特性が劣化してしまう。これに対し、ドハティ型増幅器１のように、ピークアンプ側のトランジスタにメインアンプ側と異なり低アイソレーション特性をもつトランジスタを適用することにより、入力レベルの増大に伴ってオフからオン状態に変化するときのピークアンプの利得変化を小さく抑えることができ、ドハティ型増幅器全体の歪み劣化を抑止できる。したがって、上記実施形態のような構成をとることにより、高効率で、且つ、低歪みなドハティ型増幅器が実現されるのである。

また、メインアンプ１０のＦＥＴ１２は、ファラデーシールド電極１２９（図２参照）を有して構成されている。ＦＥＴ１２においては、ファラデーシールド電極１２９の電磁遮蔽効果により、ゲート−ドレイン間容量が低減され、入出力間で高いアイソレーションが得られる。このように、ファラデーシールド電極１２９を設けることにより、簡略な構成で高アイソレーション特性をもつＦＥＴを実現することができる。

ピークアンプ２０のＦＥＴ２２は、フィールドプレート電極２２８（図３参照）を有して構成されている。ＦＥＴ２２においては、ゲート電極２２６からドレイン電極２２７側へ張り出したフィールドプレート電極２２８の長さを調整することにより、ゲート−ドレイン間容量を適当な値に設定し、それによりＣ級バイアス時に低アイソレーション特性を得ることができる。このように、フィールドプレート電極２２８を設けることにより、簡略な構成で低アイソレーション特性をもつＦＥＴを実現することができる。

メインアンプ１０およびピークアンプ２０を１つのパッケージ内に設けた場合、ドハティ型増幅器１の構成を簡略化することができる。また、メインアンプ１０およびピークアンプ２０を１つのチップ上に設けた場合、ドハティ型増幅器１の製造工程を簡略化することができる。

なお、本実施形態においては、波長線路３２が経路Ｐ１におけるメインアンプ１０の出力側に設けられた例を示したが、波長線路３２は、図１４に示すように、経路Ｐ２におけるピークアンプ２０の出力側に設けられていてもよい。この場合、波長線路４４は、経路Ｐ１におけるメインアンプ１０の入力側に設けられている。同図に示すドハティ型増幅器においても、図１に示すドハティ型増幅器と同様の動作および効果を得ることができる。

（第２実施形態）
図８は、本発明によるドハティ型増幅器の第２実施形態を示す回路構成図である。ドハティ型増幅器２は、入力端子７２と出力端子７４との間の経路Ｐ１中に設けられ、第１の級にバイアスされるメインアンプ９２（第１の増幅器）と、経路Ｐ１と並列する経路Ｐ２中に設けられ、第１の級とは異なる第２の級にバイアスされるピークアンプ９４（第２の増幅器）と、経路Ｐ１におけるメインアンプ９２の出力側に設けられた波長線路３２と、を備えている。

また、ドハティ型増幅器２は、バイアス制御ネットワーク９３，９５、および波長線路３４，４２，４４を備えている。これらのうち、波長線路３２，３４，４２，４４、入力端子７２および出力端子７４それぞれの構成は、ドハティ型増幅器１におけるものと同様である。本実施形態においても、第１の級にバイアス時のメインアンプ９２を構成するＦＥＴのアイソレーションは、第２の級にバイアス時のピークアンプ９４を構成するＦＥＴのアイソレーションよりも大きい。

図９は、メインアンプ９２およびピークアンプ９４を構成するＦＥＴの構造を示す断面図である。本実施形態においては、メインアンプ９２を構成するＦＥＴとピークアンプ９４を構成するＦＥＴとは、互いに等しい構造を有している。このＦＥＴは、ＧａＡｓ基板９０１、チャネル層９０２、コンタクト層９０３、層間誘電体膜９０４ａ，９０４ｂ、ソース電極９０５、ゲート電極９０６、ドレイン電極９０７、フィールドプレート電極９０８、制御電極９０９、ゲート端子９１１、ドレイン端子９１２、および制御端子９１３を有している。

制御電極９０９は、チャネル層９０２上のゲート電極９０６とドレイン電極９０７との間の領域に、層間誘電体膜９０４ａ，９０４ｂを介して設けられている。この制御電極９０９は、ゲート電極９０６およびドレイン電極９０７と電気的に絶縁されている。制御電極９０９には、制御端子９１３が接続されている。この制御端子９１３は、制御電極９０９に制御電圧を印加するための端子である。

ドハティ型増幅器２においては、制御電極９０９に印加する制御電圧（Ｖｃｐ）によりゲート空乏層ＤＬ（図９参照）を変化させることで、ゲート−ドレイン間容量Ｃ_ｇｄを変化させてアイソレーション特性をコントロールできる。これにより、高効率・低歪み特性が得られるよう、メインアンプ９２およびピークアンプ９４のアイソレーション特性を最適化できる。

メインアンプ９２を構成するＦＥＴの制御端子９１３には、バイアス制御ネットワーク９３が接続されている。また、ピークアンプ９４を構成するＦＥＴの制御端子９１３には、バイアス制御ネットワーク９５が接続されている。これらのバイアス制御ネットワーク９３，９５は、それぞれメインアンプ９２およびピークアンプ９４に与える制御電圧（Ｖｃｐ＿ｍａｉｎ、Ｖｃｐ＿ｐｅａｋ）をシステム信号の包絡線（エンベロープ）に合わせて、効率・歪み特性が最適化できるよう制御する。

かかる構成のドハティ型増幅器２は、上述のドハティ型増幅器１が奏する効果に加えて、以下の効果を奏することができる。ドハティ型増幅器２においては、図９に示すＦＥＴをメインアンプ９２およびピークアンプ９４の双方に適用することにより、同一の構造のＦＥＴを用いつつも、メインアンプ９２側のＦＥＴのアイソレーションを比較的高くし、ピークアンプ９４側のＦＥＴのアイソレーションを比較的低くすることができる。この点に関し、基地局アンプ等で使用される高出力トランジスタは、複数のチップが整合回路とともに１つのＰＫＧに収納された高周波モジュールの形態をとることが多い。このような高周波モジュール形態では、収量などのチップ製造コストを鑑みると、同一のトランジスタ構造のチップを使用した方が、低コスト化が図れる。

なお、本実施形態においては、波長線路３２が経路Ｐ１におけるメインアンプ９２の出力側に設けられた例を示したが、波長線路３２は、図１５に示すように、経路Ｐ２におけるピークアンプ９４の出力側に設けられていてもよい。この場合、波長線路４４は、経路Ｐ１におけるメインアンプ９２の入力側に設けられている。同図に示すドハティ型増幅器においても、図８に示すドハティ型増幅器と同様の動作および効果を得ることができる。

上述した本発明によるドハティ型増幅器は、例えば、Ｗ−ＣＤＭＡ等、ピークファクタの高い変調波信号を用いるシステムに好適に適用することができる。

本発明によるドハティ型増幅器の第１実施形態を示す回路構成図である。メインアンプを構成するＦＥＴの構造を示す断面図である。ピークアンプを構成するＦＥＴの構造を示す断面図である。実施形態の変形例を説明するための図である。Ｃ級バイアス時のＦＥＴの等価回路を示す回路構成図である。（ａ）、（ｂ）および（ｃ）は、実施形態に係るドハティ型増幅器について、Ｃ級バイアス時の等利得円、メインアンプとピークアンプの振幅・位相特性、および相互変調歪み特性をそれぞれ示すグラフである。（ａ）、（ｂ）および（ｃ）は、従来のドハティ型増幅器について、Ｃ級バイアス時の等利得円、メインアンプとピークアンプの振幅・位相特性、および相互変調歪み特性をそれぞれ示すグラフである。本発明によるドハティ型増幅器の第２実施形態を示す回路構成図である。メインアンプおよびピークアンプを構成するＦＥＴの構造を示す断面図である。特許文献１，２に開示されているマイクロ波ドハティ型増幅器を示す回路構成図である。図１０のドハティ型増幅器の負荷線の変化の様子を説明するためのグラフである。ドハティ型増幅器およびＢ級増幅器それぞれにおける出力バックオフと効率特性との関係を示すグラフである。非特許文献１に記載のドハティ型増幅器を示す回路構成図である。図１に示すドハティ型増幅器の変形例を示す回路構成図である。図８に示すドハティ型増幅器の変形例を示す回路構成図である。

符号の説明

１ドハティ型増幅器
２ドハティ型増幅器
１０メインアンプ
１４，２４内部入力整合回路
１６，２６内部出力整合回路
２０ピークアンプ
３０ドハティネットワーク
３２，３４，４２，４４波長線路
４０位相差調整回路
５２，５４外部入力整合回路
６２，６４外部出力整合回路
７２入力端子
７４出力端子
９２メインアンプ
９３，９５バイアス制御ネットワーク
９４ピークアンプ
１２１ＧａＡｓ基板
１２２チャネル層
１２３コンタクト層
１２４ａ，１２４ｂ層間誘電体膜
１２５ソース電極
１２６ゲート電極
１２７ドレイン電極
１２８フィールドプレート電極
１２９ファラデーシールド電極
１３１ゲート端子
１３２ドレイン端子
２２１ＧａＡｓ基板
２２２チャネル層
２２３コンタクト層
２２４ａ，２２４ｂ層間誘電体膜
２２５ソース電極
２２６ゲート電極
２２７ドレイン電極
２２８フィールドプレート電極
２３１ゲート端子
２３２ドレイン端子
９０１ＧａＡｓ基板
９０２チャネル層
９０３コンタクト層
９０４ａ，９０４ｂ層間誘電体膜
９０５ソース電極
９０６ゲート電極
９０７ドレイン電極
９０８フィールドプレート電極
９０９制御電極
９１１ゲート端子
９１２ドレイン端子
９１３制御端子

Claims

入力端子と出力端子との間の第１の経路中に設けられ、第１の級にバイアスされる第１の増幅器と、
前記第１の経路と並列する第２の経路中に設けられ、前記第１の級とは異なる第２の級にバイアスされる第２の増幅器と、
前記第１の経路における前記第１の増幅器の出力側、または前記第２の経路における前記第２の増幅器の出力側に設けられた波長線路と、を備え、
前記第１の級は、Ａ級、ＡＢ級またはＢ級であり、
前記第２の級は、Ｂ級またはＣ級であり、
トランジスタの出力端子から入力端子への通過損失であるアイソレーションは、前記第１の級にバイアスされた前記第１の増幅器を構成する第１のトランジスタのほうが、前記第２の級にバイアスされた前記第２の増幅器を構成する第２のトランジスタよりも大きいことを特徴とするドハティ型増幅器。
請求項１に記載のドハティ型増幅器において、
前記第１のトランジスタは、ソース電極、ゲート電極、ドレイン電極、および前記ゲート電極と前記ドレイン電極との間に設けられたファラデーシールド電極を有する電界効果トランジスタであり、
前記ファラデーシールド電極は、前記ソース電極と電気的に接続されるとともに、前記ゲート電極および前記ドレイン電極と電気的に絶縁されているドハティ型増幅器。
請求項２に記載のドハティ型増幅器において、
前記第２のトランジスタは、ソース電極、ゲート電極、ドレイン電極、および前記ゲート電極における前記ドレイン電極側の側面に接して設けられたフィールドプレート電極を有する電界効果トランジスタであるドハティ型増幅器。
請求項１に記載のドハティ型増幅器において、
前記第１および第２のトランジスタは共に、
ソース電極、ゲート電極、およびドレイン電極を有する電界効果トランジスタであり、
前記ゲート電極と前記ドレイン電極との間に設けられ、当該ゲート電極および当該ドレイン電極と電気的に絶縁された制御電極と、
前記制御電極に電圧を印加するための制御端子と、を更に有しているドハティ型増幅器。
請求項１乃至４いずれかに記載のドハティ型増幅器において、
前記第１および第２の増幅器は、１つのパッケージ内に設けられているドハティ型増幅器。
請求項１乃至４いずれかに記載のドハティ型増幅器において、
前記第１および第２の増幅器は、１つのチップ上に設けられているドハティ型増幅器。
入力端子と出力端子の間の第１の経路中に設けられ、第１の級にバイアスされる第１の増幅器と、
前記第１の経路と並列する第２の経路中に設けられ、前記第１の級とは異なる第２の級にバイアスされる第２の増幅器と、
前記第１の経路における前記第１の増幅器の出力側、または前記第２の経路における前記第２の増幅器の出力側に設けられた波長線路と、を備え、
前記第１の級は、Ａ級、ＡＢ級、またはＣ級であり、
前記第２の級は、Ｂ級またはＣ級であり、
前記第１の増幅器を構成する第１のトランジスタには、ソース電極、ゲート電極、ドレイン電極、および前記ゲート電極と前記ドレイン電極との間に設けられたファラデーシールド電極を有する電解効果トランジスタであり、
前記第２の増幅器を構成する第２のトランジスタには、ファラデーシールド電極を持たない電解効果トランジスタであることを特徴とするドハティ型増幅器。