JP2003100886A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2003100886A JP2003100886A JP2001294888A JP2001294888A JP2003100886A JP 2003100886 A JP2003100886 A JP 2003100886A JP 2001294888 A JP2001294888 A JP 2001294888A JP 2001294888 A JP2001294888 A JP 2001294888A JP 2003100886 A JP2003100886 A JP 2003100886A
- Authority
- JP
- Japan
- Prior art keywords
- stage
- input
- semiconductor substrate
- amplification
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】ＲＦ電力増幅回路は動作時には、出力から入力
への信号リーク量を極力小さくする（アイソレーション
特性）ことが求められる。ＲＦ電力増幅回路として二段
増幅回路を同一素子形成領域内に形成すると、各段の入
出力アイソレーション（Ｓ１２）は−１８ｄＢ程度であ
るが、二段を直列に接続して動作させた場合の入出力ア
イソレーション（Ｓ１２）が−１８ｄＢ−１８ｄＢ＝−
３６ｄＢにならずに、−３０ｄＢまたは−２５ｄＢと悪
化してしまう場合がある。 【解決手段】ＲＦ電力増幅回路の２段カスケード接続の
２つの増幅素子を、半導体基板１内では半導体基板１と
つながる増幅素子分離層４１で分離し、半導体基板１表
面よりも上では、保護絶縁膜１７中にシールド電極２０
を形成して互いの干渉を遮断する構造としているので、
動作中におけるＲＦ電力増幅回路の入出力アイソレーシ
ョン特性を従来に比べて大幅に改善することができる。
への信号リーク量を極力小さくする（アイソレーション
特性）ことが求められる。ＲＦ電力増幅回路として二段
増幅回路を同一素子形成領域内に形成すると、各段の入
出力アイソレーション（Ｓ１２）は−１８ｄＢ程度であ
るが、二段を直列に接続して動作させた場合の入出力ア
イソレーション（Ｓ１２）が−１８ｄＢ−１８ｄＢ＝−
３６ｄＢにならずに、−３０ｄＢまたは−２５ｄＢと悪
化してしまう場合がある。 【解決手段】ＲＦ電力増幅回路の２段カスケード接続の
２つの増幅素子を、半導体基板１内では半導体基板１と
つながる増幅素子分離層４１で分離し、半導体基板１表
面よりも上では、保護絶縁膜１７中にシールド電極２０
を形成して互いの干渉を遮断する構造としているので、
動作中におけるＲＦ電力増幅回路の入出力アイソレーシ
ョン特性を従来に比べて大幅に改善することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特
に、音声、データ等の無線信号を増幅して出力する移動
体無線通信装置に搭載されるＲＦ電力増幅回路用の半導
体装置に関するものである。
に、音声、データ等の無線信号を増幅して出力する移動
体無線通信装置に搭載されるＲＦ電力増幅回路用の半導
体装置に関するものである。
【０００２】
【従来の技術】移動体無線通信装置のなかでも、とくに
セルラーなどの移動体無線装置では、不要な電波輻射を
できるだけ避けるために、その送信電力を通信状況に応
じて変える機能を有する。図３は、この種の移動体無線
装置に搭載されるＲＦ電力増幅回路の一例を示す回路図
である。
セルラーなどの移動体無線装置では、不要な電波輻射を
できるだけ避けるために、その送信電力を通信状況に応
じて変える機能を有する。図３は、この種の移動体無線
装置に搭載されるＲＦ電力増幅回路の一例を示す回路図
である。
【０００３】同図に示すＲＦ電力増幅回路１００はＲＦ
パワーモジュールとして形成され、入力側に入力段増幅
素子１１０、中央部にバイアス回路内蔵段間整合回路１
３２、出力側に出力段増幅素子１２０から構成される。
入力段増幅素子１１０は、バイアス回路内蔵入力段整合
回路１１２及び入力段ＭＯＳＦＥＴ１１１からなり、出
力段増幅素子１２０は、バイアス回路内蔵出力段整合回
路１２２及び出力段ＭＯＳＦＥＴ１２１からなる。
パワーモジュールとして形成され、入力側に入力段増幅
素子１１０、中央部にバイアス回路内蔵段間整合回路１
３２、出力側に出力段増幅素子１２０から構成される。
入力段増幅素子１１０は、バイアス回路内蔵入力段整合
回路１１２及び入力段ＭＯＳＦＥＴ１１１からなり、出
力段増幅素子１２０は、バイアス回路内蔵出力段整合回
路１２２及び出力段ＭＯＳＦＥＴ１２１からなる。
【０００４】このＲＦ電力増幅回路をシリコンＭＯＳＦ
ＥＴで構成する場合、一例として次のような構造が考え
られる。
ＥＴで構成する場合、一例として次のような構造が考え
られる。
【０００５】シリコン基板（グランド）上にエピタキシ
ャル層を形成し、エピタキシャル層内、或いは、エピタ
キシャル層に形成されたウェル領域内にＭＯＳＦＥＴ，
コンデンサ，ダイオード，スパイラルインダクタンス，
配線などの素子からなる入力段増幅素子１１０、出力段
増幅素子１２０を配置する。
ャル層を形成し、エピタキシャル層内、或いは、エピタ
キシャル層に形成されたウェル領域内にＭＯＳＦＥＴ，
コンデンサ，ダイオード，スパイラルインダクタンス，
配線などの素子からなる入力段増幅素子１１０、出力段
増幅素子１２０を配置する。
【０００６】また、ＲＦ電力増幅回路１００を図３のよ
うに、二段増幅回路で構成する場合、一段目の増幅素子
及び整合回路素子と二段目の増幅素子及び整合回路素子
が同一エピタキシャル層（又は、エピタキシャル層に形
成されたウェル領域）内に配置される。
うに、二段増幅回路で構成する場合、一段目の増幅素子
及び整合回路素子と二段目の増幅素子及び整合回路素子
が同一エピタキシャル層（又は、エピタキシャル層に形
成されたウェル領域）内に配置される。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
ように、ＲＦ電力増幅回路として二段増幅回路を構成す
る場合、動作時には、出力から入力への信号リーク量を
極力小さくする（アイソレーション特性）ことが求めら
れる。各段の入出力アイソレーション（Ｓ１２）は−１
８ｄＢ程度得られるが、二段を直列に接続して動作させ
た場合の入出力アイソレーション（Ｓ１２）が−１８ｄ
Ｂ−１８ｄＢ＝−３６ｄＢにならずに、−３０ｄＢまた
は−２５ｄＢと悪化してしまう場合がある。
ように、ＲＦ電力増幅回路として二段増幅回路を構成す
る場合、動作時には、出力から入力への信号リーク量を
極力小さくする（アイソレーション特性）ことが求めら
れる。各段の入出力アイソレーション（Ｓ１２）は−１
８ｄＢ程度得られるが、二段を直列に接続して動作させ
た場合の入出力アイソレーション（Ｓ１２）が−１８ｄ
Ｂ−１８ｄＢ＝−３６ｄＢにならずに、−３０ｄＢまた
は−２５ｄＢと悪化してしまう場合がある。
【０００８】これは、一段目増幅回路と二段目増幅回路
を構成する配線、素子、ＦＥＴの活性領域の配置が互い
に近接し、さらに、一段目増幅回路及び二段目増幅回路
のＦＥＴの活性領域が同一エピタキシャル層に配置され
ているため、一段目増幅回路と二段目増幅回路との間で
エピタキシャル層中、もしくはチップ表面の空間で電磁
界的な結合が発生してしまう。この結果、二段増幅回路
として見た場合の入出力アイソレーション特性（Ｓ１
２）が悪化してしまう。このような入出力アイソレーシ
ョン（Ｓ１２）悪化現象はインピーダンス特性の不安定
や発振現象を引き起こす。電力増幅回路のインピーダン
ス特性が不安定であれば実装時のＲＦ特性の再現性が乏
しくなる。このようにアイソレーション特性の悪化はＲ
Ｆ電力増幅回路として正常な動作が妨げられる要因にな
る。
を構成する配線、素子、ＦＥＴの活性領域の配置が互い
に近接し、さらに、一段目増幅回路及び二段目増幅回路
のＦＥＴの活性領域が同一エピタキシャル層に配置され
ているため、一段目増幅回路と二段目増幅回路との間で
エピタキシャル層中、もしくはチップ表面の空間で電磁
界的な結合が発生してしまう。この結果、二段増幅回路
として見た場合の入出力アイソレーション特性（Ｓ１
２）が悪化してしまう。このような入出力アイソレーシ
ョン（Ｓ１２）悪化現象はインピーダンス特性の不安定
や発振現象を引き起こす。電力増幅回路のインピーダン
ス特性が不安定であれば実装時のＲＦ特性の再現性が乏
しくなる。このようにアイソレーション特性の悪化はＲ
Ｆ電力増幅回路として正常な動作が妨げられる要因にな
る。
【０００９】本発明の目的は、同一エピタキシャル層に
形成される二段及びそれ以上の多段のＦＥＴで主として
構成されるＲＦ電力増幅回路を含む半導体装置におい
て、入出力間のアイソレーション特性が改善された構造
を有する半導体装置を提供することにある。
形成される二段及びそれ以上の多段のＦＥＴで主として
構成されるＲＦ電力増幅回路を含む半導体装置におい
て、入出力間のアイソレーション特性が改善された構造
を有する半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
複数の増幅素子が半導体基板内の素子形成領域に形成さ
れ、かつ、カスケード接続された半導体装置において、
前記増幅素子の接地端子と短絡する接地領域を前記半導
体基板内に有し、前記接地領域と前記素子形成領域以外
の領域で短絡される増幅素子分離層が前記複数の増幅素
子の間に介在することを特徴とする。
複数の増幅素子が半導体基板内の素子形成領域に形成さ
れ、かつ、カスケード接続された半導体装置において、
前記増幅素子の接地端子と短絡する接地領域を前記半導
体基板内に有し、前記接地領域と前記素子形成領域以外
の領域で短絡される増幅素子分離層が前記複数の増幅素
子の間に介在することを特徴とする。
【００１１】本発明の半導体装置は、好適な適用形態と
して、前記増幅素子分離層の上に、前記増幅素子分離層
と接続され、かつ、前記複数の増幅素子の半導体基板上
での相互干渉を防止するシールド電極が形成され、前記
半導体基板上には絶縁膜が形成され、前記シールド電極
は、前記絶縁膜が形成され、前記増幅素子分離層上の前
記絶縁膜に空けられた開口に埋め込まれたシールド金属
を含む。
して、前記増幅素子分離層の上に、前記増幅素子分離層
と接続され、かつ、前記複数の増幅素子の半導体基板上
での相互干渉を防止するシールド電極が形成され、前記
半導体基板上には絶縁膜が形成され、前記シールド電極
は、前記絶縁膜が形成され、前記増幅素子分離層上の前
記絶縁膜に空けられた開口に埋め込まれたシールド金属
を含む。
【００１２】本発明の半導体装置は、別の好適な適用形
態として、前記増幅素子はトランジスタと整合回路から
構成される。
態として、前記増幅素子はトランジスタと整合回路から
構成される。
【００１３】本発明の半導体装置は、さらに別の好適な
適用形態として、前記接地端子は、ソース・ドレイン拡
散層のいずれか一方である。
適用形態として、前記接地端子は、ソース・ドレイン拡
散層のいずれか一方である。
【００１４】
【発明の実施の形態】本発明の実施形態について図面を
参照して詳細に説明する。まず、図１は、本実施形態の
半導体装置の断面図であり、図２は、本実施形態の半導
体装置の平面図である。図１は、本実施形態によるＲＦ
電力増幅回路１００の２段カスケード接続の増幅素子１
１０、１２０のうち、一つの増幅素子に含まれるｎチャ
ネル型ＭＯＳＦＥＴ１１１（ｎチャネル型ＭＯＳＦＥＴ
１２１も同じ構造）と、ＲＦ電力増幅回路１００の２段
カスケード接続の増幅素子を互いに分離する増幅素子分
離層の断面図を示している。
参照して詳細に説明する。まず、図１は、本実施形態の
半導体装置の断面図であり、図２は、本実施形態の半導
体装置の平面図である。図１は、本実施形態によるＲＦ
電力増幅回路１００の２段カスケード接続の増幅素子１
１０、１２０のうち、一つの増幅素子に含まれるｎチャ
ネル型ＭＯＳＦＥＴ１１１（ｎチャネル型ＭＯＳＦＥＴ
１２１も同じ構造）と、ＲＦ電力増幅回路１００の２段
カスケード接続の増幅素子を互いに分離する増幅素子分
離層の断面図を示している。
【００１５】本実施形態のＲＦ電力増幅回路は、図１に
示す、半導体基板１上に形成されたパワーＭＯＳＦＥＴ
を２段にカスケード接続した形で構成される。すなわ
ち、通常接地電位に固定されるｐ型半導体基板１の上に
はｎ型エピタキシャル層が形成されるが、ｎチャネル型
ＭＯＳＦＥＴ形成領域のｐ型半導体基板１とエピタキシ
ャル層との界面には予めｐ＋型埋込層２が形成されてい
る。このｐ＋型埋込層２は、ｎ型のエピタキシャル層を
除くｐ型半導体基板１全面に形成されていても良く、ｐ
型半導体基板の接地電位を裏面から供給する場合に、基
板抵抗を下げて安定した接地電位がｐ型半導体基板裏面
から供給できる構造を提供する。
示す、半導体基板１上に形成されたパワーＭＯＳＦＥＴ
を２段にカスケード接続した形で構成される。すなわ
ち、通常接地電位に固定されるｐ型半導体基板１の上に
はｎ型エピタキシャル層が形成されるが、ｎチャネル型
ＭＯＳＦＥＴ形成領域のｐ型半導体基板１とエピタキシ
ャル層との界面には予めｐ＋型埋込層２が形成されてい
る。このｐ＋型埋込層２は、ｎ型のエピタキシャル層を
除くｐ型半導体基板１全面に形成されていても良く、ｐ
型半導体基板の接地電位を裏面から供給する場合に、基
板抵抗を下げて安定した接地電位がｐ型半導体基板裏面
から供給できる構造を提供する。
【００１６】エピタキシャル層には、高濃度のｐ型不純
物が選択的に導入され、下方に押し込まれてｐ＋型埋込
層２と連結し、ＭＯＳＦＥＴのソース・ドレインの一方
の端子を接地電位に固定するための接地領域４が形成さ
れる。このとき同時に、２段カスケード接続の２つのｎ
チャネル型ＭＯＳＦＥＴ１１１、１２１の形成領域を分
離するために、増幅素子分離層４１が形成される。従っ
て、エピタキシャル層内で、ＭＯＳＦＥＴ、コンデン
サ、ダイオード等が一つの増幅素子を構成し、この増幅
素子を２段にカスケード接続して、ＲＦ電力増幅回路１
００を構成する。この２つの増幅素子１１０、１２０を
形成するための増幅素子形成領域を分離するために、予
めエピタキシャル層が増幅素子分離層４１で分離される
こととなる。
物が選択的に導入され、下方に押し込まれてｐ＋型埋込
層２と連結し、ＭＯＳＦＥＴのソース・ドレインの一方
の端子を接地電位に固定するための接地領域４が形成さ
れる。このとき同時に、２段カスケード接続の２つのｎ
チャネル型ＭＯＳＦＥＴ１１１、１２１の形成領域を分
離するために、増幅素子分離層４１が形成される。従っ
て、エピタキシャル層内で、ＭＯＳＦＥＴ、コンデン
サ、ダイオード等が一つの増幅素子を構成し、この増幅
素子を２段にカスケード接続して、ＲＦ電力増幅回路１
００を構成する。この２つの増幅素子１１０、１２０を
形成するための増幅素子形成領域を分離するために、予
めエピタキシャル層が増幅素子分離層４１で分離される
こととなる。
【００１７】次に、増幅素子形成領域内には、エピタキ
シャル層全面に形成されるｐ−型領域５、ｐ型チャネル
層６、高不純物濃度のｎ＋型ソース拡散層７、ｎ＋型ド
レイン拡散層８、ソース取出し層９、ドレイン取出し層
１０が形成され、それらの上には、ゲート酸化膜１１、
ゲート電極１２、ゲート保護膜１３、パッシベーション
膜１４が形成される。
シャル層全面に形成されるｐ−型領域５、ｐ型チャネル
層６、高不純物濃度のｎ＋型ソース拡散層７、ｎ＋型ド
レイン拡散層８、ソース取出し層９、ドレイン取出し層
１０が形成され、それらの上には、ゲート酸化膜１１、
ゲート電極１２、ゲート保護膜１３、パッシベーション
膜１４が形成される。
【００１８】ソース電極１５、ドレイン電極１６及び増
幅素子分離電極１８がソース拡散層７、ドレイン拡散層
８及び増幅素子分離層６の上にそれぞれ形成されると、
さらにその上を覆うようにして保護絶縁膜１７を形成す
る。
幅素子分離電極１８がソース拡散層７、ドレイン拡散層
８及び増幅素子分離層６の上にそれぞれ形成されると、
さらにその上を覆うようにして保護絶縁膜１７を形成す
る。
【００１９】次に、増幅素子分離電極１８の上の保護絶
縁膜１７を除去してスルーホール１９を形成し、このス
ルーホール１９を通して増幅素子分離電極１８に接続す
るシールド電極２０を保護絶縁膜１７上に形成する。
縁膜１７を除去してスルーホール１９を形成し、このス
ルーホール１９を通して増幅素子分離電極１８に接続す
るシールド電極２０を保護絶縁膜１７上に形成する。
【００２０】図２は、本発明のＲＦ電力増幅回路１００
の模式平面図を示している。図１に示したｎチャネル型
の入力段ＭＯＳＦＥＴ１１１は、バイアス回路内蔵入力
段整合回路１１２と共に入力段増幅素子１１０を構成
し、ｎチャネル型の出力段ＭＯＳＦＥＴ１２１は、バイ
アス回路内蔵出力段整合回路１２２と共に出力段増幅素
子１２０を構成する。バイアス回路内蔵入力段整合回路
１１２、バイアス回路内蔵出力段整合回路１２２には抵
抗、容量、インダクタンス等が含まれ、ＲＦ電力増幅回
路１００の入出力間の増幅特性を最適化する。
の模式平面図を示している。図１に示したｎチャネル型
の入力段ＭＯＳＦＥＴ１１１は、バイアス回路内蔵入力
段整合回路１１２と共に入力段増幅素子１１０を構成
し、ｎチャネル型の出力段ＭＯＳＦＥＴ１２１は、バイ
アス回路内蔵出力段整合回路１２２と共に出力段増幅素
子１２０を構成する。バイアス回路内蔵入力段整合回路
１１２、バイアス回路内蔵出力段整合回路１２２には抵
抗、容量、インダクタンス等が含まれ、ＲＦ電力増幅回
路１００の入出力間の増幅特性を最適化する。
【００２１】図２（ａ）に示すように、入力信号はま
ず、入力段増幅素子１１０のバイアス回路内蔵入力段整
合回路１１２に入力され、さらに入力段ＭＯＳＦＥＴ１
１１に入力される。入力段増幅素子１１０（入力段ＭＯ
ＳＦＥＴ１１１）から出力される信号は、半導体基板外
のバイアス回路内蔵段間整合回路１３２に入力されて、
バイアス回路内蔵段間整合回路１３２からの出力信号は
出力段増幅素子１２０のバイアス回路内蔵出力段整合回
路１２２に入力される。さらに、バイアス回路内蔵出力
段整合回路１２２から出力された信号は出力段ＭＯＳＦ
ＥＴ１２１に入力されて、最終的に出力段増幅素子１２
０から出力される。
ず、入力段増幅素子１１０のバイアス回路内蔵入力段整
合回路１１２に入力され、さらに入力段ＭＯＳＦＥＴ１
１１に入力される。入力段増幅素子１１０（入力段ＭＯ
ＳＦＥＴ１１１）から出力される信号は、半導体基板外
のバイアス回路内蔵段間整合回路１３２に入力されて、
バイアス回路内蔵段間整合回路１３２からの出力信号は
出力段増幅素子１２０のバイアス回路内蔵出力段整合回
路１２２に入力される。さらに、バイアス回路内蔵出力
段整合回路１２２から出力された信号は出力段ＭＯＳＦ
ＥＴ１２１に入力されて、最終的に出力段増幅素子１２
０から出力される。
【００２２】このような信号伝達が行われるＲＦ電力増
幅回路１００は、入力段増幅素子１１０と出力段増幅素
子１２０との間の半導体基板中に増幅素子分離層４１及
びその上に形成されるシールド電極２０を有しており、
増幅素子分離層６及びシールド電極２０の存在により、
主として、入力段ＭＯＳＦＥＴ１１１と出力段ＭＯＳＦ
ＥＴ１２１との間の電磁界結合を防止している。特に、
増幅素子分離層６だけでなく、その上にある程度の高さ
を有するシールド電極２０を形成することにより、半導
体基板中のみならず、半導体基板上に発生する電磁界が
増幅素子間で互いに遮断される構造を実現している。半
導体基板上に発生する電磁界の遮断効果をさらに強化す
るには、増幅素子分離電極１８を含めたシールド電極２
０の高さをさらに高くすれば良い。具体的には、半導体
基板上に発生する電磁界の遮断効果を得るには、増幅素
子分離電極１８を含めたシールド電極２０の高さは少な
くともソース電極１５及びドレイン電極１６より高くす
ることが望ましく、さらに強化するには、シールド電極
２０の高さをさらに高くすれば良い。
幅回路１００は、入力段増幅素子１１０と出力段増幅素
子１２０との間の半導体基板中に増幅素子分離層４１及
びその上に形成されるシールド電極２０を有しており、
増幅素子分離層６及びシールド電極２０の存在により、
主として、入力段ＭＯＳＦＥＴ１１１と出力段ＭＯＳＦ
ＥＴ１２１との間の電磁界結合を防止している。特に、
増幅素子分離層６だけでなく、その上にある程度の高さ
を有するシールド電極２０を形成することにより、半導
体基板中のみならず、半導体基板上に発生する電磁界が
増幅素子間で互いに遮断される構造を実現している。半
導体基板上に発生する電磁界の遮断効果をさらに強化す
るには、増幅素子分離電極１８を含めたシールド電極２
０の高さをさらに高くすれば良い。具体的には、半導体
基板上に発生する電磁界の遮断効果を得るには、増幅素
子分離電極１８を含めたシールド電極２０の高さは少な
くともソース電極１５及びドレイン電極１６より高くす
ることが望ましく、さらに強化するには、シールド電極
２０の高さをさらに高くすれば良い。
【００２３】図２（ａ）の構造では、段間接続を半導体
基板外に形成したバイアス回路内蔵段間整合回路を介し
て行ったが、図２（ｂ）では、段間接続を半導体基板内
で行う例を示している。すなわち、入力段増幅素子１１
０内にバイアス回路内蔵段間整合回路１４２を形成す
る。この場合、バイアス回路内蔵段間整合回路１４２か
らの出力信号は、半導体基板上に形成される段間接続配
線１４３により出力段増幅素子１２０のバイアス回路内
蔵出力段整合回路１２２に入力される。
基板外に形成したバイアス回路内蔵段間整合回路を介し
て行ったが、図２（ｂ）では、段間接続を半導体基板内
で行う例を示している。すなわち、入力段増幅素子１１
０内にバイアス回路内蔵段間整合回路１４２を形成す
る。この場合、バイアス回路内蔵段間整合回路１４２か
らの出力信号は、半導体基板上に形成される段間接続配
線１４３により出力段増幅素子１２０のバイアス回路内
蔵出力段整合回路１２２に入力される。
【００２４】バイアス回路内蔵段間整合回路１４２が、
入力段増幅素子１１０ではなく、出力段増幅素子１２０
に形成されても良いことは言うまでもなく、段間接続配
線１４３に代えて、半導体基板外部の導体手段を用いて
も良い。
入力段増幅素子１１０ではなく、出力段増幅素子１２０
に形成されても良いことは言うまでもなく、段間接続配
線１４３に代えて、半導体基板外部の導体手段を用いて
も良い。
【００２５】このような構造を有するｎチャネル型ＭＯ
ＳＦＥＴを２段カスケード接続にして、図３のＲＦ電力
増幅回路を構成した。従来構造のＲＦ電力増幅回路で
は、入出力アイソレーション（Ｓ１２）が−１０ｄＢの
レベルであり、発振が見られたが、 本実施形態のＲＦ
電力増幅回路の入出力アイソレーション（Ｓ１２）は、
−２７ｄＢと大幅に改善され、発振現象も見られなかっ
た。これにより、本実施形態のように、入力段ＭＯＳＦ
ＥＴと出力段ＭＯＳＦＥＴとの間に増幅素子分離層６、
増幅素子分離電極１８及びシールド電極２０を設けた構
造が、入力段ＭＯＳＦＥＴと出力段ＭＯＳＦＥＴとの間
の主として横方向の電磁界結合を防止する役割を果た
し、ＲＦ電力増幅回路としてのアイソレーション特性が
確保され、正常な動作が可能になる。
ＳＦＥＴを２段カスケード接続にして、図３のＲＦ電力
増幅回路を構成した。従来構造のＲＦ電力増幅回路で
は、入出力アイソレーション（Ｓ１２）が−１０ｄＢの
レベルであり、発振が見られたが、 本実施形態のＲＦ
電力増幅回路の入出力アイソレーション（Ｓ１２）は、
−２７ｄＢと大幅に改善され、発振現象も見られなかっ
た。これにより、本実施形態のように、入力段ＭＯＳＦ
ＥＴと出力段ＭＯＳＦＥＴとの間に増幅素子分離層６、
増幅素子分離電極１８及びシールド電極２０を設けた構
造が、入力段ＭＯＳＦＥＴと出力段ＭＯＳＦＥＴとの間
の主として横方向の電磁界結合を防止する役割を果た
し、ＲＦ電力増幅回路としてのアイソレーション特性が
確保され、正常な動作が可能になる。
【００２６】本発明は、上記実施形態に限定されること
なく、次のような種々の構成を採り得る。
なく、次のような種々の構成を採り得る。
【００２７】まず、出力段は、出力段ＭＯＳＦＥＴ１２
１の出力を信号出力として取り出しているが、出力段Ｍ
ＯＳＦＥＴ１２１の後にさらに整合回路が接続され、そ
の整合回路の出力を信号出力とする構成でも良い。
１の出力を信号出力として取り出しているが、出力段Ｍ
ＯＳＦＥＴ１２１の後にさらに整合回路が接続され、そ
の整合回路の出力を信号出力とする構成でも良い。
【００２８】次に、本実施形態では２段増幅素子構成で
あるが、本実施形態を３段以上の多段増幅素子構造に対
して適用し、３段以上の増幅素子のそれぞれが互いに増
幅素子分離層、増幅素子分離電極及びシールド電極で互
いに分離され、互いの干渉を遮断できる構成とすること
ができる。
あるが、本実施形態を３段以上の多段増幅素子構造に対
して適用し、３段以上の増幅素子のそれぞれが互いに増
幅素子分離層、増幅素子分離電極及びシールド電極で互
いに分離され、互いの干渉を遮断できる構成とすること
ができる。
【００２９】
【発明の効果】本発明の半導体装置は、ＲＦ電力増幅回
路の２段カスケード接続の２つの増幅素子を、半導体基
板内では半導体基板とつながる増幅素子分離層で分離
し、半導体基板表面よりも上では、保護絶縁膜中にシー
ルド電極を形成して互いの干渉を遮断する構造としてい
るので、動作中におけるＲＦ電力増幅回路の入出力アイ
ソレーション特性を従来に比べて大幅に改善することが
できる。
路の２段カスケード接続の２つの増幅素子を、半導体基
板内では半導体基板とつながる増幅素子分離層で分離
し、半導体基板表面よりも上では、保護絶縁膜中にシー
ルド電極を形成して互いの干渉を遮断する構造としてい
るので、動作中におけるＲＦ電力増幅回路の入出力アイ
ソレーション特性を従来に比べて大幅に改善することが
できる。
【図１】本発明の実施形態の半導体装置のｎチャネル型
ＭＯＳＦＥＴ及びその近傍の断面図である。
ＭＯＳＦＥＴ及びその近傍の断面図である。
【図２】本発明の実施形態の半導体装置の平面図であ
る。
る。
【図３】本発明の実施形態の半導体装置を構成するＲＦ
電力増幅回路である。
電力増幅回路である。
１ ｐ型半導体基板
２ ｐ＋型埋込層
４ 接地領域
５ ｐ−型領域
６ ｐ型チャネル層
７ ｎ＋型ソース拡散層
８ ｎ＋型ドレイン拡散層
９ ソース取出し層
１０ ドレイン取出し層
１１ ゲート酸化膜
１２ ゲート電極
１３ ゲート保護膜
１４ パッシベーション膜
１５ ソース電極
１６ ドレイン電極
１７ 保護絶縁膜
１８ 増幅素子分離電極
１９ スルーホール
２０ シールド電極
４１ 増幅素子分離層
１００ ＲＦ電力増幅回路
１１０ 入力段増幅素子
１１１ 入力段ｎチャネル型ＭＯＳＦＥＴ
１１２ バイアス回路内蔵入力段整合回路
１２０ 出力段増幅素子
１２１ 出力段ｎチャネル型ＭＯＳＦＥＴ
１２２ バイアス回路内蔵出力段整合回路
フロントページの続き
Ｆターム(参考） 5F032 AC04 BA08 CA01 CA14 CA15
CA17 CA23 DA12
5F038 AV06 BH10 BH11 BH19 CD04
DF01 EZ14 EZ20
5J091 AA01 AA41 CA51 FA20 HA10
KA29 MA08 QA02 QA03 QA06
SA14 TA01
5J500 AA01 AA41 AC51 AF20 AH10
AK29 AM08 AQ02 AQ03 AQ06
AS14 AT01
Claims (5)
- 【請求項１】 複数の増幅素子が半導体基板内の素子形
成領域に形成され、かつ、カスケード接続された半導体
装置において、前記増幅素子の接地端子と短絡する接地
領域を前記半導体基板内に有し、前記接地領域と前記素
子形成領域以外の領域で短絡される増幅素子分離層が前
記複数の増幅素子の間に介在することを特徴とする半導
体装置。 - 【請求項２】 前記増幅素子分離層の上に、前記増幅素
子分離層と接続され、かつ、前記複数の増幅素子の半導
体基板上での相互干渉を防止するシールド電極が形成さ
れる請求項１記載の半導体装置。 - 【請求項３】 前記半導体基板上には絶縁膜が形成さ
れ、前記シールド電極は、前記絶縁膜が形成され、前記
増幅素子分離層上の前記絶縁膜に空けられた開口に埋め
込まれたシールド金属を含む請求項２記載の半導体装
置。 - 【請求項４】 前記増幅素子はトランジスタと整合回路
から構成される請求項１、２又は３記載の半導体装置。 - 【請求項５】 前記接地端子は、ソース・ドレイン拡散
層のいずれか一方である請求項１、２、３又は４記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001294888A JP2003100886A (ja) | 2001-09-26 | 2001-09-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001294888A JP2003100886A (ja) | 2001-09-26 | 2001-09-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100886A true JP2003100886A (ja) | 2003-04-04 |
Family
ID=19116405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001294888A Pending JP2003100886A (ja) | 2001-09-26 | 2001-09-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003100886A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100676A (ja) * | 2004-09-30 | 2006-04-13 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2006333201A (ja) * | 2005-05-27 | 2006-12-07 | Nec Electronics Corp | ドハティ型増幅器 |
| CN117394808A (zh) * | 2023-12-06 | 2024-01-12 | 烟台睿创微纳技术股份有限公司 | 一种功率放大器 |
-
2001
- 2001-09-26 JP JP2001294888A patent/JP2003100886A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100676A (ja) * | 2004-09-30 | 2006-04-13 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2006333201A (ja) * | 2005-05-27 | 2006-12-07 | Nec Electronics Corp | ドハティ型増幅器 |
| CN117394808A (zh) * | 2023-12-06 | 2024-01-12 | 烟台睿创微纳技术股份有限公司 | 一种功率放大器 |
| CN117394808B (zh) * | 2023-12-06 | 2024-03-26 | 烟台睿创微纳技术股份有限公司 | 一种功率放大器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101456712B1 (ko) | 반도체 장치 | |
| US7135766B1 (en) | Integrated power devices and signal isolation structure | |
| KR100829200B1 (ko) | 다중 차동 드라이빙/증폭 스테이지를 포함하는 증폭기 | |
| US5939753A (en) | Monolithic RF mixed signal IC with power amplification | |
| JP4037029B2 (ja) | 半導体集積回路装置 | |
| US7425492B2 (en) | Use of an internal on-chip inductor for electrostatic discharge protection of circuits which use bond wire inductance as their load | |
| US20040145034A1 (en) | Semiconductor device | |
| JP2001094094A (ja) | 半導体装置およびその製造方法 | |
| JP2005516444A6 (ja) | 補償されたｒｆ増幅器デバイス | |
| JP5042492B2 (ja) | 半導体装置 | |
| US7420790B2 (en) | Integrated circuit with protection against electrostatic damage | |
| JP2005327805A (ja) | 半導体装置およびその製造方法 | |
| JP2014207252A (ja) | 半導体装置およびその製造方法ならびに携帯電話機 | |
| US20080251863A1 (en) | High-voltage radio-frequency power device | |
| JP2006278832A (ja) | 半導体装置および電子装置 | |
| JP2003100886A (ja) | 半導体装置 | |
| US6049126A (en) | Semiconductor package and amplifier employing the same | |
| US20040211990A1 (en) | Semiconductor device | |
| JP2010171037A (ja) | 半導体装置 | |
| US20050073366A1 (en) | Dual gate cascade amplifier | |
| JP2004327919A (ja) | 半導体装置 | |
| US20060103995A1 (en) | Integrated circuit arrangement | |
| KR20000057834A (ko) | 반도체 장치 | |
| CN115863344A (zh) | 射频开关电路及形成方法 | |
| JP2012019221A (ja) | 半導体装置 |