WO2011007529A1 - 高周波電力増幅器 - Google Patents

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power amplifier
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夘野高史
八幡和宏
石崎俊雄
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パナソニック株式会社
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Definitions

  • the present invention relates to a high frequency power amplifier, and more particularly to a high efficiency technology for a high output high frequency power amplifier.
  • a high frequency power amplifier is a device that amplifies and outputs an input signal, and has been widely used in mobile communication terminals and base stations.
  • the power consumption of the high-frequency power amplifier is very large, and the high-frequency power amplifier consumes most of the power supplied to drive the high-frequency generation circuit and transmission circuit. It was a hindrance to power consumption. Therefore, it has been required to reduce the driving power by increasing the efficiency of the high-frequency power amplifier.
  • the input / output characteristics of a high-frequency power amplifier are that when the input power is low, a constant gain is maintained and the input signal is amplified (linear region). However, when the input power increases, the gain starts to decrease. The output power becomes constant (saturation region).
  • PAE power added efficiency
  • the Doherty amplifier is configured by connecting two amplifiers called a carrier amplifier and a peak amplifier in parallel. When the input power is low, only the carrier amplifier is driven, and when the input power is high, the carrier amplifier and the peak amplifier. Drive both. This improves the power added efficiency of the entire amplifier regardless of the input power.
  • a class F amplifier for reducing the power to be generated is generally known (for example, Patent Document 1).
  • FIG. 13 shows an example of a circuit diagram (a class F amplifier circuit) of a class F amplifier that is a conventional high frequency power amplifier using a field effect transistor (FET: Field Effect Transistor).
  • FET Field Effect Transistor
  • the conventional high-frequency power amplifier is connected to the amplifying element FET 804 and the output terminal A of the FET 804 to a quarter ( ⁇ / 4) of the wavelength ⁇ of the fundamental wave of the input signal.
  • a microstrip line 805 having a corresponding length, a microstrip line (open stub) 806 and a microstrip line (open stub) 807 having one end connected to the output end B of the microstrip line 805 and the other end opened;
  • An output matching circuit 808 for the fundamental wave of the input signal and a load resistor 809 are included.
  • the conventional high-frequency power amplifier has an input terminal 801 for inputting a high-frequency signal connected to the gate electrode of the FET 804, one end connected to the output terminal A of the FET 804, and the other end connected to a drain bias DC power supply. And a choke inductor 803 connected to the terminal 802 for cutting a high-frequency signal.
  • a harmonic control circuit is constituted by the microstrip line 805 and the open stubs 806 and 807.
  • the line length of the microstrip line 805 is ⁇ ( ⁇ / 4) of a quarter
  • the line length of the open stub 806 is ⁇ ( ⁇ / 8) of 8
  • the line length of the open stub 807 is 12 It is ⁇ ( ⁇ / 12) of the minute. Since the line length of the open stub 806 is 8/8, the impedance at point B is a short circuit with respect to the second harmonic.
  • the line length of the microstrip line 805 is ⁇ of a quarter, the impedance viewed from the point A that is the output end of the FET 804 is short-circuited with respect to the second harmonic. Further, since the line length of the open stub 807 is ⁇ of 12 minutes, the impedance at the point B is short-circuited with respect to the third harmonic. Furthermore, since the line length of the microstrip line 805 is ⁇ of quarter, the impedance viewed from the point A that is the output end of the FET 804 is open to the third harmonic, and the condition of the harmonic control circuit is satisfied.
  • the drain voltage waveform approaches a rectangular wave, and the area of the overlapping portion of the drain voltage waveform and the drain current waveform is reduced. Therefore, the power consumed by the FET 804 is also reduced, and as a result, extremely high power added efficiency can be obtained.
  • GaAs gallium arsenide
  • SiC silicon carbide
  • GaN gallium nitride
  • Transistors must be operated with high current and high voltage in order to achieve high output of high-frequency power amplifiers.
  • Large current operation can be dealt with by increasing the size of the transistor, but in order to realize high voltage operation, it is not easy to use SiC or GaN with a high dielectric breakdown electric field.
  • a field plate structure is widely known as a representative technique for increasing the breakdown voltage of a transistor.
  • FIG. 14A shows a cross-sectional view of a conventional field effect transistor (FET) using GaN.
  • FIG. 14B shows a cross-sectional view of a field effect transistor (FET) using a field plate structure.
  • a buffer layer 701 is formed on a substrate 700, and then a GaN channel layer 702 and an AlGaN electron supply layer in which aluminum (Al) is added to GaN. 703 to form a heterojunction. Then, a source electrode 704, a gate electrode 705, and a drain electrode 706 are formed on the AlGaN electron supply layer 703. Note that interlayer films 707 and 708 are formed between and on the source electrode 704, the gate electrode 705, and the drain electrode 706.
  • two-dimensional electron gas (electrons) is generated at the interface between the GaN channel layer 702 and the AlGaN electron supply layer 703 by heterojunction between the GaN channel layer 702 and the AlGaN electron supply layer 703. To do.
  • This electron becomes a current flowing from the source electrode 704 to the drain electrode 706, and the current value can be controlled by a voltage applied to the gate electrode 705.
  • the FET having the field plate structure has a shape in which the shape of the gate electrode 705A extends to the upper side of the interlayer film 707 and protrudes to the drain electrode 706 side.
  • the electric field applied between the drain electrode 706 and the gate electrode 705A that has been concentrated in the vicinity of the gate electrode 705A is relaxed, and a high breakdown voltage FET can be realized.
  • the source electrode has a shape protruding from the gate electrode to the drain electrode, or the second source electrode is connected to the gate electrode and the drain electrode separately from the source electrode. Some of them are also known.
  • a configuration has been proposed in which the FET has a higher breakdown voltage by adopting a field plate structure for both the gate electrode and the source electrode (for example, Patent Document 2).
  • the inventors of the present application have found that when a field plate FET is used to increase the output of a high-frequency power amplifier, there is a problem that power added efficiency is greatly reduced. Furthermore, the present inventors have found a problem that even if an attempt is made to increase the efficiency with a class F amplifier circuit, the effect of improving the power added efficiency cannot be obtained sufficiently.
  • the present invention has been made to solve the above-described problems, and an object thereof is to provide a high-frequency power amplifier with high output and high power added efficiency.
  • one aspect of a high-frequency power amplifier includes an amplifying element that amplifies a high-frequency signal having a first frequency, an input matching circuit connected to an input end side of the amplifying element, An output matching circuit connected to the output end of the amplifying element via a DC power supply terminal; and a reactance control circuit disposed between the output end of the amplifying element and the DC power supply terminal, the reactance
  • the control circuit has a reactance that resonates at a second frequency with the parasitic capacitance of the amplification element at the output terminal of the amplification element, and the second frequency is the same frequency as the first frequency, Alternatively, it is a frequency in the vicinity of the first frequency.
  • the distortion of the drain voltage waveform and the drain current waveform caused by the parasitic capacitance of the amplifying element can be reduced, the power consumption inside the amplifying element can be reduced. Thereby, a high-frequency power amplifier with high output and high power added efficiency can be realized.
  • FIG. 1 is a circuit diagram of a high-frequency power amplifier according to the first embodiment of the present invention.
  • FIG. 2A is a circuit diagram showing a configuration of a general FET.
  • FIG. 2B is an equivalent circuit diagram of the FET shown in FIG. 2A in consideration of parasitic capacitance and the like.
  • FIG. 3 is a Smith chart in the high-frequency power amplifier according to the first embodiment of the present invention.
  • FIG. 4 is a diagram showing a relationship between the drain current waveform and the drain voltage waveform of the FET when the field plate structure is not used for the FET and when the reactance control circuit is not provided.
  • FIG. 1 is a circuit diagram of a high-frequency power amplifier according to the first embodiment of the present invention.
  • FIG. 2A is a circuit diagram showing a configuration of a general FET.
  • FIG. 2B is an equivalent circuit diagram of the FET shown in FIG. 2A in consideration of parasitic capacitance and the like.
  • FIG. 3 is a Smith chart in
  • FIG. 5 is a diagram illustrating the relationship between the drain current waveform and the drain voltage waveform of the FET when the field plate structure is used for the FET and the reactance control circuit is not provided.
  • FIG. 6 is a diagram showing the relationship between the drain current waveform and the drain voltage waveform in the first embodiment of the present invention when the field plate structure is used for the FET and the reactance control circuit is provided.
  • FIG. 7 is a diagram showing the relationship between the resonance frequency and the power added efficiency in the first embodiment of the present invention when the signal frequency is 2.45 GHz.
  • FIG. 8 is a diagram showing the relationship between the resonance frequency and the power added efficiency in the first embodiment of the present invention when the signal frequency is 1 GHz.
  • FIG. 9 is a diagram showing the relationship between the resonance frequency and the power added efficiency in the first embodiment of the present invention when the signal frequency is 5 GHz.
  • FIG. 10 is a circuit diagram of a high-frequency power amplifier according to the second embodiment of the present invention.
  • FIG. 11 is a circuit diagram of a high-frequency power amplifier according to the third embodiment of the present invention.
  • FIG. 12 is a circuit diagram of a high-frequency power amplifier according to the fourth embodiment of the present invention.
  • FIG. 13 is a circuit diagram of a class F amplifier which is a conventional high frequency power amplifier using an FET.
  • FIG. 14A is a cross-sectional view of a conventional FET using GaN.
  • FIG. 14B is a cross-sectional view of an FET using a field plate structure.
  • One aspect of the high-frequency power amplifier according to the present invention includes an amplifying element that amplifies a high-frequency signal having a first frequency, an input matching circuit connected to the input end side of the amplifying element, and an output end side of the amplifying element.
  • a reactance control circuit having a connected output matching circuit and a reactance control circuit having one end connected to the output end of the amplifying element and the other end connected to an input end of the output matching circuit and a DC power supply terminal.
  • the circuit has a reactance that resonates at a second frequency with a parasitic capacitance of the amplification element at an output terminal of the amplification element, and the second frequency is the same frequency as the first frequency, or , A frequency in the vicinity of the first frequency.
  • the reactance of the parasitic capacitance of the amplification element is reduced by the resonance of the parasitic capacitance of the amplification element and the reactance of the reactance control circuit.
  • the charging / discharging of the drain current that hinders the improvement of the power added efficiency during the high frequency operation is suppressed, and the high frequency power amplifier can be operated with high efficiency.
  • the second frequency is a frequency at which power added efficiency is higher than when the reactance control circuit is not provided.
  • the second frequency when the first frequency is 2.4 to 2.5 GHz, the second frequency is 0.82 to 2.2.
  • the frequency is preferably four times.
  • the second frequency is more preferably a frequency that is 0.87 to 1.9 times the first frequency.
  • the second frequency when the first frequency is 1 to 5 GHz, the second frequency is 0.92 times to 1.8 times the first frequency. It is preferable that In this case, the second frequency is more preferably 0.93 to 1.4 times the first frequency.
  • the second frequency is higher than the first frequency.
  • the power added efficiency of the high frequency power amplifier can be maximized.
  • the reactance control circuit includes an inductor.
  • the configuration of the reactance control circuit is simple and the number of parts constituting the circuit is small, so that the circuit insertion loss can be reduced.
  • the reactance control circuit includes a transmission line.
  • the reactance control circuit can be configured on a low-loss module substrate widely used in an output matching circuit or the like.
  • the transmission line is preferably a microstrip line or a coplanar line.
  • the reactance control circuit includes a series resonator of a capacitor and an inductor.
  • the reactance control circuit includes an open stub.
  • the amplifying element is a field effect transistor, and at least one of the gate electrode and the source electrode has a field plate structure.
  • the withstand voltage of the amplifying element is increased and the output can be increased.
  • the parasitic capacitance of the amplifying element is increased, so that the power added efficiency is lowered.
  • by adjusting the second frequency it is possible to further improve the power added efficiency compared to the conventional configuration that does not have the field plate structure.
  • the amplifying element is preferably a field effect transistor using a compound semiconductor. Thereby, a high frequency characteristic can be improved.
  • the amplifying element is preferably a field effect transistor having a heterojunction of GaN and AlGaN. Thereby, a high current can be achieved.
  • FIG. 1 shows a circuit diagram of a high-frequency power amplifier according to the first embodiment of the present invention.
  • the high-frequency power amplifier includes an input matching circuit 102, a transistor 104 as an amplification element, a reactance control circuit 107, and an output matching circuit 105.
  • a high frequency signal input terminal 101 is connected to the input side of the input matching circuit 102, and a bias terminal 109 is connected to the output side of the input matching circuit 102.
  • a DC voltage for driving the transistor 104 is applied to the gate electrode of the transistor 104 by the bias terminal 109.
  • a bias terminal 103 is connected to the input side of the output matching circuit 105.
  • a DC voltage for driving the transistor 104 is applied to the drain electrode of the transistor 104 by the bias terminal 103.
  • an output terminal 106 for outputting an amplified high frequency signal is connected to the output side of the output matching circuit 105.
  • the high frequency signal input from the input terminal 101 is impedance-matched to the fundamental frequency in the input matching circuit 102 and is amplified by the transistor 104.
  • the amplified high-frequency signal passes through the reactance control circuit 107, is impedance-matched in the output matching circuit 105, is output from the output terminal 106, and is supplied to the load.
  • the reactance control circuit 107 has an input side (one end side) connected in series to the output end (point A) of the transistor 104 and an output side (the other end side) connected to the input end (point B) of the output matching circuit 105. ) And an inductor 108 connected thereto.
  • the inductance of the inductor 108 is set so as to reduce the reactance of the parasitic capacitance of the transistor 104 at the output terminal (point A) of the transistor 104.
  • the parasitic capacitance of the transistor 104 and the inductance of the inductor 108 are set to resonate at the same frequency as the signal frequency or a frequency in the vicinity of the signal frequency.
  • the inductance of the inductor 108 is configured to resonate with the parasitic capacitance of the transistor 104 at the output end of the transistor 104, and the frequency (second frequency) at this time is the input high-frequency signal.
  • the signal frequency (first frequency) is the same frequency as or a frequency in the vicinity of the signal frequency.
  • this second frequency is a frequency at which the power added efficiency is higher than in the configuration without the reactance control circuit 107 (inductor 108).
  • FIG. 2A is a circuit diagram of a general field effect transistor (FET).
  • FET field effect transistor
  • an FET generally includes a gate electrode 1001, a drain electrode 1002, and a grounded source electrode 1003. Between the gate electrode 1001, the drain electrode 1002, and the source electrode 1003, the FET is provided. Has parasitic capacitance.
  • the parasitic capacitance between the gate electrode 1001 and the source electrode 1003 is Cgs
  • the parasitic capacitance between the drain electrode 1002 and the gate electrode 1001 is Cdg
  • the parasitic capacitance between the drain electrode 1002 and the source electrode 1003 is Cds.
  • the drain current is proportional to the potential difference V1 applied to both ends of Cgs, and its mutual conductance is gm.
  • the field effect transistor of FIG. 2A becomes an equivalent circuit as shown in FIG. 2B in consideration of these parasitic capacitance and conductance.
  • the parasitic capacitance C of the transistor viewed from the drain electrode 1002 of the transistor is composed of a series capacitance of Cgs and Cdg and a parallel capacitance of Cds, and can be calculated by the following (Formula 1).
  • the resonance frequency is F
  • the parasitic capacitance of the transistor 104 obtained by (Expression 1) is C
  • the inductance of the inductor 108 is L
  • the relational expression (Expression 2) is established. From this relational expression, the inductance L can be obtained.
  • the parasitic capacitance C of the transistor 104 is about 0.39 pF. Therefore, in order to set the resonance frequency to 2.45 GHz, the inductance L may be set to 10.8 nH.
  • FIG. 3 is a Smith chart of the high-frequency power amplifier according to the first embodiment of the present invention. From the point B, the impedance (solid line) seen from the point A which is the output terminal of the transistor 104 in FIG. This is a plot of the impedance (dashed line) seen from the transistor 104.
  • Each impedance is a result obtained by extracting a parameter of an FET in a prototype GaN-HEMT (High Electron Mobility Transistor) and simulating the signal frequency in the range of 2 to 3 GHz.
  • Cgs 0.9 pF
  • Cdg 0.3 pF
  • PAE Power Added Efficiency
  • the conditions for the DC bias were set such that the drain voltage was 30 V and the drain current was 33 mA so that the FET operating point was 30 V and the drain current was 33 mA, and the gate voltage was 33 mA.
  • the simulation was performed with the input matching circuit 102 as gain matching and the output matching circuit 105 as efficiency matching, and the signal frequency was 2.45 GHz in each case.
  • FIG. 4 shows a case where the field plate structure is not used for the FET and the reactance control circuit is not provided (condition (a) in Table 1).
  • FIG. 5 shows a case where a field plate structure is used for the FET and no reactance control circuit is provided (condition (b) in Table 1).
  • FIG. 6 shows a case where a field plate structure is used for the FET and a reactance control circuit is provided (condition (c) in Table 1).
  • the vertical axis of the graph represents the drain voltage Vds (right scale) and the drain current Ids (left scale).
  • the horizontal axis of the graph is time Time.
  • the thin solid line indicates the waveform of the drain current
  • the thick solid line indicates the waveform of the drain voltage.
  • the power consumed inside the transistor can be calculated by time integration of multiplication of the drain voltage and the drain current.
  • the distortion of the drain current waveform is relatively small and the amplitude is small.
  • the power added efficiency (PAE) at this time is 60.3%.
  • FIG. 5 in the case of using the field plate structure, it can be seen that the waveform of the drain current is greatly distorted, particularly in a region where the drain voltage is high, which vibrates positively and negatively. This is considered to be the charge / discharge of the drain current due to the parasitic capacitance of the transistor, and occurs remarkably in the time zone when the drain voltage becomes high. For this reason, it can be said that the power consumed in the transistor is large and high-efficiency operation is difficult.
  • the power added efficiency (PAE) at this time is 58.9%, which is lower than the power added efficiency 60.3% of the transistor not using the field plate structure of FIG.
  • the distortion of the drain current waveform is conspicuous in the time region where the drain voltage is high, even if the harmonics are processed by the class F amplifier circuit and the drain voltage waveform is changed to a rectangular wave, it is consumed inside the transistor. It is difficult to reduce power, and improvement in power added efficiency cannot be expected.
  • the distortion of the drain current waveform is reduced, and the positive and negative fluctuations are reduced in the region where the drain voltage is high. .
  • the power added efficiency (PAE) at this time is 65.0%, which is an improvement over the case without the reactance control circuit.
  • PAE power added efficiency
  • FIG. 7 is a diagram illustrating a result of simulating the PAE of the transistor by changing the inductance of the reactance control circuit for each of the GaN-HEMT not using the field plate structure and the GaN-HEMT using the field plate structure.
  • the values of (a) and (b) in Table 1 were used for the FET parameters, respectively.
  • the horizontal axis of the graph represents the resonance frequency between the parasitic capacitance of the transistor and the inductance of the reactance control circuit, and the vertical axis represents the power added efficiency (PAE).
  • FIG. 7 also shows the results of each PAE when no reactance control circuit is provided.
  • the PAE of the GaN-HEMT that does not use the field plate structure was 60.3% as shown by the thin solid line.
  • the PAE of the GaN-HEMT using the field plate structure is indicated by a thick solid line and is 58.9%.
  • the resonance frequency is set to be the same as or close to the signal frequency regardless of whether the field plate structure is present or not. This shows that the PAE of the high-frequency power amplifier is improved as compared with the case where no reactance control circuit is provided.
  • the PAE without the reactance control circuit is reduced from 60.3% to 58.9%.
  • the PAE of the high-frequency power amplifier using a transistor that does not have a field plate structure. PAE equivalent to can be obtained.
  • the inventors of the present application dare to provide a reactance control circuit at the output terminal of the transistor, and set the inductance of the reactance control circuit so as to resonate at a frequency that is the same as or close to the signal frequency, thereby increasing the power added efficiency. I found that it can be improved. Furthermore, it has been found that the effect of improving the power added efficiency of the reactance control circuit becomes more prominent in a transistor having a large parasitic capacitance such as a GaN-HEMT using a field plate structure. Thereby, even when a high-output amplifying element such as a field plate structure is used, a high-frequency power amplifier with high power added efficiency can be realized.
  • the resonance frequency is in the range of 2.0 to 6.0 GHz in order to increase the power added efficiency compared to the conventional configuration in which no reactance control circuit is provided.
  • a preferable resonance frequency is 0.82 to 2.4 times the signal frequency.
  • the resonance frequency is preferably in the range of 2.1 GHz to 4.7 GHz.
  • a preferable resonance frequency is 0.87 to 1.9 times the signal frequency.
  • the signal frequency when the high frequency power amplifier according to the present invention is used in a microwave oven, the signal frequency needs to be 2.4 to 2.5 GHz according to regulations.
  • FIG. 7 shows the result of the simulation with the signal frequency set to 2.45 GHz.
  • the signal frequency is 2.4 GHz and 2.5 GHz, and the signal frequency changes by about 2% with respect to 2.45 GHz. Only. Therefore, the graph showing the relationship between the resonance frequency and the power added efficiency is slightly shifted according to the signal frequency and shows almost the same tendency. Therefore, when application to a microwave oven is assumed, that is, when the signal frequency is 2.4 to 2.5 GHz, in order to increase the power added efficiency compared to the conventional configuration in which no reactance control circuit is provided, resonance is required.
  • the frequency is preferably 0.82 to 2.8 times the signal frequency. Further, in order to sufficiently improve the power added efficiency compared to the conventional configuration in which no reactance control circuit is provided, it is more preferable that the resonance frequency is 0.87 to 1.9 times the signal frequency.
  • FIG. 8 and FIG. 9 show simulation results when the signal frequency is further changed in the GaN-HEMT using the field plate structure.
  • FET parameter all used (b) of Table 1.
  • FIG. 8 is a diagram showing a simulation result when a signal frequency is 1 GHz in a GaN-HEMT using a field plate structure.
  • the horizontal axis of the graph is the resonance frequency between the parasitic capacitance of the transistor and the inductance of the reactance control circuit, and the vertical axis is PAE.
  • the resonance frequency is preferably 0.92 GHz or more, and more preferably 0.92 to 3 A range of 0.0 GHz is preferable.
  • the resonance frequency is preferably in the range of 0.93 to 2.0 GHz.
  • the signal frequency is 1, a preferable resonance frequency is 0.93 to 2.0 times the signal frequency.
  • FIG. 9 is a diagram showing a simulation result when the signal frequency is 5 GHz in the GaN-HEMT using the field plate structure.
  • the horizontal axis of the graph represents the resonance frequency between the parasitic capacitance of the transistor and the inductance of the reactance control circuit, and the vertical axis represents PAE.
  • the resonance frequency is preferably in the range of 3.5 to 9.3 GHz in order to increase the power added efficiency compared to the conventional configuration in which no reactance control circuit is provided.
  • a preferable resonance frequency is 0.7 to 1.8 times the signal frequency.
  • the resonance frequency is preferably in the range of 4.0 to 7.2 GHz.
  • the preferable resonance frequency is 0.8 to 1.4 times the signal frequency.
  • the power added efficiency can be made higher than the conventional configuration without the reactance control circuit by setting the resonance frequency to 0.92 to 1.8 times the signal frequency. Is possible. Further, by setting the resonance frequency to 0.93 to 1.4 times the signal frequency, the power added efficiency can be sufficiently improved as compared with the conventional configuration in which no reactance control circuit is provided.
  • the input matching circuit is directly connected to the input end of the amplifying element.
  • a harmonic control circuit, a gate bias circuit, etc. are provided between the input end of the amplifying element and the input matching circuit. May be.
  • a circuit for improving efficiency such as a class F amplifier circuit is not provided, but the power added efficiency can be further improved by using these circuits.
  • the distortion of the drain current waveform and the drain voltage waveform is reduced. Therefore, it is possible to further improve the power added efficiency by providing a class F amplifier circuit.
  • FIG. 10 is a circuit diagram of a high-frequency power amplifier according to the second embodiment of the present invention.
  • the high frequency amplifier according to the second embodiment of the present invention is different from the high frequency amplifier according to the first embodiment in the configuration of the reactance control circuit 107. That is, in this embodiment, the microstrip line 401 is used as the reactance control circuit 107. Since other circuit configurations are the same as those in the first embodiment, the same reference numerals are used for the same components in FIG. 10 as in FIG. 1, and descriptions thereof are omitted.
  • the reactance component of the microstrip line 401 constituting the reactance control circuit 107 can be adjusted by the line length and the characteristic impedance value. Therefore, as in the first embodiment, the line length and characteristic impedance of the microstrip line 401 are adjusted so that the reactance due to the parasitic capacitance of the transistor 104 is reduced. Thereby, since distortion of the waveform of the drain current is reduced, the PAE of the high frequency power amplifier is improved. Furthermore, the power added efficiency can be greatly improved by the class F operation by the harmonic processing.
  • FIG. 11 is a circuit diagram of a high-frequency power amplifier according to the third embodiment of the present invention.
  • the high frequency amplifier according to the third embodiment of the present invention is different from the high frequency amplifier according to the first embodiment in the configuration of the reactance control circuit 107. That is, in this embodiment, a series resonance circuit of an inductor 501 and a capacitor 502 is used as the reactance control circuit 107. Since other circuit configurations are the same as those in the first embodiment, the same reference numerals are used for the same components in FIG. 11 as in FIG. 1, and descriptions thereof are omitted.
  • the resonance frequency is F
  • the parasitic capacitance of the transistor 104 is C
  • the inductance of the inductor 501 of the reactance control circuit 107 is L
  • the capacitance of the capacitor 502 is C2
  • the following (Formula 3) is satisfied.
  • the reactance due to the parasitic capacitance of the transistor 104 can be reduced, and the high-frequency power amplifier can be operated with high efficiency.
  • the PAE of the high-frequency power amplifier is improved.
  • a significant improvement in power added efficiency can be expected by using class F operation by harmonic processing.
  • FIG. 12 is a circuit diagram of a high-frequency power amplifier according to the fourth embodiment of the present invention.
  • the high frequency amplifier according to the fourth embodiment of the present invention is different from the high frequency amplifier according to the first embodiment in the configuration of the reactance control circuit 107. That is, in this embodiment, an open stub 601 configured by a microstrip line is used as the reactance control circuit 107. Since other circuit configurations are the same as those in the first embodiment, the same reference numerals are used for the same components in FIG. 12 as in FIG. 1, and descriptions thereof are omitted.
  • the reactance of the microstrip line can be adjusted according to the line length and the value of the characteristic impedance, the line length of the microstrip line and the reactance due to the parasitic capacitance viewed from the output terminal of the transistor 104 are reduced. What is necessary is just to set characteristic impedance. Thereby, since distortion of the waveform of the drain current is reduced, the PAE of the high frequency power amplifier is improved. Furthermore, the power added efficiency can be greatly improved by the class F operation by the harmonic processing.
  • the high-frequency power amplifier according to the present invention has been described based on each embodiment, but the present invention is not limited to these embodiments.
  • a microstrip line which is an example of a transmission line
  • the present invention is not limited to this.
  • a coplanar line or the like can be used as another transmission line.
  • the field plate structure is used for the FET or HEMT. Specifically, a field plate structure was used for at least one of a gate electrode and a source electrode in an FET or HEMT.
  • the field plate structure for example, the electrode configuration as described in FIG. 14B can be used.
  • the high-frequency power amplifier according to the present invention can be applied to a mobile communication terminal, a base station, or a microwave home appliance such as a microwave oven.

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Abstract

　高周波電力増幅器は、第１の周波数の高周波信号を増幅するトランジスタ（１０４）と、トランジスタ（１０４）の入力端側に接続された入力整合回路（１０２）と、トランジスタ（１０４）の出力端側に接続された出力整合回路（１０５）と、一端側がトランジスタ（１０４）の出力端に接続され、他端側が出力整合回路（１０５）の入力端およびバイアス端子（１０３）に接続されたリアクタンス制御回路（１０７）とを有する。リアクタンス制御回路（１０７）は、トランジスタ（１０４）の出力端における当該トランジスタ（１０４）の寄生容量成分との間で第２の周波数で共振するリアクタンスを有する。第２の周波数は、第１の周波数と同一の周波数、または、第１の周波数の近傍の周波数である。

Description

高周波電力増幅器
　本発明は、高周波電力増幅器に関し、特に高出力な高周波電力増幅器の高効率化技術に関する。
　高周波電力増幅器は、入力された信号を増幅して出力する装置であり、移動体通信用の端末や基地局に広く用いられてきた。しかし、高周波電力増幅器の消費電力は非常に大きく、高周波の発生回路や送信回路を駆動するために必要な供給電力のほとんどを高周波電力増幅器が消費しており、移動体通信端末や基地局の低消費電力化の妨げとなっていた。そのため、高周波電力増幅器を高効率化することにより、駆動電力を低減することが求められてきた。
　高周波電力増幅器の入出力特性は、入力電力が低い場合には一定の利得が保たれて入力信号が増幅される（線形領域）が、入力電力が高くなると利得が下がり始め、やがて入力電力に関わらず出力電力が一定となる（飽和領域）。
　一般的に、移動体通信の端末や基地局に使用する高周波電力増幅器は、線形領域で動作させており、高周波電力増幅器の電力付加効率（ＰＡＥ）を上げるための技術として、ドハティ増幅器が広く採用されている。
　ドハティ増幅器は、キャリア増幅器とピーク増幅器と呼ばれる２つの増幅器を並列接続して構成され、入力電力が低い場合には、キャリア増幅器のみを駆動させ、入力電力が高い場合には、キャリア増幅器とピーク増幅器の両方を駆動させる。これによって、入力電力に関わらず増幅器全体の電力付加効率を向上させている。
　また、高周波電力増幅器の高効率化を実現する技術として、高調波に対する終端条件を最適化し、増幅素子の出力端に印加される電圧波形および電流波形を整形することにより、増幅素子内で消費される電力を低減するＦ級増幅器が一般的に知られている（例えば、特許文献１）。
　図１３に、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を用いた従来の高周波電力増幅器であるＦ級増幅器の回路図（Ｆ級増幅回路）の一例を示す。
　図１３に示すように、従来の高周波電力増幅器は、増幅素子であるＦＥＴ８０４と、ＦＥＴ８０４の出力端Ａに接続された、入力信号の基本波の波長λの４分の１（λ／４）に相当する長さのマイクロストリップライン８０５と、一端がマイクロストリップライン８０５の出力端Ｂに接続され他端が開放された、マイクロストリップライン（オープンスタブ）８０６およびマイクロストリップライン（オープンスタブ）８０７と、入力信号の基本波に対する出力整合回路８０８と、負荷抵抗８０９とで構成される。また、従来の高周波電力増幅器は、ＦＥＴ８０４のゲート電極に接続された、高周波信号を入力するための入力端子８０１と、一端がＦＥＴ８０４の出力端Ａに接続され、他端がドレインバイアスの直流電力供給端子８０２に接続された、高周波信号をカットするためのチョークインダクタ８０３とを備える。
　図１３に示す従来の高周波電力増幅器において、マイクロストリップライン８０５とオープンスタブ８０６、８０７とによって高調波制御回路が構成されている。ここで、マイクロストリップライン８０５の線路長は４分のλ（λ／４）であり、オープンスタブ８０６の線路長は８分のλ（λ／８）であり、オープンスタブ８０７の線路長は１２分のλ（λ／１２）である。オープンスタブ８０６の線路長が８分のλであるため、Ｂ点でのインピーダンスは第２高調波に対して短絡となる。さらに、マイクロストリップライン８０５の線路長が４分のλであるため、ＦＥＴ８０４の出力端であるＡ点からみたインピーダンスは第２高調波に対して短絡となっている。また、オープンスタブ８０７の線路長は１２分のλであるため、Ｂ点でのインピーダンスは第３高調波に対して短絡となる。さらに、マイクロストリップライン８０５の線路長が４分のλであるため、ＦＥＴ８０４の出力端であるＡ点からみたインピーダンスは第３高調波に対して開放となり、高調波制御回路の条件が満たされる。このような条件を満たすことにより、ドレイン電圧波形が矩形波に近づき、ドレイン電圧波形とドレイン電流波形との重なり部分の面積が減少する。従って、ＦＥＴ８０４で消費される電力も減少し、その結果、極めて高い電力付加効率が得られる。
　一方、高周波電力増幅器の用途として、電子レンジなどマイクロ波家電への応用が検討されている。高周波電力増幅器を電子レンジなどに用いる場合には、高周波電力増幅器を線形領域で動作させるのではなく、飽和領域で動作させることが好ましく、これにより、高出力で高効率な高周波電力増幅器を実現することができる。飽和領域での動作は、線形領域での動作と比べて電力付加効率が高くなるものの、信号歪みなどが発生する。そのため、通信分野への応用は困難であるが、電子レンジなどに代表されるマイクロ波家電分野には応用可能である。しかしその一方で、マイクロ波家電への応用を考えた場合には、移動体通信の基地局よりもさらに１桁以上高い出力電力が必要となる。
　一般的に、高周波電力増幅器用の増幅素子として、化合物半導体であるガリウム砒素（ＧａＡｓ）を用いたトランジスタが広く使用されてきた。しかし近年では、高出力を得るための新たなデバイス構造や、絶縁破壊電界の高い炭化シリコン（ＳｉＣ）や窒化ガリウム（ＧａＮ）などの新材料を用いたデバイスの開発が各所で活発に行われている。
　高周波電力増幅器の高出力化を実現するためには、大電流、高電圧でトランジスタを動作させなければならない。大電流動作については、トランジスタのサイズを大きくすることで、対応可能であるが、高電圧動作を実現するためには、絶縁破壊電界の高いＳｉＣやＧａＮを用いても容易ではない。トランジスタを高耐圧化する代表的な技術として、フィールドプレート構造が広く知られている。
　図１４Ａに、ＧａＮを用いた従来の電界効果トランジスタ（ＦＥＴ）の断面図を示す。また、図１４Ｂに、フィールドプレート構造を用いた電界効果トランジスタ（ＦＥＴ）の断面図を示す。
　図１４Ａに示すように、ＧａＮを用いた従来のＦＥＴは、基板７００上に、バッファ層７０１を形成し、その上に、ＧａＮチャネル層７０２とＧａＮにアルミ（Ａｌ）を添加したＡｌＧａＮ電子供給層７０３とを形成してヘテロ接合させる。そして、ＡｌＧａＮ電子供給層７０３上に、ソース電極７０４とゲート電極７０５とドレイン電極７０６とを形成する。なお、ソース電極７０４、ゲート電極７０５およびドレイン電極７０６の各電極間並びにこれらの電極上には層間膜７０７、７０８が形成される。
　図１４Ａに示す従来のＦＥＴでは、ＧａＮチャネル層７０２とＡｌＧａＮ電子供給層７０３とをヘテロ接合させることにより、ＧａＮチャネル層７０２とＡｌＧａＮ電子供給層７０３との界面に２次元電子ガス（電子）が発生する。この電子がソース電極７０４からドレイン電極７０６へ流れる電流となり、その電流値をゲート電極７０５に印加される電圧で制御することができる。
　また、図１４Ｂに示すように、フィールドプレート構造を有するＦＥＴは、ゲート電極７０５Ａの形状を、層間膜７０７上にまで延ばし、ドレイン電極７０６側にひさし状にせり出した形状としている。これにより、ゲート電極７０５Ａ付近に集中していたドレイン電極７０６とゲート電極７０５Ａとの間にかかる電界が緩和され、高耐圧なＦＥＴを実現できる。なお、その他のフィールドプレート構造のＦＥＴとしては、ソース電極をゲート電極とドレイン電極との間までせり出した形状としたものや、ソース電極とは別に第２のソース電極をゲート電極とドレイン電極との間に配置したものも知られている。さらに、ゲート電極とソース電極の両方に対してフィールドプレート構造をとることにより、ＦＥＴをより高耐圧化した構成も提案されている（例えば、特許文献２）。
特開平０６－２０４７６４号公報 特開２００８－２７７６０４号公報
　しかしながら、高周波電力増幅器の高出力化のために、フィールドプレート構造のＦＥＴを用いた場合には、電力付加効率が大きく低下するという課題が発生することを本願の発明者らは見出した。さらに、Ｆ級増幅回路により高効率化を図ろうとしても、電力付加効率向上の効果が十分に得られないという課題も見出した。
　本発明は、上記課題を解決するためになされたものであり、高出力で電力付加効率の高い高周波電力増幅器を提供することを目的とする。
　上記目的を達成するために、本発明に係る高周波電力増幅器の一態様は、第１の周波数の高周波信号を増幅する増幅素子と、前記増幅素子の入力端側に接続された入力整合回路と、前記増幅素子の出力端に直流電源端子を介して接続された出力整合回路と、前記増幅素子の出力端と前記直流電源端子との間に配置されたリアクタンス制御回路と、を有し、前記リアクタンス制御回路は、前記増幅素子の出力端における前記増幅素子の寄生容量との間で第２の周波数で共振するリアクタンスを有し、前記第２の周波数は、前記第１の周波数と同一の周波数、または、前記第１の周波数の近傍の周波数である。
　本発明によれば、増幅素子の寄生容量に起因するドレイン電圧波形およびドレイン電流波形の歪みを軽減できるため、増幅素子内部の電力消費を低減できる。これにより、高出力で電力付加効率の高い高周波電力増幅器を実現することができる。
図１は、本発明の第１の実施形態に係る高周波電力増幅器の回路図である。 図２Ａは、一般的なＦＥＴの構成を示す回路図である。 図２Ｂは、寄生容量等を考慮した図２Ａに示すＦＥＴの等価回路図である。 図３は、本発明の第１の実施形態に係る高周波電力増幅器におけるスミスチャートである。 図４は、ＦＥＴにフィールドプレート構造を用いない場合、かつ、リアクタンス制御回路なしの場合における、ＦＥＴのドレイン電流波形とドレイン電圧波形との関係を示す図である。 図５は、ＦＥＴにフィールドプレート構造を用いた場合、かつ、リアクタンス制御回路なしの場合における、ＦＥＴのドレイン電流波形とドレイン電圧波形との関係を示す図である。 図６は、ＦＥＴにフィールドプレート構造を用いた場合、かつ、リアクタンス制御回路ありの場合である本発明の第１の実施形態における、ドレイン電流波形とドレイン電圧波形との関係を示す図である。 図７は、信号周波数が２．４５ＧＨｚの場合における本発明の第１の実施形態における共振周波数と電力付加効率との関係を示す図である。 図８は、信号周波数が１ＧＨｚの場合における本発明の第１の実施形態における共振周波数と電力付加効率との関係を示す図である。 図９は、信号周波数が５ＧＨｚの場合における本発明の第１の実施形態における共振周波数と電力付加効率との関係を示す図である。 図１０は、本発明の第２の実施形態に係る高周波電力増幅器の回路図である。 図１１は、本発明の第３の実施形態に係る高周波電力増幅器の回路図である。 図１２は、本発明の第４の実施形態に係る高周波電力増幅器の回路図である。 図１３は、ＦＥＴを用いた従来の高周波電力増幅器であるＦ級増幅器の回路図である。 図１４Ａは、ＧａＮを用いた従来のＦＥＴの断面図である。 図１４Ｂは、フィールドプレート構造を用いたＦＥＴの断面図である。
　本発明に係る高周波電力増幅器の一態様は、第１の周波数の高周波信号を増幅する増幅素子と、前記増幅素子の入力端側に接続された入力整合回路と、前記増幅素子の出力端側に接続された出力整合回路と、一端側が前記増幅素子の出力端に接続され、他端側が前記出力整合回路の入力端および直流電源端子に接続されたリアクタンス制御回路と、を有し、前記リアクタンス制御回路は、前記増幅素子の出力端における前記増幅素子の寄生容量との間で第２の周波数で共振するリアクタンスを有し、前記第２の周波数は、前記第１の周波数と同一の周波数、または、前記第１の周波数の近傍の周波数である。
　本発明によれば、増幅素子の寄生容量とリアクタンス制御回路のリアクタンスとが共振することにより、増幅素子の寄生容量のリアクタンスが低減される。これにより、高周波動作時に電力付加効率の向上の妨げとなっていたドレイン電流の充放電が抑制され、高周波電力増幅器の高効率動作が可能となる。
　さらに、本発明に係る高周波増幅器の一態様において、前記第２の周波数は、前記リアクタンス制御回路がない場合よりも電力付加効率が高くなる周波数であることが好ましい。
　また、本発明に係る高周波増幅器の一態様において、前記第１の周波数が２．４～２．５ＧＨｚである場合、前記第２の周波数は、前記第１の周波数の０．８２倍から２．４倍の周波数であることが好ましい。さらに、この場合、前記第２の周波数は、前記第１の周波数の０．８７倍から１．９倍の周波数であることがより好ましい。
　また、本発明に係る高周波増幅器の一態様において、前記第１の周波数が１～５ＧＨｚである場合、前記第２の周波数は、前記第１の周波数の０．９２倍から１．８倍の周波数であることが好ましい。さらに、この場合、前記第２の周波数は、前記第１の周波数の０．９３倍から１．４倍の周波数であることがより好ましい。
　また、本発明に係る高周波増幅器の一態様において、前記第２の周波数は、前記第１の周波数よりも高いことが好ましい。前記第２の周波数が前記第１の周波数よりも高い場合に、高周波電力増幅器の電力付加効率を最も高くすることができる。
　また、本発明に係る高周波増幅器の一態様において、前記リアクタンス制御回路は、インダクタで構成されていることが好ましい。これにより、リアクタンス制御回路の構成が簡易で、回路を構成する部品点数が少ないため、回路挿入損失を小さくできる。
　また、本発明に係る高周波増幅器の一態様において、前記リアクタンス制御回路は、伝送線路で構成されていることが好ましい。これにより、リアクタンス制御回路を、出力整合回路などで広く使用されている低損失なモジュール基板上に構成できる。
　さらに、前記伝送線路は、マイクロストリップライン又はコプレーナラインであることが好ましい。これにより、リアクタンス制御回路を前記モジュール基板上に構成する場合、前記第２の周波数を容易に設計することができる。
　また、本発明に係る高周波増幅器の一態様において、前記リアクタンス制御回路は、キャパシタとインダクタとの直列共振器で構成されていることが好ましい。
　また、本発明に係る高周波増幅器の一態様において、前記リアクタンス制御回路は、オープンスタブで構成されていることが好ましい。
　また、本発明に係る高周波増幅器の一態様において、前記増幅素子は電界効果トランジスタであり、ゲート電極およびソース電極の少なくとも一方がフィールドプレート構造であることが好ましい。この場合には、増幅素子の耐圧が高くなり高出力化が図れる反面、増幅素子の寄生容量が大きくなるため、電力付加効率は低下する。しかし、第２の周波数を調整することにより、フィールドプレート構造を有していない従来の構成よりもさらに電力付加効率を向上させることが可能となる。
　さらに、前記増幅素子は、化合物半導体を用いた電界効果トランジスタであることが好ましい。これにより、高周波特性を向上できる。
　また、前記増幅素子は、ＧａＮとＡｌＧａＮとのヘテロ接合を有する電界効果トランジスタであることが好ましい。これにより、高電流化が図れる。
　以下、本発明の実施形態について、図面を参照しながら説明する。
　（第１の実施形態）
　図１に、本発明の第１の実施形態に係る高周波電力増幅器の回路図を示す。
　図１に示すように、本発明の第１の実施形態に係る高周波電力増幅器は、入力整合回路１０２と、増幅素子であるトランジスタ１０４と、リアクタンス制御回路１０７と、出力整合回路１０５とを有する。また、入力整合回路１０２の入力側には高周波信号の入力端子１０１が接続されており、入力整合回路１０２の出力側にはバイアス端子１０９が接続されている。バイアス端子１０９によって、トランジスタ１０４を駆動させるための直流電圧が、トランジスタ１０４のゲート電極に印加される。また、出力整合回路１０５の入力側にはバイアス端子１０３が接続されている。バイアス端子１０３によって、トランジスタ１０４を駆動させるための直流電圧が、トランジスタ１０４のドレイン電極に印加される。さらに、出力整合回路１０５の出力側には、増幅された高周波信号を出力する出力端子１０６が接続されている。なお、バイアス端子１０９、１０３の手前には、それぞれチョークインダクタや４分の１波長線路と、キャパシタなどとを配置し、増幅信号がバイアス端子１０９、１０３に洩れないようにすることが望ましい。
　入力端子１０１から入力された高周波信号は、入力整合回路１０２において基本周波数に対してインピーダンス整合が取られ、トランジスタ１０４により増幅される。そして、増幅された高周波信号はリアクタンス制御回路１０７を通過し、出力整合回路１０５においてインピーダンス整合され、出力端子１０６より出力されて負荷に供給される。
　本実施形態では、リアクタンス制御回路１０７は、入力側（一端側）がトランジスタ１０４の出力端（Ａ点）に直列接続され、出力側（他端側）が出力整合回路１０５の入力端（Ｂ点）と接続されたインダクタ１０８にて構成されている。本実施形態において、インダクタ１０８のインダクタンスは、トランジスタ１０４の出力端（Ａ点）におけるトランジスタ１０４の寄生容量のリアクタンスを低減するように設定する。具体的には、信号周波数と同一の周波数またはその信号周波数の近傍の周波数において、トランジスタ１０４の寄生容量と、インダクタ１０８のインダクタンスとが共振するように設定する。すなわち、インダクタ１０８のインダクタンスは、トランジスタ１０４の出力端における当該トランジスタ１０４の寄生容量との間で共振するように構成されており、このときの周波数（第２の周波数）は、入力された高周波信号である信号周波数（第１の周波数）と同一の周波数、または、その信号周波数の近傍の周波数となるように構成されている。さらに、この第２の周波数は、リアクタンス制御回路１０７（インダクタ１０８）がない場合の構成よりも、電力付加効率が高くなるような周波数である。
　以下に、インダクタ１０８のインダクタンスの設定方法について、図２Ａ及び図２Ｂを用いて説明する。図２Ａは、一般的な電界効果トランジスタ（ＦＥＴ）の回路図である。
　図２Ａに示すように、一般的に、ＦＥＴは、ゲート電極１００１、ドレイン電極１００２および接地されたソース電極１００３を備えており、ゲート電極１００１、ドレイン電極１００２およびソース電極１００３のそれぞれの電極間に寄生容量を持つ。ここで、ゲート電極１００１とソース電極１００３との間の寄生容量をＣｇｓ、ドレイン電極１００２とゲート電極１００１との間の寄生容量をＣｄｇ、ドレイン電極１００２とソース電極１００３との間の寄生容量をＣｄｓとする。また、ドレイン電流はＣｇｓの両端にかかる電位差Ｖ１に比例し、その相互コンダクタンスをｇｍとする。さらに、ドレインコンダクタンスをＲとすると、図２Ａの電界効果トランジスタは、これらの寄生容量及びコンダクタンスを考慮すると、図２Ｂに示すような等価回路となる。
　従って、トランジスタのドレイン電極１００２から見たトランジスタの寄生容量Ｃは、ＣｇｓとＣｄｇとの直列容量と、Ｃｄｓとの並列容量とからなることから、下記（数式１）により計算することが出来る。
Figure JPOXMLDOC01-appb-M000001
　よって、共振周波数をＦとし、上記（数式１）により求めたトランジスタ１０４の寄生容量をＣとし、インダクタ１０８のインダクタンスをＬとすると、（数式２）の関係式が成り立つ。この関係式より、インダクタンスＬを求めることができる。
Figure JPOXMLDOC01-appb-M000002
　例えば、Ｃｇｓ＝０．４ｐＦ、Ｃｄｇ＝０．３５ｐＦ、Ｃｄｓ＝０．２ｐＦの場合、トランジスタ１０４の寄生容量Ｃは約０．３９ｐＦとなる。よって、共振周波数を２．４５ＧＨｚとするためには、インダクタンスＬを１０．８ｎＨとすればよい。
　図３は、本発明の第１の実施形態に係る高周波電力増幅器におけるスミスチャートであり、図１のトランジスタ１０４の出力端であるＡ点からトランジスタ１０４を見たインピーダンス（実線）と、Ｂ点からトランジスタ１０４を見たインピーダンス（破線）とをプロットしたものである。各インピーダンスは、実際に試作したＧａＮ－ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）におけるＦＥＴのパラメータを抽出し、信号周波数が２～３ＧＨｚの範囲でシミュレーションした結果である。ＦＥＴのパラメータは、寄生容量として、Ｃｇｓ＝０．９ｐＦ、Ｃｄｇ＝０．３ｐＦ、Ｃｄｓ＝０．１５ｐＦを用いた。また、トランジスタのドレインコンダクタンスＲは、Ｒ＝７００Ωとし、最大の相互コンダクタンスｇｍは、ｇｍ＝１５０ｍＳ/ｍｍとした。また、インダクタンスＬは、Ｌ＝１０ｎＨとした。図３に示すように、Ａ点におけるインピーダンスよりも、Ｂ点におけるインピーダンスの方が、リアクタンス成分を低減できていることがわかる。
　次に、トランジスタ（ＦＥＴ）にフィールドプレート構造がある場合と無い場合において、また、高周波電力増幅器にリアクタンス制御回路がある場合と無い場合において、高周波電力増幅器の電力付加効率（ＰＡＥ：Ｐｏｗｅｒ　Ａｄｄｅｄ　Ｅｆｆｉｃｉｅｎｃｙ）について、図４～図６を用いて説明する。
　図４～６は、図１に示すリアクタンス制御回路１０７の導入前後において、トランジスタのドレイン電圧およびドレイン電流をシミュレーションした結果である。なお、シミュレーションのためのＦＥＴパラメータ、およびリアクタンス制御回路のインダクタンスは、表１の値を用いた。
Figure JPOXMLDOC01-appb-T000001
　なお、直流バイアスの条件は、ＦＥＴの動作点としてドレイン電圧が３０Ｖ、ドレイン電流が３３ｍＡとなるように、ドレイン電圧を３０Ｖとし、ゲート電圧はドレイン電流が３３ｍＡ流れるように設定した。また、整合条件は、それぞれの場合において、入力整合回路１０２を利得整合、出力整合回路１０５を効率整合とし、信号周波数はいずれも２．４５ＧＨｚにてシミュレーションした。
　図４は、ＦＥＴにフィールドプレート構造を用いない場合、かつ、リアクタンス制御回路なしの場合（表１の（ａ）の条件）を示している。図５は、ＦＥＴにフィールドプレート構造を用いた場合、かつ、リアクタンス制御回路なしの場合（表１の（ｂ）の条件）を示している。図６は、ＦＥＴにフィールドプレート構造を用いた場合、かつ、リアクタンス制御回路ありの場合（表１の（ｃ）の条件）を示している。また、図４～図６の各図において、グラフの縦軸は、ドレイン電圧Ｖｄｓ（右側の目盛り）およびドレイン電流Ｉｄｓ（左側の目盛り）である。グラフの横軸は、時間Ｔｉｍｅである。そして、各図において、細い実線がドレイン電流の波形を示し、太い実線がドレイン電圧の波形を示している。
　高効率動作をするためには、トランジスタ内部で消費される電力を低減する必要がある。トランジスタ内部で消費される電力は、ドレイン電圧とドレイン電流との掛け算の時間積分により算出することができる。フィールドプレート構造を用いない場合の図４では、ドレイン電流の波形の歪みが比較的小さく、振幅も小さい。このときの電力付加効率（ＰＡＥ）は、６０．３％である。
　これに対し、フィールドプレート構造を用いた場合の図５では、ドレイン電流の波形は大きく歪み、特にドレイン電圧の高い領域において正負に激しく振れているのがわかる。これは、トランジスタの寄生容量に起因したドレイン電流の充放電と考えられ、ドレイン電圧が高くなる時間帯に顕著に起こっている。そのため、トランジスタ内部で消費される電力が大きく、高効率動作が困難な状態であるといえる。このときの電力付加効率（ＰＡＥ）は５８．９％と、図４のフィールドプレート構造を用いないトランジスタの電力付加効率６０．３％よりも低い。また、ドレイン電流波形の歪みがドレイン電圧の高い時間領域で顕著に起きているため、Ｆ級増幅回路により高調波を処理してドレイン電圧の波形を矩形波としても、トランジスタの内部で消費される電力の低減が困難であり、電力付加効率の向上は期待できない。
　次に、フィールドプレート構造を用いた場合において、さらに、リアクタンス制御回路を導入した場合の図６では、ドレイン電流の波形は歪みが小さくなり、ドレイン電圧の高い領域において正負の振れが低減されている。このときの電力付加効率（ＰＡＥ）は６５．０％で、リアクタンス制御回路の無い場合よりも効率が向上している。さらに、ドレイン電流の波形の歪が低減されているため、Ｆ級増幅回路により高調波を処理することによって、大幅な電力付加効率の向上が期待できる。
　次に、トランジスタがＧａＮ－ＨＥＭＴの場合における高周波電力増幅器の電力付加効率（ＰＡＥ）について、図７～図９を用いて説明する。
　図７は、フィールドプレート構造をとらないＧａＮ－ＨＥＭＴ、およびフィールドプレート構造を用いたＧａＮ－ＨＥＭＴのそれぞれについて、リアクタンス制御回路のインダクタンスを変化させて、トランジスタのＰＡＥをシミュレーションした結果を表す図である。ＦＥＴパラメータは、それぞれ表１の（ａ）、（ｂ）の値を用いた。図７において、グラフの横軸は、トランジスタの寄生容量とリアクタンス制御回路のインダクタンスとの共振周波数であり、縦軸は電力付加効率（ＰＡＥ）である。フィールドプレート構造を用いないＧａＮ－ＨＥＭＴのＰＡＥは細い実線で示しており、フィールドプレート構造を用いたＧａＮ－ＨＥＭＴのＰＡＥは太い実線で示している。また、図７には、リアクタンス制御回路を設けない場合のそれぞれのＰＡＥの結果も図示している。
　図７に示すように、リアクタンス制御回路を設けない場合において、フィールドプレート構造を用いないＧａＮ－ＨＥＭＴのＰＡＥは、細い実線で示されるように、６０．３％であった。また、同様に、リアクタンス制御回路を設けない場合において、フィールドプレート構造を用いたＧａＮ－ＨＥＭＴのＰＡＥは、太い実線で示しており、５８．９％であった。
　また、図７に示す２つの曲線で表されるように、リアクタンス制御回路を設けた場合は、フィールドプレート構造有り無しのいずれの場合においても、共振周波数を信号周波数と同一またはその近傍に設定することにより、リアクタンス制御回路を設けない場合よりも高周波電力増幅器のＰＡＥが向上していることがわかる。
　このように、フィールドプレート構造を用いることによって増幅素子の寄生容量が大きくなると、リアクタンス制御回路を設けない場合のＰＡＥは、６０．３％から５８．９％と低下する。しかし、リアクタンス制御回路を設けて、さらに、信号周波数と同一または近傍の周波数で共振するようにリアクタンス制御回路のインダクタンスを設定することにより、フィールドプレート構造をとらないトランジスタを用いた高周波電力増幅器のＰＡＥと同等のＰＡＥを得ることができる。
　従来、トランジスタの出力端にインダクタを設けることは、出力経路の損失につながると考えられており行われなかった。しかし、本願の発明者らは、敢えてトランジスタの出力端にリアクタンス制御回路を設け、信号周波数と同一または近傍の周波数で共振するようにリアクタンス制御回路のインダクタンスを設定することにより、電力付加効率を大きく向上できることを見出した。さらに、リアクタンス制御回路の電力付加効率を向上する効果は、フィールドプレート構造を用いたＧａＮ－ＨＥＭＴなど、寄生容量の大きなトランジスタにおいてより顕著となることを見出した。これにより、フィールドプレート構造などの高出力の増幅素子を用いた場合においても、電力付加効率の高い高周波電力増幅器を実現できる。
　次に、増幅素子の寄生容量と共振させる共振周波数の設定範囲について説明する。図７より、リアクタンス制御回路を設けない従来の構成よりも電力付加効率を高くするためには、共振周波数としては、２．０～６．０ＧＨｚの範囲であることが好ましい。ここで信号周波数を１とした場合、好ましい共振周波数は、信号周波数の０．８２～２．４倍となる。また、電力付加効率を６２％程度以上とするためには、共振周波数としては、２．１ＧＨｚ～４．７ＧＨｚの範囲が好ましい。ここで信号周波数を１とした場合、好ましい共振周波数は、信号周波数の０．８７～１．９倍となる。この範囲であれば、フィールドプレート構造の有無にかかわらず、リアクタンス制御回路を設けない従来の構成よりも、十分に電力付加効率を向上させることができる。
　また、本発明に係る高周波電力増幅器を電子レンジに用いる場合には、信号周波数は法規により２．４～２．５ＧＨｚとする必要がある。ここで、図７は、信号周波数を２．４５ＧＨｚとしてシミュレーションした結果であるが、信号周波数が２．４ＧＨｚの場合と２．５ＧＨｚの場合とは、２．４５ＧＨｚに対して僅か２％程度変化するにすぎない。したがって、共振周波数と電力付加効率との関係を示すグラフは、信号周波数に応じて僅かにシフトするだけであり、ほぼ同じ傾向を示す。よって、電子レンジへの適用を想定した場合、即ち、信号周波数が２．４～２．５ＧＨｚの場合において、リアクタンス制御回路を設けない従来の構成よりも電力付加効率を高くするためには、共振周波数を信号周波数の０．８２～２．８倍とすることが好ましい。また、リアクタンス制御回路を設けない従来の構成よりも、十分に電力付加効率を向上させるためには、共振周波数を信号周波数の０．８７～１．９倍とすることがより好ましい。
　次に、フィールドプレート構造を用いたＧａＮ－ＨＥＭＴにおいて、信号周波数をさらに大きく変化させた場合のシミュレーション結果を、図８および図９に示す。なお、ＦＥＴパラメータは、いずれも表１の（ｂ）を用いた。
　まず、図８は、フィールドプレート構造を用いたＧａＮ－ＨＥＭＴにおいて、信号周波数を１ＧＨｚとしたときのシミュレーション結果を表した図である。図８において、グラフの横軸は、トランジスタの寄生容量とリアクタンス制御回路のインダクタンスとの共振周波数であり、縦軸はＰＡＥである。
　図８に示すように、フィールドプレート構造を用いたＧａＮ－ＨＥＭＴにおいて、リアクタンス制御回路を設けない場合における高周波電力増幅器のＰＡＥは、６７．２％であった。従って、図８より、リアクタンス制御回路を設けない従来の構成よりも電力付加効率を高くするためには、共振周波数としては、０．９２ＧＨｚ以上であることが好ましく、さらには、０．９２～３．０ＧＨｚの範囲であることが好ましい。ここで信号周波数を１とした場合、好ましい共振周波数は、信号周波数の０．９２～３．０倍となる。また、電力付加効率を６８％以上とするためには、共振周波数としては、０．９３～２．０ＧＨｚの範囲が好ましい。ここで信号周波数を１とした場合、好ましい共振周波数は、信号周波数の０．９３～２．０倍となる。
　次に、図９は、フィールドプレート構造を用いたＧａＮ－ＨＥＭＴにおいて、信号周波数を５ＧＨｚとしたときのシミュレーション結果を表した図である。図９において、グラフの横軸は、トランジスタの寄生容量とリアクタンス制御回路のインダクタンスとの共振周波数であり、縦軸はＰＡＥである。
　図９に示すように、リアクタンス制御回路を設けない場合における高周波電力増幅器のＰＡＥは、３５．５７％であった。従って、図９より、リアクタンス制御回路を設けない従来の構成よりも電力付加効率を高くするためには、共振周波数としては、３．５～９．３ＧＨｚの範囲であることが好ましい。ここで信号周波数を１とした場合、好ましい共振周波数は、信号周波数の０．７～１．８倍となる。また、電力付加効率を３５．７％以上とするためには、共振周波数としては、４．０～７．２ＧＨｚの範囲が好ましい。ここで信号周波数を１とした場合、好ましい共振周波数は、信号周波数の０．８～１．４倍となる。
　従って、信号周波数を１～５ＧＨｚとした場合でも、共振周波数を信号周波数の０．９２～１．８倍とすることによって、リアクタンス制御回路を設けない従来の構成よりも電力付加効率を高くすることが可能である。また、共振周波数を信号周波数の０．９３～１．４倍とすることにより、リアクタンス制御回路を設けない従来の構成よりも、十分に電力付加効率を向上させることができる。
　なお、本実施形態では、増幅素子の入力端に入力整合回路を直接接続しているが、増幅素子の入力端と入力整合回路との間には、高調波制御回路やゲートバイアス回路等を設けても良い。
　また、本実施形態では、Ｆ級増幅回路などの高効率化のための回路を設けていないが、これらの回路を用いることにより、さらに電力付加効率を向上させることができる。特に、本発明により、ドレイン電流波形およびドレイン電圧波形の歪が低減されるため、Ｆ級増幅回路を設けることにより、電力付加効率をさらに向上させることが可能である。
　（第２の実施形態）
　次に、本発明の第２の実施形態に係る高周波電力増幅器について、図１０を用いて説明する。図１０は、本発明の第２の実施形態に係る高周波電力増幅器の回路図である。
　本発明の第２の実施形態に係る高周波増幅器が、第１の実施形態に係る高周波増幅器と異なる点は、リアクタンス制御回路１０７の構成である。すなわち、本実施形態では、リアクタンス制御回路１０７として、マイクロストリップライン４０１を用いている。なお、その他の回路構成は第１の実施形態と同じであるため、図１０において図１と同じ構成要素については同一の符号を用いており、その説明は省略する。
　本実施形態において、リアクタンス制御回路１０７を構成するマイクロストリップライン４０１は、その線路長や特性インピーダンスの値によりリアクタンス成分を調整できる。従って、第１の実施形態と同様に、トランジスタ１０４の寄生容量によるリアクタンスが低減するように、マイクロストリップライン４０１の線路長や特性インピーダンスを調整する。これにより、ドレイン電流の波形の歪が低減されるため、高周波電力増幅器のＰＡＥが向上する。さらに、高調波処理によるＦ級動作とすることで、より大幅な電力付加効率の向上が見込める。
　（第３の実施形態）
　次に、本発明の第３の実施形態に係る高周波電力増幅器について、図１１を用いて説明する。図１１は、本発明の第３の実施形態に係る高周波電力増幅器の回路図である。
　本発明の第３の実施形態に係る高周波増幅器が、第１の実施形態に係る高周波増幅器と異なる点は、リアクタンス制御回路１０７の構成である。すなわち、本実施形態では、リアクタンス制御回路１０７として、インダクタ５０１とキャパシタ５０２との直列共振回路を用いている。なお、その他の回路構成は第１の実施形態と同じであるため、図１１において図１と同じ構成要素については同一の符号を用いており、その説明は省略する。
　ここで、共振周波数をＦとし、トランジスタ１０４の寄生容量をＣとし、リアクタンス制御回路１０７のインダクタ５０１のインダクタンスをＬとし、キャパシタ５０２のキャパシタンスをＣ２としたときに、下記（数式３）を満たすことで、トランジスタ１０４の寄生容量に起因するリアクタンスを低減することができ、高周波電力増幅器の高効率動作が可能となる。さらに、ドレイン電流の波形の歪が低減されるため、高周波電力増幅器のＰＡＥが向上する。さらに、高調波処理によるＦ級動作とすることで大幅な電力付加効率の向上が見込める。
Figure JPOXMLDOC01-appb-M000003
　（第４の実施形態）
　次に、本発明の第４の実施形態に係る高周波電力増幅器について、図１２を用いて説明する。図１２は、本発明の第４の実施形態に係る高周波電力増幅器の回路図である。
　本発明の第４の実施形態に係る高周波増幅器が、第１の実施形態に係る高周波増幅器と異なる点は、リアクタンス制御回路１０７の構成である。すなわち、本実施形態では、リアクタンス制御回路１０７として、マイクロストリップラインにより構成したオープンスタブ６０１を用いている。なお、その他の回路構成は第１の実施形態と同じであるため、図１２において図１と同じ構成要素については同一の符号を用いており、その説明は省略する。
　前述したように、マイクロストリップラインは、その線路長や特性インピーダンスの値によりリアクタンスを調整できるため、トランジスタ１０４の出力端から見た寄生容量によるリアクタンスが低減するように、マイクロストリップラインの線路長や特性インピーダンスを設定すればよい。これにより、ドレイン電流の波形の歪が低減されるため、高周波電力増幅器のＰＡＥが向上する。さらに、高調波処理によるＦ級動作とすることで、より大幅な電力付加効率の向上が見込める。
　以上、本発明に係る高周波電力増幅器について、各実施形態に基づいて説明したが、本発明はこれらの実施形態に限定されるものではない。
　例えば、本実施形態では、リアクタンス制御回路１０７として、伝送線路の一例であるマイクロストリップラインを用いた場合について説明したが、これに限るものではない。例えば、その他の伝送線路として、コプレーナラインなどを用いることもできる。
　また、本実施形態では、ＦＥＴ又はＨＥＭＴにフィールドプレート構造を用いた場合について説明した。具体的には、ＦＥＴ又はＨＥＭＴにおけるゲート電極およびソース電極の少なくとも一方の電極にフィールドプレート構造を用いた。この場合、フィールドプレート構造としては、例えば、図１４Ｂで説明したような電極構成とすることができる。
　その他、本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を当該実施形態に施したものや、異なる実施形態における構成要素を組み合わせて構築される形態も、本発明の範囲に含まれる。
　本発明に係る高周波電力増幅器は、移動体通信用の端末や基地局、あるいは電子レンジなどのマイクロ波家電等に適用できる。
　１０１　　入力端子
　１０２　　入力整合回路
　１０３　　バイアス端子
　１０４　　トランジスタ
　１０５　　出力整合回路
　１０６　　出力端子
　１０７　　リアクタンス制御回路
　１０８　　インダクタ
　１０９　　バイアス端子
　４０１　　マイクロストリップライン
　５０１　　インダクタ
　５０２　　キャパシタ
　６０１　　オープンスタブ
　８０１　　入力端子
　８０２　　直流電力供給端子
　８０３　　チョークインダクタ
　８０４　　ＦＥＴ
　８０５　　マイクロストリップライン
　８０６　　オープンスタブ（λ／８）
　８０７　　オープンスタブ（λ／１２）
　８０８　　出力整合回路
　８０９　　負荷抵抗
　７０４、１００３　　ソース電極
　７０５、７０５Ａ、１００１　　ゲート電極
　７０６、１００２　　ドレイン電極

Claims (15)

  1. 　第１の周波数の高周波信号を増幅する増幅素子と、
    　前記増幅素子の入力端側に接続された入力整合回路と、
    　前記増幅素子の出力端側に接続された出力整合回路と、
    　一端側が前記増幅素子の出力端に接続され、他端側が前記出力整合回路の入力端および直流電源端子に接続されたリアクタンス制御回路と、を有し、
    　前記リアクタンス制御回路は、前記増幅素子の出力端における前記増幅素子の寄生容量との間で第２の周波数で共振するリアクタンスを有し、
    　前記第２の周波数は、前記第１の周波数と同一の周波数、または、前記第１の周波数の近傍の周波数である、
    　高周波電力増幅器。
  2. 　前記第２の周波数は、前記リアクタンス制御回路がない場合よりも電力付加効率が高くなる周波数である、
    　請求項１に記載の高周波電力増幅器。
  3. 　前記第１の周波数は、２．４～２．５ＧＨｚであり、
    　前記第２の周波数は、前記第１の周波数の０．８２倍から２．４倍の周波数である、
    　請求項１に記載の高周波電力増幅器。
  4. 　前記第２の周波数は、前記第１の周波数の０．８７倍から１．９倍の周波数である、
    　請求項３に記載の高周波電力増幅器。
  5. 　前記第１の周波数は１～５ＧＨｚであり、
    　前記第２の周波数は、前記第１の周波数の０．９２倍から１．８倍の周波数である、
    　請求項１に記載の高周波電力増幅器。
  6. 　前記第２の周波数は、前記第１の周波数の０．９３倍から１．４倍の周波数である、
    　請求項５に記載の高周波電力増幅器。
  7. 　前記第２の周波数は、前記第１の周波数よりも大きい、
    　請求項１に記載の高周波電力増幅器。
  8. 　前記リアクタンス制御回路は、インダクタで構成されている、
    　請求項１に記載の高周波電力増幅器。
  9. 　前記リアクタンス制御回路は、伝送線路で構成されている、
    　請求項１に記載の高周波電力増幅器。
  10. 　前記伝送線路は、マイクロストリップライン又はコプレーナラインである、
    　請求項９に記載の高周波電力増幅器。
  11. 　前記リアクタンス制御回路は、キャパシタとインダクタとの直列共振器で構成されている、
    　請求項１に記載の高周波電力増幅器。
  12. 　前記リアクタンス制御回路は、オープンスタブで構成されている、
    　請求項１記載の高周波電力増幅器。
  13. 　前記増幅素子は電界効果トランジスタであり、ゲート電極およびソース電極の少なくとも一方がフィールドプレート構造である、
    　請求項１記載の高周波電力増幅器。
  14. 　前記増幅素子は、化合物半導体を用いた電界効果トランジスタである、
    　請求項１３に記載の高周波電力増幅器。
  15. 　前記増幅素子は、ＧａＮとＡｌＧａＮとのヘテロ接合を有する電界効果トランジスタである、
    　請求項１３に記載の高周波電力増幅器。
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