JP2002118122A - ショットキゲート電界効果トランジスタ - Google Patents
ショットキゲート電界効果トランジスタInfo
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Abstract
(57)【要約】
【課題】 リターンロス値が低減し、且つ、耐圧が高く
過大入力に対する歪みレベルが低減するショットキゲー
ト電界効果トランジスタを提供する。 【解決手段】 電界効果型トランジスタは、チャネル層
１、ドレイン側コンタクト層３、ソース側コンタクト層
４、誘電体膜５、及び、ゲート電極７を有する。ゲート
電極７は、チャネル層１とショットキ接合し、所定の庇
状のフィールドプレート部を有する。ゲート・ドレイン
間リセス距離Ｌrgdは、８００ｎｍ以上３０００ｎｍ以
下に設計され、ゲート・ドレインオーバーレイ距離Ｌgd
は、Ｌrgd±４００ｎｍ以内に設計され、誘電体膜５の
膜厚ｔは、３００ｎｍ以上６００ｎｍ以下に設計され
る。
過大入力に対する歪みレベルが低減するショットキゲー
ト電界効果トランジスタを提供する。 【解決手段】 電界効果型トランジスタは、チャネル層
１、ドレイン側コンタクト層３、ソース側コンタクト層
４、誘電体膜５、及び、ゲート電極７を有する。ゲート
電極７は、チャネル層１とショットキ接合し、所定の庇
状のフィールドプレート部を有する。ゲート・ドレイン
間リセス距離Ｌrgdは、８００ｎｍ以上３０００ｎｍ以
下に設計され、ゲート・ドレインオーバーレイ距離Ｌgd
は、Ｌrgd±４００ｎｍ以内に設計され、誘電体膜５の
膜厚ｔは、３００ｎｍ以上６００ｎｍ以下に設計され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ショットキゲート
電界効果トランジスタに関し、より詳細には、高周波大
出力用のショットキゲート電界効果トランジスタに関す
るものである。
電界効果トランジスタに関し、より詳細には、高周波大
出力用のショットキゲート電界効果トランジスタに関す
るものである。
【０００２】
【従来の技術】ＧaＡsには、電子移動度がＳiの５〜６
倍と高く、飽和ドリフト速度のピーク値がＳiの約２倍
であり、且つ、半絶縁性基板が得られるという長所があ
る。ＧaＡsショットキゲート電界効果トランジスタは、
これらの長所を生かしＳiでは実現困難なマイクロ波帯
の能動素子として、電子管に置き換わりながら発展して
おり、最近、特に高出力化や高周波数化に対する要求が
強くなってきている。
倍と高く、飽和ドリフト速度のピーク値がＳiの約２倍
であり、且つ、半絶縁性基板が得られるという長所があ
る。ＧaＡsショットキゲート電界効果トランジスタは、
これらの長所を生かしＳiでは実現困難なマイクロ波帯
の能動素子として、電子管に置き換わりながら発展して
おり、最近、特に高出力化や高周波数化に対する要求が
強くなってきている。
【０００３】ショットキゲート電界効果トランジスタの
基本構造は、半絶縁性ＧaＡs基板上に形成された薄いチ
ャネル層上に、オーミック接触するソース電極及びドレ
イン電極が配置され、ショットキ接触するゲート電極が
配置される。ゲート電極がチャネル層とショットキ接触
することにより、直下の半導体層中に空乏層が拡がって
いる。従来のショットキゲート電界効果型トランジスタ
は、ゲート電極とドレイン電極とが逆バイアスされる
と、ゲート電極のドレイン側の付近に電界が集中し、破
壊の原因になった。このため以前から、ゲート電極に庇
部（以下、フィールドプレート部と呼ぶ）を設け、ゲー
ト電極の下部にＳiＯ2から成る誘電体膜を形成し、電界
の集中を抑える技術が記載されている（例えば、特開昭
６３−８７７７３号公報や特開２０００−１００８３１
号公報）。
基本構造は、半絶縁性ＧaＡs基板上に形成された薄いチ
ャネル層上に、オーミック接触するソース電極及びドレ
イン電極が配置され、ショットキ接触するゲート電極が
配置される。ゲート電極がチャネル層とショットキ接触
することにより、直下の半導体層中に空乏層が拡がって
いる。従来のショットキゲート電界効果型トランジスタ
は、ゲート電極とドレイン電極とが逆バイアスされる
と、ゲート電極のドレイン側の付近に電界が集中し、破
壊の原因になった。このため以前から、ゲート電極に庇
部（以下、フィールドプレート部と呼ぶ）を設け、ゲー
ト電極の下部にＳiＯ2から成る誘電体膜を形成し、電界
の集中を抑える技術が記載されている（例えば、特開昭
６３−８７７７３号公報や特開２０００−１００８３１
号公報）。
【０００４】図７は、特開２０００−１００８３１号公
報に記載のショットキゲート電界効果トランジスタの断
面図である。ショットキゲート電界効果トランジスタ
は、コンタクト層６３の一部を除去し、ゲート電極６５
を配置するリセス構造を有する。ゲート電極６５は、フ
ィールドプレート部６９を有し、このフィールドプレー
ト部６９を誘電体膜６４上に配置する。上記公報には、
比誘電率をεとし、誘電体膜６４の膜厚をｔとすると、
下記に示す条件式を満足することで、耐圧特性が良好に
なると記載されている。
報に記載のショットキゲート電界効果トランジスタの断
面図である。ショットキゲート電界効果トランジスタ
は、コンタクト層６３の一部を除去し、ゲート電極６５
を配置するリセス構造を有する。ゲート電極６５は、フ
ィールドプレート部６９を有し、このフィールドプレー
ト部６９を誘電体膜６４上に配置する。上記公報には、
比誘電率をεとし、誘電体膜６４の膜厚をｔとすると、
下記に示す条件式を満足することで、耐圧特性が良好に
なると記載されている。
【０００５】１＜ε＜５ ・・・・（１） ２５＜ｔ／ε＜７０ ・・・・（２）
【０００６】誘電体膜６４の材料としてＳiＯ2を採用
し、ＳiＯ2の比誘電率εを３．９程度にすると、ＳiＯ2
による誘電体膜６４の膜厚ｔは、式（１）及び式（２）
より、９７.５ｎｍ ＜ ｔ ＜ ２７３ｎｍと求められ
る。
し、ＳiＯ2の比誘電率εを３．９程度にすると、ＳiＯ2
による誘電体膜６４の膜厚ｔは、式（１）及び式（２）
より、９７.５ｎｍ ＜ ｔ ＜ ２７３ｎｍと求められ
る。
【０００７】
【発明が解決しようとする課題】上記従来のショットキ
ゲート電界効果トランジスタでは、充分な耐圧特性を得
るために、ＳiＯ2による誘電体膜６４の膜厚ｔを２００
ｎｍにする記載はあるが、この膜厚ｔとの関係で決定さ
れるフィールドプレート部の詳細な形状についての記載
がない。
ゲート電界効果トランジスタでは、充分な耐圧特性を得
るために、ＳiＯ2による誘電体膜６４の膜厚ｔを２００
ｎｍにする記載はあるが、この膜厚ｔとの関係で決定さ
れるフィールドプレート部の詳細な形状についての記載
がない。
【０００８】誘電体膜６４の膜厚が異なる２つのショッ
トキゲート電界効果トランジスタを用いたマイクロ波通
信用広帯域アンプについて、増幅器の利得低下を示すリ
ターンロス値を８００ＭＨｚで測定すると、膜厚が２０
０ｎｍで−１５ｄＢあり、膜厚が４００ｎｍで−１８ｄ
Ｂある。
トキゲート電界効果トランジスタを用いたマイクロ波通
信用広帯域アンプについて、増幅器の利得低下を示すリ
ターンロス値を８００ＭＨｚで測定すると、膜厚が２０
０ｎｍで−１５ｄＢあり、膜厚が４００ｎｍで−１８ｄ
Ｂある。
【０００９】フィールドプレート部６９とチャネル層６
２との間には、誘電体膜６４の膜厚ｔに反比例する寄生
容量が存在する。特に、従来のショットキゲート電界効
果トランジスタを用いるアンプでは、この寄生容量が大
きいと、ミラー効果等の影響により、利得が低下する。
しかし、ショットキゲート電界効果トランジスタは、膜
厚を２００ｎｍ以上にすると、耐圧特性を良好にする電
界緩和作用が低下する。
２との間には、誘電体膜６４の膜厚ｔに反比例する寄生
容量が存在する。特に、従来のショットキゲート電界効
果トランジスタを用いるアンプでは、この寄生容量が大
きいと、ミラー効果等の影響により、利得が低下する。
しかし、ショットキゲート電界効果トランジスタは、膜
厚を２００ｎｍ以上にすると、耐圧特性を良好にする電
界緩和作用が低下する。
【００１０】また、電界緩和作用が低下すると、ＲＦ過
入力時にドレイン側の半導体界面上に電荷が残り、過大
入力に対する歪みレベルが増大し、大振幅動作を要する
高出力型の電界効果型トランジスタでは、特に大きな問
題となる。
入力時にドレイン側の半導体界面上に電荷が残り、過大
入力に対する歪みレベルが増大し、大振幅動作を要する
高出力型の電界効果型トランジスタでは、特に大きな問
題となる。
【００１１】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、リタ
ーンロス値が低減し、且つ、耐圧が高く過大入力に対す
る歪みレベルが低減するショットキゲート電界効果トラ
ンジスタを提供することを目的とする。
する問題点を解決するためになされたものであり、リタ
ーンロス値が低減し、且つ、耐圧が高く過大入力に対す
る歪みレベルが低減するショットキゲート電界効果トラ
ンジスタを提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明のショットキゲート電界効果トランジスタ
は、表面にチャネル層及びコンタクト層がこの順に形成
された半絶縁性基板と、前記コンタクト層の一部を除去
してリセスを形成し、前記チャネル層に接合位置でショ
ットキ接触し、且つ、所定の庇状のフィールドプレート
部を有するゲート電極と、前記半導体基板上に前記ゲー
ト電極に対して、離間して形成され、且つ、コンタクト
層とオーミック接合されたソース電極及びドレイン電極
とを備え、前記ゲート電極は、庇状のフィールドプレー
ト部を有し、該フィールドプレート部と前記チャネル層
との間に、膜厚が３００ｎｍ以上のＳiＯ2膜から成る誘
電体膜が設けられたことを特徴とする。
め、本発明のショットキゲート電界効果トランジスタ
は、表面にチャネル層及びコンタクト層がこの順に形成
された半絶縁性基板と、前記コンタクト層の一部を除去
してリセスを形成し、前記チャネル層に接合位置でショ
ットキ接触し、且つ、所定の庇状のフィールドプレート
部を有するゲート電極と、前記半導体基板上に前記ゲー
ト電極に対して、離間して形成され、且つ、コンタクト
層とオーミック接合されたソース電極及びドレイン電極
とを備え、前記ゲート電極は、庇状のフィールドプレー
ト部を有し、該フィールドプレート部と前記チャネル層
との間に、膜厚が３００ｎｍ以上のＳiＯ2膜から成る誘
電体膜が設けられたことを特徴とする。
【００１３】本発明のショットキゲート電界効果トラン
ジスタは、所定の膜厚の誘電体膜を有し、寄生容量が削
減されるので、リターンロス値が低減し、且つ、最適な
リセス構造のゲート電極を有することにより、電界緩和
作用が最適に働くので、耐圧が高く過大入力に対する歪
みレベルが低減する。
ジスタは、所定の膜厚の誘電体膜を有し、寄生容量が削
減されるので、リターンロス値が低減し、且つ、最適な
リセス構造のゲート電極を有することにより、電界緩和
作用が最適に働くので、耐圧が高く過大入力に対する歪
みレベルが低減する。
【００１４】本発明のショットキゲート電界効果トラン
ジスタでは、前記リセスのドレイン側端部と前記ゲート
電極のショットキコンタクト部との間の距離であるゲー
ト・ドレイン間リセス距離Ｌrgdが８００ｎｍ以上３０
００ｎｍ以下であり、前記庇状のフィールドプレート部
の長さであるゲート・ドレインオーバーレイ距離Ｌgdが
Ｌrgd±４００ｎｍ以内であること、或いは、前記誘電
体膜の膜厚は、６００ｎｍ以下であることが好ましい。
この場合、電界緩和作用が有効に働く最適なリセス構造
のゲート電極を設計できる。
ジスタでは、前記リセスのドレイン側端部と前記ゲート
電極のショットキコンタクト部との間の距離であるゲー
ト・ドレイン間リセス距離Ｌrgdが８００ｎｍ以上３０
００ｎｍ以下であり、前記庇状のフィールドプレート部
の長さであるゲート・ドレインオーバーレイ距離Ｌgdが
Ｌrgd±４００ｎｍ以内であること、或いは、前記誘電
体膜の膜厚は、６００ｎｍ以下であることが好ましい。
この場合、電界緩和作用が有効に働く最適なリセス構造
のゲート電極を設計できる。
【００１５】前記フィールドプレート部のドレイン側の
端部が櫛歯形状を有し、且つ、該櫛歯形状の端部の一端
が前記コンタクト層のドレイン側リセスに掛かることも
本発明の好ましい態様である。この場合、ゲート電極
は、誘電体膜を介してチャネル層と対向する面積がゲー
ト側からドレイン側に向かって、実質的に小さくなるの
で、更に寄生容量を低減できる。
端部が櫛歯形状を有し、且つ、該櫛歯形状の端部の一端
が前記コンタクト層のドレイン側リセスに掛かることも
本発明の好ましい態様である。この場合、ゲート電極
は、誘電体膜を介してチャネル層と対向する面積がゲー
ト側からドレイン側に向かって、実質的に小さくなるの
で、更に寄生容量を低減できる。
【００１６】本発明のショットキゲート電界効果トラン
ジスタは、前記チャネル層がIII−V族化合物半導体で形
成されることができる。
ジスタは、前記チャネル層がIII−V族化合物半導体で形
成されることができる。
【００１７】
【発明の実施の形態】以下、本発明の実施形態例に基づ
いて、本発明のショットキゲート電界効果トランジスタ
について図面を参照して説明する。図１は、本発明の第
１実施形態例のショットキゲート電界効果トランジスタ
の断面図である。ショットキゲート電界効果トランジス
タは、ＧaＡs基板１０、チャネル層１、ドレイン側コン
タクト層３、ソース側コンタクト層４、誘電体膜５、及
び、ゲート電極７を有する。
いて、本発明のショットキゲート電界効果トランジスタ
について図面を参照して説明する。図１は、本発明の第
１実施形態例のショットキゲート電界効果トランジスタ
の断面図である。ショットキゲート電界効果トランジス
タは、ＧaＡs基板１０、チャネル層１、ドレイン側コン
タクト層３、ソース側コンタクト層４、誘電体膜５、及
び、ゲート電極７を有する。
【００１８】チャネル層１は、ＧaＡs基板１０上に形成
され、ドレイン側コンタクト層３及びソース側コンタク
ト層４は、チャネル層１上に形成されている。誘電体膜
５は、ドレイン側コンタクト層３及びソース側コンタク
ト層４を含む表面上に形成されている。ゲート電極７
は、ドレイン側コンタクト層３とソース側コンタクト層
４の間にある、コンタクト層を除去したリセスの位置に
形成され、庇状のフィールドプレート部１１を有する。
ゲート電極７は、誘電体膜５に形成されたスルーホール
を介して、チャネル層１とショットキ接触する。
され、ドレイン側コンタクト層３及びソース側コンタク
ト層４は、チャネル層１上に形成されている。誘電体膜
５は、ドレイン側コンタクト層３及びソース側コンタク
ト層４を含む表面上に形成されている。ゲート電極７
は、ドレイン側コンタクト層３とソース側コンタクト層
４の間にある、コンタクト層を除去したリセスの位置に
形成され、庇状のフィールドプレート部１１を有する。
ゲート電極７は、誘電体膜５に形成されたスルーホール
を介して、チャネル層１とショットキ接触する。
【００１９】ゲート・ドレイン間リセス距離Ｌrgdは、
リセスのドレイン側端部とゲート電極７のショットキコ
ンタクト部との間の距離であり、８００ｎｍ以上３００
０ｎｍ以下に設計される。ゲート・ドレインオーバーレ
イ距離Ｌgdは、フィールドプレート部１１の長さであ
り、Ｌrgd±４００ｎｍ以内に設計される。
リセスのドレイン側端部とゲート電極７のショットキコ
ンタクト部との間の距離であり、８００ｎｍ以上３００
０ｎｍ以下に設計される。ゲート・ドレインオーバーレ
イ距離Ｌgdは、フィールドプレート部１１の長さであ
り、Ｌrgd±４００ｎｍ以内に設計される。
【００２０】図２は、図１のショットキゲート電界効果
トランジスタの製造方法を示す。図２（ａ）に示すよう
に、ＭＢＥ法を用いて半絶縁性のＧaＡs基板１０上に、
Ｓiを２×１０17ｃｍ-3ドープしたＮ型ＧaＡsのチャネ
ル層１を厚さ２５ｎｍで成長させ、Ｓiを５×１０17ｃ
ｍ-3ドープしたＮ型ＧaＡsのコンタクト層２を厚さ１５
０ｎｍで成長させる。
トランジスタの製造方法を示す。図２（ａ）に示すよう
に、ＭＢＥ法を用いて半絶縁性のＧaＡs基板１０上に、
Ｓiを２×１０17ｃｍ-3ドープしたＮ型ＧaＡsのチャネ
ル層１を厚さ２５ｎｍで成長させ、Ｓiを５×１０17ｃ
ｍ-3ドープしたＮ型ＧaＡsのコンタクト層２を厚さ１５
０ｎｍで成長させる。
【００２１】図２（ｂ）に示すように、図示しないレジ
ストをマスクとして塩素系のガスを用いて、コンタクト
層２をエッチングしリセスを形成することにより、ドレ
イン側コンタクト層３及びソース側コンタクト層４を形
成する。次にＣＶＤ法により、ＳiＯ2から成る誘電体膜
５を厚さ４００ｎｍで全面に堆積する。
ストをマスクとして塩素系のガスを用いて、コンタクト
層２をエッチングしリセスを形成することにより、ドレ
イン側コンタクト層３及びソース側コンタクト層４を形
成する。次にＣＶＤ法により、ＳiＯ2から成る誘電体膜
５を厚さ４００ｎｍで全面に堆積する。
【００２２】図２（ｃ）に示すように、誘電体膜５上に
図示しないレジストをマスクとして形成し、ゲート電極
７を形成する電極形成箇所に誘電体膜５をＣＨＦ3又は
ＳＦ6を用いてドライエッチングする。
図示しないレジストをマスクとして形成し、ゲート電極
７を形成する電極形成箇所に誘電体膜５をＣＨＦ3又は
ＳＦ6を用いてドライエッチングする。
【００２３】図２（ｄ）に示すように、誘電体膜５をマ
スクとして、チャネル層１の電極形成箇所を深さ５ｎｍ
程度にエッチングする。次に、電極形成箇所を含む領域
の表面に、厚さ２００ｎｍのＷＳi膜、及び、厚さ４０
０ｎｍのＡu膜をこの順でスパッタ蒸着し、金属膜６を
形成する。
スクとして、チャネル層１の電極形成箇所を深さ５ｎｍ
程度にエッチングする。次に、電極形成箇所を含む領域
の表面に、厚さ２００ｎｍのＷＳi膜、及び、厚さ４０
０ｎｍのＡu膜をこの順でスパッタ蒸着し、金属膜６を
形成する。
【００２４】図２（ｅ）に示すように、ゲート電極形成
箇所にのみフォトレジストを設け、イオンミリングによ
り不要箇所を除去してゲート電極７を形成する。
箇所にのみフォトレジストを設け、イオンミリングによ
り不要箇所を除去してゲート電極７を形成する。
【００２５】その後、誘電体膜３の所定箇所をエッチン
グしてドレイン側コンタクト層３及びソース側コンタク
ト層４を夫々露出させ、厚さ８ｎｍのＮi膜、厚さ５０
ｎｍのＡuＧe膜、厚さ２５０ｎｍのＡu膜をこの順で真
空蒸着し、図示しないドレイン電極及びソース電極を形
成し、電界効果型トランジスタを完成する。
グしてドレイン側コンタクト層３及びソース側コンタク
ト層４を夫々露出させ、厚さ８ｎｍのＮi膜、厚さ５０
ｎｍのＡuＧe膜、厚さ２５０ｎｍのＡu膜をこの順で真
空蒸着し、図示しないドレイン電極及びソース電極を形
成し、電界効果型トランジスタを完成する。
【００２６】図３は、ゲート・ドレインオーバーレイ距
離Ｌgdに対する正規化した容量値の特性図である。実線
は、誘電体膜５の膜厚ｔが２００ｎｍの場合を示し、破
線は、誘電体膜５の膜厚ｔが４００ｎｍの場合を示す。
離Ｌgdに対する正規化した容量値の特性図である。実線
は、誘電体膜５の膜厚ｔが２００ｎｍの場合を示し、破
線は、誘電体膜５の膜厚ｔが４００ｎｍの場合を示す。
【００２７】正規化した容量値は、ｎ+層上においては
平行平板容量として計算され、ｎ層上においては抵抗比
による容量、及び、フリンジング容量を考慮して計算さ
れる。正規化した容量値は、ショットキゲート電界効果
トランジスタの寄生容量を示すものであり、真空誘電率
（８．８５４×１０-6［ｐＦ／μｍ］）をε0とし、絶
縁層の比誘電率をεsとすると、下記に示す式（３）を
用いて、単位をｐＦとする容量値に換算される。なお、
εsはＳiＯ2の場合に３．９である。
平行平板容量として計算され、ｎ層上においては抵抗比
による容量、及び、フリンジング容量を考慮して計算さ
れる。正規化した容量値は、ショットキゲート電界効果
トランジスタの寄生容量を示すものであり、真空誘電率
（８．８５４×１０-6［ｐＦ／μｍ］）をε0とし、絶
縁層の比誘電率をεsとすると、下記に示す式（３）を
用いて、単位をｐＦとする容量値に換算される。なお、
εsはＳiＯ2の場合に３．９である。
【００２８】 （容量値）＝ε0×εs×（正規化した容量値） ・・・・（３）
【００２９】ゲート・ドレインオーバーレイ距離Ｌgdが
１２００ｎｍについて着目すると、膜厚ｔが２００ｎｍ
の正規化した容量値は、膜厚ｔが４００ｎｍの正規化し
た容量値に比して、約１．８倍大きい。誘電体膜５の膜
厚ｔを大きくすること、又は、ゲート・ドレインオーバ
ーレイ距離Ｌgdを小さくすることにより、ショットキゲ
ート電界効果トランジスタの寄生容量は減少する。
１２００ｎｍについて着目すると、膜厚ｔが２００ｎｍ
の正規化した容量値は、膜厚ｔが４００ｎｍの正規化し
た容量値に比して、約１．８倍大きい。誘電体膜５の膜
厚ｔを大きくすること、又は、ゲート・ドレインオーバ
ーレイ距離Ｌgdを小さくすることにより、ショットキゲ
ート電界効果トランジスタの寄生容量は減少する。
【００３０】図４は、ショットキゲート電界効果トラン
ジスタが採用されたマイクロ波通信用広帯域アンプの入
力信号レベルに対する歪みレベルの特性図である。マイ
クロ波通信用広帯域アンプは、ゲート・ドレインオーバ
ーレイ距離Ｌgdが異なる２つのショットキゲート電界効
果トランジスタが採用される。−５ｄＢＶから＋１０ｄ
ＢＶまで変化する入力信号レベルをマイクロ波通信用広
帯域アンプに与えて、歪みレベルを測定する。
ジスタが採用されたマイクロ波通信用広帯域アンプの入
力信号レベルに対する歪みレベルの特性図である。マイ
クロ波通信用広帯域アンプは、ゲート・ドレインオーバ
ーレイ距離Ｌgdが異なる２つのショットキゲート電界効
果トランジスタが採用される。−５ｄＢＶから＋１０ｄ
ＢＶまで変化する入力信号レベルをマイクロ波通信用広
帯域アンプに与えて、歪みレベルを測定する。
【００３１】２つのショットキゲート電界効果トランジ
スタのゲート・ドレイン間リセス距離Ｌrgdは、１１０
０ｎｍである。実線は、ゲート・ドレインオーバーレイ
距離Ｌgdが４００ｎｍの場合を示し、破線は、ゲート・
ドレインオーバーレイ距離Ｌgdが１３００ｎｍの場合を
示す。
スタのゲート・ドレイン間リセス距離Ｌrgdは、１１０
０ｎｍである。実線は、ゲート・ドレインオーバーレイ
距離Ｌgdが４００ｎｍの場合を示し、破線は、ゲート・
ドレインオーバーレイ距離Ｌgdが１３００ｎｍの場合を
示す。
【００３２】ゲート・ドレインオーバーレイ距離Ｌgdが
４００ｎｍの場合、歪レベルは、入力信号レベルが過大
入力になる＋５ｄＢＶ付近で急に大きくなり、その後増
加を続ける。入力信号レベルが＋１０ｄＢＶの歪レベル
は、入力信号レベルが−５ｄＢＶの歪レベルに比して、
３．５ｄＢ程度大きくなり劣化する。
４００ｎｍの場合、歪レベルは、入力信号レベルが過大
入力になる＋５ｄＢＶ付近で急に大きくなり、その後増
加を続ける。入力信号レベルが＋１０ｄＢＶの歪レベル
は、入力信号レベルが−５ｄＢＶの歪レベルに比して、
３．５ｄＢ程度大きくなり劣化する。
【００３３】ゲート・ドレインオーバーレイ距離Ｌgdが
１３００ｎｍの場合、歪レベルは、入力信号レベルに殆
ど依存せず一定であり、劣化しない。ゲート・ドレイン
オーバーレイ距離Ｌgdを大きくすることにより、歪みレ
ベルが低減する。
１３００ｎｍの場合、歪レベルは、入力信号レベルに殆
ど依存せず一定であり、劣化しない。ゲート・ドレイン
オーバーレイ距離Ｌgdを大きくすることにより、歪みレ
ベルが低減する。
【００３４】図５は、ショットキゲート電界効果トラン
ジスタにおける正規化した容量値に対するリターンロス
値の依存性を示す。ゲート・ドレインオーバーレイ距離
Ｌgd又は膜厚ｔが相互に異なるショットキゲート電界効
果トランジスタに対する３つの測定結果ａ〜ｃが示され
る。
ジスタにおける正規化した容量値に対するリターンロス
値の依存性を示す。ゲート・ドレインオーバーレイ距離
Ｌgd又は膜厚ｔが相互に異なるショットキゲート電界効
果トランジスタに対する３つの測定結果ａ〜ｃが示され
る。
【００３５】測定結果ａは、ゲート・ドレインオーバー
レイ距離Ｌgdが１３００ｎｍ、且つ、膜厚ｔが２００ｎ
ｍの場合であり、測定結果ｂは、ゲート・ドレインオー
バーレイ距離Ｌgdが１３００ｎｍ、且つ、膜厚ｔが４０
０ｎｍの場合であり、測定結果ｃは、ゲート・ドレイン
オーバーレイ距離Ｌgdが４００ｎｍ、且つ、膜厚ｔが４
００ｎｍの場合である。
レイ距離Ｌgdが１３００ｎｍ、且つ、膜厚ｔが２００ｎ
ｍの場合であり、測定結果ｂは、ゲート・ドレインオー
バーレイ距離Ｌgdが１３００ｎｍ、且つ、膜厚ｔが４０
０ｎｍの場合であり、測定結果ｃは、ゲート・ドレイン
オーバーレイ距離Ｌgdが４００ｎｍ、且つ、膜厚ｔが４
００ｎｍの場合である。
【００３６】測定結果ａから測定結果ｂへの移動過程に
示されるように、ゲート・ドレインオーバーレイ距離Ｌ
gdを一定にし、膜厚ｔを２００ｎｍから４００ｎｍへ２
倍程度に大きくすると、リターンロス値は２ｄＢ小さく
なる。
示されるように、ゲート・ドレインオーバーレイ距離Ｌ
gdを一定にし、膜厚ｔを２００ｎｍから４００ｎｍへ２
倍程度に大きくすると、リターンロス値は２ｄＢ小さく
なる。
【００３７】測定結果ｂから測定結果ｃへの移動過程に
示されるように、膜厚ｔを一定にし、ゲート・ドレイン
オーバーレイ距離Ｌgdを１３００ｎｍから４００ｎｍへ
４／１３程度に小さくすると、リターンロス値は１ｄＢ
小さくなる。
示されるように、膜厚ｔを一定にし、ゲート・ドレイン
オーバーレイ距離Ｌgdを１３００ｎｍから４００ｎｍへ
４／１３程度に小さくすると、リターンロス値は１ｄＢ
小さくなる。
【００３８】リターンロス値の低減には、変化前に対す
る変化後の比率で比較すると、ゲート・ドレインオーバ
ーレイ距離Ｌgdによる影響に比して、膜厚ｔによる影響
が大きい。
る変化後の比率で比較すると、ゲート・ドレインオーバ
ーレイ距離Ｌgdによる影響に比して、膜厚ｔによる影響
が大きい。
【００３９】電界効果型トランジスタは、ゲート・ドレ
イン間リセス距離Ｌrgdが８００ｎｍ以上３０００ｎｍ
以下に設計され、ゲート・ドレインオーバーレイ距離Ｌ
gdがＬrgd±４００ｎｍ以内に設計され、誘電体膜５の
膜厚ｔが３００ｎｍ以上６００ｎｍ以下に設計される。
この場合、従来に比して、ゲート・ドレインオーバーレ
イ距離Ｌgdを大きくしても、膜厚ｔを小さくできるの
で、電界緩和作用が有効に働く最適なリセス構造のゲー
ト電極を設計できる。
イン間リセス距離Ｌrgdが８００ｎｍ以上３０００ｎｍ
以下に設計され、ゲート・ドレインオーバーレイ距離Ｌ
gdがＬrgd±４００ｎｍ以内に設計され、誘電体膜５の
膜厚ｔが３００ｎｍ以上６００ｎｍ以下に設計される。
この場合、従来に比して、ゲート・ドレインオーバーレ
イ距離Ｌgdを大きくしても、膜厚ｔを小さくできるの
で、電界緩和作用が有効に働く最適なリセス構造のゲー
ト電極を設計できる。
【００４０】フィールドプレート部、チャネル層１、及
び、挟まれた誘電体膜５で形成される単位面積当りの静
電容量は、フィールドプレート部のゲート側に比して、
ドレイン側の電界集中を緩やかに分散し、理想的な電界
分布にすることにより、電界緩和作用が効果的に働く。
この静電容量は、イオン化したドナーを起点とする電気
力線を終端させる作用を有することにより、過大なＲＦ
信号の入力時にドレイン側の半導体界面上に電荷が残る
ことを抑制するので、過大入力に対する歪みレベルが低
下する。
び、挟まれた誘電体膜５で形成される単位面積当りの静
電容量は、フィールドプレート部のゲート側に比して、
ドレイン側の電界集中を緩やかに分散し、理想的な電界
分布にすることにより、電界緩和作用が効果的に働く。
この静電容量は、イオン化したドナーを起点とする電気
力線を終端させる作用を有することにより、過大なＲＦ
信号の入力時にドレイン側の半導体界面上に電荷が残る
ことを抑制するので、過大入力に対する歪みレベルが低
下する。
【００４１】上記実施形態例によれば、所定の膜厚の誘
電体膜を有し、寄生容量が削減されるので、リターンロ
ス値が低減し、且つ、最適なリセス構造のゲート電極を
有することにより、電界緩和作用が最適に働くので、耐
圧が高く過大入力に対する歪みレベルが低減する。
電体膜を有し、寄生容量が削減されるので、リターンロ
ス値が低減し、且つ、最適なリセス構造のゲート電極を
有することにより、電界緩和作用が最適に働くので、耐
圧が高く過大入力に対する歪みレベルが低減する。
【００４２】図６は、本発明の第２実施形態例のショッ
トキゲート電界効果トランジスタの構造を示す。本実施
形態例は、ゲート電極７の形状が先の実施形態例と異な
る。同図（ａ）は、ショットキゲート電界効果トランジ
スタの断面図であり、ショットキゲート電界効果トラン
ジスタの断面構造は、図１と同様である。
トキゲート電界効果トランジスタの構造を示す。本実施
形態例は、ゲート電極７の形状が先の実施形態例と異な
る。同図（ａ）は、ショットキゲート電界効果トランジ
スタの断面図であり、ショットキゲート電界効果トラン
ジスタの断面構造は、図１と同様である。
【００４３】同図（ｂ）は、ショットキゲート電界効果
トランジスタを構成する各層の接合面の境界線ａ〜ｆを
示す。左から順に、チャネル層１とソース側コンタクト
層４と誘電体膜５の境界線ａ、誘電体膜５とゲート電極
７の境界線ｂ、チャネル層１とソース側の誘電体膜５と
ゲート電極７の境界線ｃ、チャネル層１とドレイン側の
誘電体膜５とゲート電極７の境界線ｄ、ドレイン側の誘
電体膜５とゲート電極７の境界線ｅ、チャネル層１とド
レイン側コンタクト層３と誘電体膜５の境界線ｆであ
る。
トランジスタを構成する各層の接合面の境界線ａ〜ｆを
示す。左から順に、チャネル層１とソース側コンタクト
層４と誘電体膜５の境界線ａ、誘電体膜５とゲート電極
７の境界線ｂ、チャネル層１とソース側の誘電体膜５と
ゲート電極７の境界線ｃ、チャネル層１とドレイン側の
誘電体膜５とゲート電極７の境界線ｄ、ドレイン側の誘
電体膜５とゲート電極７の境界線ｅ、チャネル層１とド
レイン側コンタクト層３と誘電体膜５の境界線ｆであ
る。
【００４４】周知のエッチング技術等を用いて、境界線
ｅに示すように、ゲート電極７のドレイン側端部を櫛歯
形状に加工する。ゲート電極７は、誘電体膜５を介して
チャネル層１と対向する面積がゲート側からドレイン側
に向かって、実質的に小さくなる。
ｅに示すように、ゲート電極７のドレイン側端部を櫛歯
形状に加工する。ゲート電極７は、誘電体膜５を介して
チャネル層１と対向する面積がゲート側からドレイン側
に向かって、実質的に小さくなる。
【００４５】平行電極の静電容量Ｃは、誘電率をεと
し、電極面積をＳ、電極間距離をｄにすると、下記のよ
うに示される。
し、電極面積をＳ、電極間距離をｄにすると、下記のよ
うに示される。
【００４６】Ｃ＝εＳ／ｄ ・・・・（４）
【００４７】式（４）に示すように、誘電率ε及び電極
間距離ｄが一定であり、ゲート側からドレイン側に向か
って、静電容量Ｃが実質的に小さくなる。
間距離ｄが一定であり、ゲート側からドレイン側に向か
って、静電容量Ｃが実質的に小さくなる。
【００４８】マイクロ波通信用広帯域アンプとして、ゲ
ート電極７が櫛歯形状を有するか又は有しない条件を変
更した２つのショットキゲート電界効果トランジスタを
採用し、８００ＭＨｚのリターンロス値に対する測定結
果を比較する。櫛歯形状を有するゲート電極７のショッ
トキゲート電界効果トランジスタは、櫛歯形状を有しな
いゲート電極７のショットキゲート電界効果トランジス
タに比して、寄生容量が減少するので、リターンロス値
が０．５ｄＢ程小さく劣化が少ない。
ート電極７が櫛歯形状を有するか又は有しない条件を変
更した２つのショットキゲート電界効果トランジスタを
採用し、８００ＭＨｚのリターンロス値に対する測定結
果を比較する。櫛歯形状を有するゲート電極７のショッ
トキゲート電界効果トランジスタは、櫛歯形状を有しな
いゲート電極７のショットキゲート電界効果トランジス
タに比して、寄生容量が減少するので、リターンロス値
が０．５ｄＢ程小さく劣化が少ない。
【００４９】上記実施形態例によれば、ゲート電極は、
誘電体膜を介してチャネル層と対向する面積がゲート側
からドレイン側に向かって、実質的に小さくなるので、
更に寄生容量を低減できる。
誘電体膜を介してチャネル層と対向する面積がゲート側
からドレイン側に向かって、実質的に小さくなるので、
更に寄生容量を低減できる。
【００５０】なお、上記実施形態例ではチャネル層１及
びコンタクト層２をＭＢＥ法により形成しているが、Ｍ
ＯＣＶＤ法により形成することもできる。また、上記実
施形態例のリセス構造を、多段リセスとすることもでき
る。
びコンタクト層２をＭＢＥ法により形成しているが、Ｍ
ＯＣＶＤ法により形成することもできる。また、上記実
施形態例のリセス構造を、多段リセスとすることもでき
る。
【００５１】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のショットキゲート電界効果
トランジスタは、上記実施形態例の構成にのみ限定され
るものでなく、上記実施形態例の構成から種々の修正及
び変更を施したショットキゲート電界効果トランジスタ
も、本発明の範囲に含まれる。
づいて説明したが、本発明のショットキゲート電界効果
トランジスタは、上記実施形態例の構成にのみ限定され
るものでなく、上記実施形態例の構成から種々の修正及
び変更を施したショットキゲート電界効果トランジスタ
も、本発明の範囲に含まれる。
【００５２】
【発明の効果】以上説明したように、本発明のショット
キゲート電界効果トランジスタでは、所定の膜厚の誘電
体膜を有し、寄生容量が削減されるので、リターンロス
値が低減し、且つ、最適なリセス構造のゲート電極を有
することにより、電界緩和作用が最適に働くので、耐圧
が高く過大入力に対する歪みレベルが低減する。
キゲート電界効果トランジスタでは、所定の膜厚の誘電
体膜を有し、寄生容量が削減されるので、リターンロス
値が低減し、且つ、最適なリセス構造のゲート電極を有
することにより、電界緩和作用が最適に働くので、耐圧
が高く過大入力に対する歪みレベルが低減する。
【００５３】また、ゲート電極は、誘電体膜を介してチ
ャネル層と対向する面積がゲート側からドレイン側に向
かって、実質的に小さくなるので、更に寄生容量を低減
できる。
ャネル層と対向する面積がゲート側からドレイン側に向
かって、実質的に小さくなるので、更に寄生容量を低減
できる。
【図１】本発明の第１実施形態例のショットキゲート電
界効果トランジスタの断面図である。
界効果トランジスタの断面図である。
【図２】図１のショットキゲート電界効果トランジスタ
の製造方法を示す。
の製造方法を示す。
【図３】ゲート・ドレインオーバーレイ距離Ｌgdに対す
る正規化した容量値の特性図である。
る正規化した容量値の特性図である。
【図４】ショットキゲート電界効果トランジスタが採用
されたマイクロ波通信用広帯域アンプの入力信号レベル
に対する歪みレベルの特性図である。
されたマイクロ波通信用広帯域アンプの入力信号レベル
に対する歪みレベルの特性図である。
【図５】ショットキゲート電界効果トランジスタにおけ
る正規化した容量値に対するリターンロス値の依存性を
示す。
る正規化した容量値に対するリターンロス値の依存性を
示す。
【図６】本発明の第２実施形態例のショットキゲート電
界効果トランジスタの構造を示す。
界効果トランジスタの構造を示す。
【図７】特開２０００−１００８３１号公報に記載のシ
ョットキゲート電界効果トランジスタの断面図である。
ョットキゲート電界効果トランジスタの断面図である。
１、６２ チャネル層 ２、６３ コンタクト層 ３ ドレイン側コンタクト層 ４ ソース側コンタクト層 ５、６４ 誘電体膜 ６ 金属膜 ７、６５ ゲート電極 １０、６１ ＧaＡs基板 １１、６９ フィールドプレート部 ６７ ソース電極 ６８ ドレイン電極 Ｌgd ゲート・ドレインオーバーレイ距離 Ｌrgd ゲート・ドレイン間リセス距離 ｔ 誘電体膜の膜厚
フロントページの続き (72)発明者 斉藤 茂 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5F102 FA00 FA01 GB01 GC01 GD01 GJ05 GL05 GN05 GR04 GR09 GR11 GR12 GS06 GS09 GT05 HC01 5J090 AA04 AA41 CA18 CA21 FA16 GN09 HA11 HA16 QA02 SA13 TA02
Claims (5)
- 【請求項１】 表面にチャネル層及びコンタクト層がこ
の順に形成された半絶縁性基板と、前記コンタクト層の
一部を除去して形成されたリセス内において、前記チャ
ネル層にショットキ接触し、且つ、庇状のフィールドプ
レート部を有するゲート電極と、前記半導体基板上に前
記ゲート電極と所定の位置関係で形成され、且つ、コン
タクト層とオーミック接合されたソース電極及びドレイ
ン電極とを備えるショットキゲート電界効果トランジス
タにおいて、 前記フィールドプレート部と前記チャネル層との間に、
膜厚が３００ｎｍ以上のＳiＯ2膜から成る誘電体膜が設
けられたことを特徴とする電界効果型トランジスタ。 - 【請求項２】 前記リセスのドレイン側の端部と前記ゲ
ート電極のショットキコンタクト部との間の距離Ｌrgd
が８００ｎｍ以上３０００ｎｍ以下であり、前記フィー
ルドプレート部の長さＬgdがＬrgd±４００ｎｍ以内で
ある、請求項１に記載の電界効果型トランジスタ。 - 【請求項３】 前記誘電体膜の膜厚は、６００ｎｍ以下
である、請求項１又は２の何れかに記載の電界効果型ト
ランジスタ。 - 【請求項４】 前記フィールドプレート部のドレイン側
の端部が櫛歯形状を有する、請求項１〜３の何れかに記
載の電界効果型トランジスタ。 - 【請求項５】 前記チャネル層は、III−V族化合物半導
体で形成される、請求項１〜４の何れかに記載の電界効
果型トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000307335A JP2002118122A (ja) | 2000-10-06 | 2000-10-06 | ショットキゲート電界効果トランジスタ |
| US09/966,934 US6703678B2 (en) | 2000-10-06 | 2001-09-28 | Schottky barrier field effect transistor large in withstanding voltage and small in distortion and return-loss |
| TW090124505A TW507297B (en) | 2000-10-06 | 2001-10-04 | Schottky barrier field effect transistor large in withstanding voltage and small in distortion and return-loss |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000307335A JP2002118122A (ja) | 2000-10-06 | 2000-10-06 | ショットキゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002118122A true JP2002118122A (ja) | 2002-04-19 |
Family
ID=18787866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000307335A Pending JP2002118122A (ja) | 2000-10-06 | 2000-10-06 | ショットキゲート電界効果トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6703678B2 (ja) |
| JP (1) | JP2002118122A (ja) |
| TW (1) | TW507297B (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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