JP2000307102A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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Abstract
(57)【要約】
【課題】電界効果トランジスタにおける位相歪みを解消
する。 【解決手段】半絶縁性ＧａＡｓ基板１とアンドープＧａ
Ａｓバッファ層２との間には、半絶縁性ＧａＡｓ基板１
とアンドープＧａＡｓバッファ層２との界面におけるｎ
型残留不純物をｐ型不純物で補償するｐ型不純物プレー
ナドーピング層１２０が形成されており、このｐ型不純
物プレーナドーピング層１２０ｐ型不純物濃度は、１Ｅ
１６ｃｍ-3≦（ｐ型不純物濃度−半絶縁性ＧａＡｓ基板
１とアンドープＧａＡｓバッファ層２との界面における
ｎ型残留不純物の濃度）≦１Ｅ１７ｃｍ-3の範囲内に設
定される。
する。 【解決手段】半絶縁性ＧａＡｓ基板１とアンドープＧａ
Ａｓバッファ層２との間には、半絶縁性ＧａＡｓ基板１
とアンドープＧａＡｓバッファ層２との界面におけるｎ
型残留不純物をｐ型不純物で補償するｐ型不純物プレー
ナドーピング層１２０が形成されており、このｐ型不純
物プレーナドーピング層１２０ｐ型不純物濃度は、１Ｅ
１６ｃｍ-3≦（ｐ型不純物濃度−半絶縁性ＧａＡｓ基板
１とアンドープＧａＡｓバッファ層２との界面における
ｎ型残留不純物の濃度）≦１Ｅ１７ｃｍ-3の範囲内に設
定される。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タ及びその製造方法に関する。
タ及びその製造方法に関する。
【０００２】
【従来の技術】高周波信号を扱う高出力増幅器、衛星通
信や携帯電話に用いる増幅器などの電力増幅器において
は、通常、高出力で高速応答が可能な、化合物半導体を
使用した電界効果トランジスタ（以下、「ＦＥＴ」と呼
ぶ）が使用されている。
信や携帯電話に用いる増幅器などの電力増幅器において
は、通常、高出力で高速応答が可能な、化合物半導体を
使用した電界効果トランジスタ（以下、「ＦＥＴ」と呼
ぶ）が使用されている。
【０００３】図９乃至１４は、ＦＥＴのエピタキシャル
基板を製造する従来の方法における各過程を示す断面図
である。
基板を製造する従来の方法における各過程を示す断面図
である。
【０００４】このうち、図１４は従来のＦＥＴの断面図
である。図１４に示すように、従来のＦＥＴは、半絶縁
性ＧａＡｓ基板１と、半絶縁性ＧａＡｓ基板１上に形成
されたアンドープＧａＡｓバッファ層２、アンドープＡ
ｌＧａＡｓバッファ層３、アンドープＧａＡｓバッファ
層４、ｎ型ＧａＡｓチャネル層５、ｎ型ＡｌＧａＡｓシ
ョットキ層６及びｎ型ＧａＡｓコンタクト層７と、アイ
ソレーション領域１１と、ｎ型ＧａＡｓコンタクト層７
に設けられているリセス９内に形成されたゲート電極１
５と、ゲート電極１５及びリセス９の内壁を覆う保護膜
１６と、ｎ型ＧａＡｓコンタクト層７に形成されたオー
ミック電極１７と、オーミック電極１７上に形成された
ドレイン電極１８及びソース電極１９と、ソース電極１
９に連続して形成されているバイアホール部電極２０
と、半絶縁性ＧａＡｓ基板１からｎ型ＡｌＧａＡｓショ
ットキ層６までを貫通して形成されたバイアホール２２
の内面と半絶縁性ＧａＡｓ基板１の裏面とを覆う裏面電
極２１と、からなる。
である。図１４に示すように、従来のＦＥＴは、半絶縁
性ＧａＡｓ基板１と、半絶縁性ＧａＡｓ基板１上に形成
されたアンドープＧａＡｓバッファ層２、アンドープＡ
ｌＧａＡｓバッファ層３、アンドープＧａＡｓバッファ
層４、ｎ型ＧａＡｓチャネル層５、ｎ型ＡｌＧａＡｓシ
ョットキ層６及びｎ型ＧａＡｓコンタクト層７と、アイ
ソレーション領域１１と、ｎ型ＧａＡｓコンタクト層７
に設けられているリセス９内に形成されたゲート電極１
５と、ゲート電極１５及びリセス９の内壁を覆う保護膜
１６と、ｎ型ＧａＡｓコンタクト層７に形成されたオー
ミック電極１７と、オーミック電極１７上に形成された
ドレイン電極１８及びソース電極１９と、ソース電極１
９に連続して形成されているバイアホール部電極２０
と、半絶縁性ＧａＡｓ基板１からｎ型ＡｌＧａＡｓショ
ットキ層６までを貫通して形成されたバイアホール２２
の内面と半絶縁性ＧａＡｓ基板１の裏面とを覆う裏面電
極２１と、からなる。
【０００５】半絶縁性ＧａＡｓ基板１と、アンドープＧ
ａＡｓバッファ層２と、アンドープＡｌＧａＡｓバッフ
ァ層３と、アンドープＧａＡｓバッファ層４と、ｎ型Ｇ
ａＡｓチャネル層５と、ｎ型ＡｌＧａＡｓショットキ層
６と、ｎ型ＧａＡｓコンタクト層７とがエピタキシャル
基板２５を形成している。
ａＡｓバッファ層２と、アンドープＡｌＧａＡｓバッフ
ァ層３と、アンドープＧａＡｓバッファ層４と、ｎ型Ｇ
ａＡｓチャネル層５と、ｎ型ＡｌＧａＡｓショットキ層
６と、ｎ型ＧａＡｓコンタクト層７とがエピタキシャル
基板２５を形成している。
【０００６】アイソレーション領域１１はｎ型ＡｌＧａ
Ａｓショットキ層６の表面からアンドープＧａＡｓバッ
ファ層２の途中までの間において形成されている。
Ａｓショットキ層６の表面からアンドープＧａＡｓバッ
ファ層２の途中までの間において形成されている。
【０００７】保護膜１６は、例えば、ＳｉＯ2またはＳ
ｉＮからなる。
ｉＮからなる。
【０００８】図１４に示した従来のＦＥＴの製造方法を
以下に説明する。
以下に説明する。
【０００９】先ず、図９に示すように、電界効果トラン
ジスタに用いるエピタキシャル基板を製造する。
ジスタに用いるエピタキシャル基板を製造する。
【００１０】このエピタキシャル基板は、有機金属気相
成長法（ＭＯＶＰＥ法）を用いて、結晶成長前処理を施
した半絶縁性ＧａＡｓ基板１上に、厚さ８００ｎｍのア
ンドープＧａＡｓバッファ層２、厚さ２００ｎｍのアン
ドープＡｌＧａＡｓバッファ層３、厚さ５０ｎｍのアン
ドープＧａＡｓバッファ層４、厚さ１５０ｎｍのキャリ
ア濃度２Ｅ１７ｃｍ-3のｎ型ＧａＡｓチャネル層５、厚
さ１０ｎｍのキャリア濃度２Ｅ１７ｃｍ-3のｎ型Ａｌ
0.2Ｇａ0.8Ａｓショットキー層６、厚さ１５０ｎｍかつ
キャリア濃度５Ｅ１７ｃｍ-3のｎ型ＧａＡｓコンタクト
層７を順次積層することにより得られる。
成長法（ＭＯＶＰＥ法）を用いて、結晶成長前処理を施
した半絶縁性ＧａＡｓ基板１上に、厚さ８００ｎｍのア
ンドープＧａＡｓバッファ層２、厚さ２００ｎｍのアン
ドープＡｌＧａＡｓバッファ層３、厚さ５０ｎｍのアン
ドープＧａＡｓバッファ層４、厚さ１５０ｎｍのキャリ
ア濃度２Ｅ１７ｃｍ-3のｎ型ＧａＡｓチャネル層５、厚
さ１０ｎｍのキャリア濃度２Ｅ１７ｃｍ-3のｎ型Ａｌ
0.2Ｇａ0.8Ａｓショットキー層６、厚さ１５０ｎｍかつ
キャリア濃度５Ｅ１７ｃｍ-3のｎ型ＧａＡｓコンタクト
層７を順次積層することにより得られる。
【００１１】バッファ層２、３、４は、これらのバッフ
ァ層における残留キャリア濃度としてのｎ型またはｐ型
不純物濃度が１Ｅ１５ｃｍ-3以下になるような成長条件
で形成されている。
ァ層における残留キャリア濃度としてのｎ型またはｐ型
不純物濃度が１Ｅ１５ｃｍ-3以下になるような成長条件
で形成されている。
【００１２】次に、図１０に示すように、ドレイン・ソ
ース電極用のオーミック電極を形成する領域以外の領
域、例えば、リセス９及びフィールド部１０を結晶ドラ
イエッチング装置により、パターニングされたフォトレ
ジスト８をマスクにして、ショットキー層６の表面まで
エッチングする。
ース電極用のオーミック電極を形成する領域以外の領
域、例えば、リセス９及びフィールド部１０を結晶ドラ
イエッチング装置により、パターニングされたフォトレ
ジスト８をマスクにして、ショットキー層６の表面まで
エッチングする。
【００１３】次いで、ＦＥＴの動作領域以外の領域１１
を絶縁化するために、この領域１１にボロン（Ｂ＋）を
イオン注入し、アイソレーション領域１１を形成する。
このイオン注入により、アンドープＧａＡｓバッファ層
２の途中の深さまで絶縁化される。
を絶縁化するために、この領域１１にボロン（Ｂ＋）を
イオン注入し、アイソレーション領域１１を形成する。
このイオン注入により、アンドープＧａＡｓバッファ層
２の途中の深さまで絶縁化される。
【００１４】次に、全面にゲート酸化膜１２を堆積さ
せ、さらに、ゲート酸化膜１２の上にフォトレジスト１
３を形成し、このフォトレジスト１３をパターニングす
る。
せ、さらに、ゲート酸化膜１２の上にフォトレジスト１
３を形成し、このフォトレジスト１３をパターニングす
る。
【００１５】次いで、図１１に示すように、フォトレジ
スト１３をマスクにして、絶縁膜ドライエッチング装置
を用いて、リセス内９にショットキゲート形成部の開口
１４を形成する。開口１４の幅、即ち、ゲート長は０．
７μｍとした。
スト１３をマスクにして、絶縁膜ドライエッチング装置
を用いて、リセス内９にショットキゲート形成部の開口
１４を形成する。開口１４の幅、即ち、ゲート長は０．
７μｍとした。
【００１６】次に、図１２に示すように、例えば、ＷＳ
ｉからなるショットキメタル、ＴｉＮやＴｉＰｔなどの
バリアメタル、Ａｕをスパッタにより成膜した後、ゲー
ト電極以外の不要な部分を除去し、ゲート電極１５を形
成する。
ｉからなるショットキメタル、ＴｉＮやＴｉＰｔなどの
バリアメタル、Ａｕをスパッタにより成膜した後、ゲー
ト電極以外の不要な部分を除去し、ゲート電極１５を形
成する。
【００１７】その後、ゲート酸化膜１２を除去した後、
ＳｉＯ2またはＳｉＮからなる保護膜１６を全面に成膜
する。
ＳｉＯ2またはＳｉＮからなる保護膜１６を全面に成膜
する。
【００１８】次に、図１３に示すように、コンタクト層
７とオーミックコンタクトを取るためのオーミックメタ
ル１７を形成し、オーミックメタル１７の上にＡｕメッ
キにより、ドレイン電極１８、ソース電極１９及びバイ
アホール部電極２０を形成する。
７とオーミックコンタクトを取るためのオーミックメタ
ル１７を形成し、オーミックメタル１７の上にＡｕメッ
キにより、ドレイン電極１８、ソース電極１９及びバイ
アホール部電極２０を形成する。
【００１９】このようにして、表面のプロセスが完了す
る。
る。
【００２０】次に、図１４に示すように、熱抵抗低減の
ため、半絶縁性ＧａＡｓ基板１を４０μｍの厚さまで研
磨し、裏面からバイアホール部電極２０にまで達するバ
イアホール２２をドライエッチングにより形成する。こ
の後、Ａｕメッキにより、バイアホール２２の内壁及び
半絶縁性ＧａＡｓ基板１を覆う裏面電極２１を形成す
る。
ため、半絶縁性ＧａＡｓ基板１を４０μｍの厚さまで研
磨し、裏面からバイアホール部電極２０にまで達するバ
イアホール２２をドライエッチングにより形成する。こ
の後、Ａｕメッキにより、バイアホール２２の内壁及び
半絶縁性ＧａＡｓ基板１を覆う裏面電極２１を形成す
る。
【００２１】以上のようにして、従来のＦＥＴの製造が
完了する。
完了する。
【００２２】
【発明が解決しようとする課題】このようにして得られ
た電界効果トランジスタのＤＣ特性を測定した結果、最
大ドレイン電流Ｉｍａｘが３８０ｍＡ／ｍｍ（ゲート・
ソース間電圧Ｖｇｓ＝＋１Ｖ）、飽和ドレイン電流Ｉｄ
ｓｓが２８０ｍＡ／ｍｍ（ゲート・ソース間電圧Ｖｇｓ
＝０Ｖ）、相互コンダクタンスｇｍが１３０ｍＳ／ｍｍ
（ゲート・ソース間電圧Ｖｇｓ＝０Ｖ）、ドレイン−ゲ
ート間耐圧ＢＶｇｄが２０Ｖであった。
た電界効果トランジスタのＤＣ特性を測定した結果、最
大ドレイン電流Ｉｍａｘが３８０ｍＡ／ｍｍ（ゲート・
ソース間電圧Ｖｇｓ＝＋１Ｖ）、飽和ドレイン電流Ｉｄ
ｓｓが２８０ｍＡ／ｍｍ（ゲート・ソース間電圧Ｖｇｓ
＝０Ｖ）、相互コンダクタンスｇｍが１３０ｍＳ／ｍｍ
（ゲート・ソース間電圧Ｖｇｓ＝０Ｖ）、ドレイン−ゲ
ート間耐圧ＢＶｇｄが２０Ｖであった。
【００２３】また、ドレイン電圧Ｖｄｓを２Ｖから１０
Ｖまで変化させたときに閾値電圧Ｖｔｈは図１５のよう
に変化した。すなわち、従来のＦＥＴは、ドレイン電圧
Ｖｄｓ１Ｖ当たりにつき、閾値電圧Ｖｔｈは約−５０ｍ
Ｖ変化するという特性を示した。
Ｖまで変化させたときに閾値電圧Ｖｔｈは図１５のよう
に変化した。すなわち、従来のＦＥＴは、ドレイン電圧
Ｖｄｓ１Ｖ当たりにつき、閾値電圧Ｖｔｈは約−５０ｍ
Ｖ変化するという特性を示した。
【００２４】次いで、このようなＤＣ特性を有するＦＥ
Ｔの電力増幅器としての高周波特性を測定した。
Ｔの電力増幅器としての高周波特性を測定した。
【００２５】衛星通信用を想定して、バイアスポイント
として、飽和ドレイン電流Ｉｄｓｓの１５％に相当す
る、ドレイン電流をかなり絞ったポイントを設定し、Ｌ
バンド（周波数２ＧＨｚ）において測定を行った。この
結果、ゲート幅Ｗｇが約３２ｍｍのＦＥＴで１ｄＢ利得
圧縮出力７．５Ｗが得られた。
として、飽和ドレイン電流Ｉｄｓｓの１５％に相当す
る、ドレイン電流をかなり絞ったポイントを設定し、Ｌ
バンド（周波数２ＧＨｚ）において測定を行った。この
結果、ゲート幅Ｗｇが約３２ｍｍのＦＥＴで１ｄＢ利得
圧縮出力７．５Ｗが得られた。
【００２６】しかしながら、低い入力パワーにおける出
力位相を基準にして、入力電力を増加させたときの出力
位相の変化を測定したところ、図１６に示すように、入
力電力の増加に伴い、出力位相が正（＋）側に変化する
特性（位相歪み）を示し、出力飽和までの位相変化量は
２７度になることがわかった。
力位相を基準にして、入力電力を増加させたときの出力
位相の変化を測定したところ、図１６に示すように、入
力電力の増加に伴い、出力位相が正（＋）側に変化する
特性（位相歪み）を示し、出力飽和までの位相変化量は
２７度になることがわかった。
【００２７】一般的に、電力増幅器は、低歪みかつ高効
率動作が要求されることから、この位相歪みは大きな問
題となる。
率動作が要求されることから、この位相歪みは大きな問
題となる。
【００２８】上記のようにドレイン電流を絞ったバイア
スポイントにおける低い入力電力から生じる位相歪みの
発生起因は、ＦＥＴ特性面から見て、主として、ＦＥＴ
の相互コンダクタンスｇｍやドレインコンダクタンスｇ
ｄのバイアスポイント近傍、即ち、ピンチオフ近傍にお
ける非線形性が影響している。
スポイントにおける低い入力電力から生じる位相歪みの
発生起因は、ＦＥＴ特性面から見て、主として、ＦＥＴ
の相互コンダクタンスｇｍやドレインコンダクタンスｇ
ｄのバイアスポイント近傍、即ち、ピンチオフ近傍にお
ける非線形性が影響している。
【００２９】また、ＦＥＴの構造面から見ると、入力パ
ワーの増加に伴い、チャネル内で衝突イオン化により発
生したホールの一部がバッファ層２、３、４に蓄積し、
バッファ層のポテンシャルが変わり、チャネルをバッフ
ァ層側から狭め、ドレイン電流の減少という現象が現れ
ることがある。このドレイン電流の減少は相互コンダク
タンスｇｍやドレインコンダクタンスｇｄの変化を生じ
させ、位相歪みという形で現れる。
ワーの増加に伴い、チャネル内で衝突イオン化により発
生したホールの一部がバッファ層２、３、４に蓄積し、
バッファ層のポテンシャルが変わり、チャネルをバッフ
ァ層側から狭め、ドレイン電流の減少という現象が現れ
ることがある。このドレイン電流の減少は相互コンダク
タンスｇｍやドレインコンダクタンスｇｄの変化を生じ
させ、位相歪みという形で現れる。
【００３０】位相歪みの原因としてバッファ層２、３、
４に蓄積するホールの影響を述べたが、一般的に、バッ
ファ層はＦＥＴ特性のうちのピンチオフ特性や耐圧特性
に影響することが知られている。
４に蓄積するホールの影響を述べたが、一般的に、バッ
ファ層はＦＥＴ特性のうちのピンチオフ特性や耐圧特性
に影響することが知られている。
【００３１】このため、従来構造のＦＥＴにおけるバッ
ファ層の構造をＳＩＭＳ（二次イオン質量分析法）によ
り解析した。その結果、半絶縁性ＧａＡｓ基板１とアン
ドープＧａＡｓバッファ層２の界面において、Ｓｉが約
３Ｅ１６ｃｍ-3存在していることがわかった。
ファ層の構造をＳＩＭＳ（二次イオン質量分析法）によ
り解析した。その結果、半絶縁性ＧａＡｓ基板１とアン
ドープＧａＡｓバッファ層２の界面において、Ｓｉが約
３Ｅ１６ｃｍ-3存在していることがわかった。
【００３２】また、従来構造のＦＥＴにおけるｎ型Ｇａ
Ａｓチャネル層５から半絶縁性ＧａＡｓ基板１までのキ
ャリア濃度プロファイルを測定した。その結果、図１７
に示すように、半絶縁性ＧａＡｓ基板１とアンドープＧ
ａＡｓバッファ層２との界面において、ｎ型キャリアの
ピークが確認された。
Ａｓチャネル層５から半絶縁性ＧａＡｓ基板１までのキ
ャリア濃度プロファイルを測定した。その結果、図１７
に示すように、半絶縁性ＧａＡｓ基板１とアンドープＧ
ａＡｓバッファ層２との界面において、ｎ型キャリアの
ピークが確認された。
【００３３】以上から、半絶縁性ＧａＡｓ基板１とバッ
ファ層２との界面に存在するｎ型不純物の存在と高周波
動作中に発生するホールとが上述の位相歪みに対する原
因であると考えられる。
ファ層２との界面に存在するｎ型不純物の存在と高周波
動作中に発生するホールとが上述の位相歪みに対する原
因であると考えられる。
【００３４】これまでに多くのＦＥＴが提案されてい
る。
る。
【００３５】例えば、特開平５−９０５７２号公報は、
チャネルの下部にのみｐ型埋め込み層を形成し、チャネ
ルと高濃度ｎ型層とを接続する部分の下にはｐ型埋め込
み層を形成しない構造を有する半導体装置を提案してい
る。
チャネルの下部にのみｐ型埋め込み層を形成し、チャネ
ルと高濃度ｎ型層とを接続する部分の下にはｐ型埋め込
み層を形成しない構造を有する半導体装置を提案してい
る。
【００３６】また、特開平９−２５２１１２号公報が開
示する半導体装置においては、ｐ型又はｎ型半導体層
が、ＨＥＭＴのソース電極とドレイン電極とを通る平面
に垂直であり、かつ、ゲート電極及びドレイン電極を各
々通る二つの平面間の領域から逸脱しないように小さく
設けられ、チャネル層及び半導体層は絶縁層を介して支
持基板と接続されている。このＨＥＭＴとＨＢＴの対応
する各層の支持基板からの距離が各々等しくなるように
配置されている。
示する半導体装置においては、ｐ型又はｎ型半導体層
が、ＨＥＭＴのソース電極とドレイン電極とを通る平面
に垂直であり、かつ、ゲート電極及びドレイン電極を各
々通る二つの平面間の領域から逸脱しないように小さく
設けられ、チャネル層及び半導体層は絶縁層を介して支
持基板と接続されている。このＨＥＭＴとＨＢＴの対応
する各層の支持基板からの距離が各々等しくなるように
配置されている。
【００３７】特開平１０−２７０４６２号公報は、半絶
縁性ＧａＡｓ基板内において、ｎ型チャネル層の下方に
ｐ型埋め込み層を設け、このｐ型埋め込み層はドレイン
領域を避けて形成されている電界効果トランジスタを提
案している。
縁性ＧａＡｓ基板内において、ｎ型チャネル層の下方に
ｐ型埋め込み層を設け、このｐ型埋め込み層はドレイン
領域を避けて形成されている電界効果トランジスタを提
案している。
【００３８】しかしながら、これらの半導体装置の何れ
も、半絶縁性ＧａＡｓ基板とバッファ層との界面に存在
するｎ型不純物の存在に着目したものはなく、上述の位
相歪みに対する対策は十分ではない。
も、半絶縁性ＧａＡｓ基板とバッファ層との界面に存在
するｎ型不純物の存在に着目したものはなく、上述の位
相歪みに対する対策は十分ではない。
【００３９】本発明はこのような従来の半導体装置、特
に、電界効果トランジスタにおける問題点に鑑みてなさ
れたものであり、ＦＥＴにおける位相歪み、即ち、位相
シフトの問題を解消することができる電界効果トランジ
スタ及びその製造方法を提供することを目的とする。
に、電界効果トランジスタにおける問題点に鑑みてなさ
れたものであり、ＦＥＴにおける位相歪み、即ち、位相
シフトの問題を解消することができる電界効果トランジ
スタ及びその製造方法を提供することを目的とする。
【００４０】
【課題を解決するための手段】この目的を達成するた
め、本発明の請求項１は、半絶縁性ＧａＡｓ基板上にア
ンドープＧａＡｓバッファ層、アンドープＡｌＧａＡｓ
バッファ層、アンドープＧａＡｓバッファ層及びｎ型Ｇ
ａＡｓチャネル層を順次積層した構造のエピタキシャル
基板を有する電界効果トランジスタにおいて、半絶縁性
ＧａＡｓ基板とアンドープＧａＡｓバッファ層との間に
は、半絶縁性ＧａＡｓ基板とアンドープＧａＡｓバッフ
ァ層との界面におけるｎ型残留不純物をｐ型不純物で補
償する第一バッファ層が形成されていることを特徴とす
る電界効果トランジスタを提供する。
め、本発明の請求項１は、半絶縁性ＧａＡｓ基板上にア
ンドープＧａＡｓバッファ層、アンドープＡｌＧａＡｓ
バッファ層、アンドープＧａＡｓバッファ層及びｎ型Ｇ
ａＡｓチャネル層を順次積層した構造のエピタキシャル
基板を有する電界効果トランジスタにおいて、半絶縁性
ＧａＡｓ基板とアンドープＧａＡｓバッファ層との間に
は、半絶縁性ＧａＡｓ基板とアンドープＧａＡｓバッフ
ァ層との界面におけるｎ型残留不純物をｐ型不純物で補
償する第一バッファ層が形成されていることを特徴とす
る電界効果トランジスタを提供する。
【００４１】本発明の請求項２は、半絶縁性ＧａＡｓ基
板上にアンドープＧａＡｓバッファ層、アンドープＡｌ
ＧａＡｓバッファ層、アンドープＧａＡｓバッファ層及
びｎ型ＧａＡｓチャネル層を順次積層した構造のエピタ
キシャル基板を有する電界効果トランジスタにおいて、
半絶縁性ＧａＡｓ基板とアンドープＧａＡｓバッファ層
との間には、半絶縁性ＧａＡｓ基板とアンドープＧａＡ
ｓバッファ層との界面におけるｎ型残留不純物をｐ型不
純物で補償する第一バッファ層が形成され、アンドープ
ＧａＡｓバッファ層とアンドープＡｌＧａＡｓバッファ
層との間には、ｐ型不純物をプレーナドーピングした第
二バッファ層が形成されていることを特徴とする電界効
果トランジスタを提供する。
板上にアンドープＧａＡｓバッファ層、アンドープＡｌ
ＧａＡｓバッファ層、アンドープＧａＡｓバッファ層及
びｎ型ＧａＡｓチャネル層を順次積層した構造のエピタ
キシャル基板を有する電界効果トランジスタにおいて、
半絶縁性ＧａＡｓ基板とアンドープＧａＡｓバッファ層
との間には、半絶縁性ＧａＡｓ基板とアンドープＧａＡ
ｓバッファ層との界面におけるｎ型残留不純物をｐ型不
純物で補償する第一バッファ層が形成され、アンドープ
ＧａＡｓバッファ層とアンドープＡｌＧａＡｓバッファ
層との間には、ｐ型不純物をプレーナドーピングした第
二バッファ層が形成されていることを特徴とする電界効
果トランジスタを提供する。
【００４２】請求項３に記載されているように、ｎ型残
留不純物の濃度は、例えば、３Ｅ１６ｃｍ-3である。
留不純物の濃度は、例えば、３Ｅ１６ｃｍ-3である。
【００４３】請求項４に記載されているように、第一バ
ッファ層におけるｐ型不純物の濃度は、例えば、３Ｅ１
６ｃｍ-3とすることができる。
ッファ層におけるｐ型不純物の濃度は、例えば、３Ｅ１
６ｃｍ-3とすることができる。
【００４４】また、請求項５に記載されているように、
第一バッファ層のｐ型不純物濃度は、１Ｅ１６ｃｍ-3≦
（ｐ型不純物濃度−半絶縁性ＧａＡｓ基板とアンドープ
ＧａＡｓバッファ層との界面におけるｎ型残留不純物の
濃度）≦１Ｅ１７ｃｍ-3の範囲とすることが好ましい。
第一バッファ層のｐ型不純物濃度は、１Ｅ１６ｃｍ-3≦
（ｐ型不純物濃度−半絶縁性ＧａＡｓ基板とアンドープ
ＧａＡｓバッファ層との界面におけるｎ型残留不純物の
濃度）≦１Ｅ１７ｃｍ-3の範囲とすることが好ましい。
【００４５】また、請求項６に記載されているように、
第二バッファ層のｐ型不純物の濃度は５Ｅ１５ｃｍ-3≦
ｐ型不純物濃度≦５Ｅ１６ｃｍ-3の範囲とすることが好
ましい。
第二バッファ層のｐ型不純物の濃度は５Ｅ１５ｃｍ-3≦
ｐ型不純物濃度≦５Ｅ１６ｃｍ-3の範囲とすることが好
ましい。
【００４６】請求項７に記載されているように、第二バ
ッファ層のｐ型不純物の濃度は第一バッファ層のｐ型不
純物の濃度よりも低く設定することが可能である。
ッファ層のｐ型不純物の濃度は第一バッファ層のｐ型不
純物の濃度よりも低く設定することが可能である。
【００４７】さらに、請求項８に記載されているよう
に、本電界効果トランジスタは、ｎ型ＧａＡｓチャネル
層からアンドープＧａＡｓバッファ層の途中まで延びる
アイソレーション領域と、エピタキシャル基板の表面か
ら裏面まで貫通するバイアホールの内壁を覆う電極と、
をさらに備えることが好ましい。この場合、電極は第一
バッファ層に接するように形成される。
に、本電界効果トランジスタは、ｎ型ＧａＡｓチャネル
層からアンドープＧａＡｓバッファ層の途中まで延びる
アイソレーション領域と、エピタキシャル基板の表面か
ら裏面まで貫通するバイアホールの内壁を覆う電極と、
をさらに備えることが好ましい。この場合、電極は第一
バッファ層に接するように形成される。
【００４８】また、請求項９に記載されているように、
電界効果トランジスタのＤＣ特性において、ドレイン電
圧に対する閾値電圧の変化割合がドレイン電圧１Ｖ当た
り−１００乃至−３００ｍＶであることが好ましい。
電界効果トランジスタのＤＣ特性において、ドレイン電
圧に対する閾値電圧の変化割合がドレイン電圧１Ｖ当た
り−１００乃至−３００ｍＶであることが好ましい。
【００４９】ｐ型不純物としては、請求項１０に記載さ
れているように、例えば、Ｃ、Ｂｅ、Ｚｎ、Ｍｇの中か
ら選択することができる。
れているように、例えば、Ｃ、Ｂｅ、Ｚｎ、Ｍｇの中か
ら選択することができる。
【００５０】本発明の請求項１１は、半絶縁性ＧａＡｓ
基板上に、半絶縁性ＧａＡｓ基板と該半絶縁性ＧａＡｓ
基板上に形成されるアンドープＧａＡｓバッファ層との
界面におけるｎ型残留不純物をｐ型不純物で補償する第
一バッファ層を形成する第一の過程と、バッファ層上に
アンドープＧａＡｓバッファ層を形成する第二の過程
と、アンドープＧａＡｓバッファ層上にアンドープＡｌ
ＧａＡｓバッファ層を形成する第三の過程と、アンドー
プＡｌＧａＡｓバッファ層上にアンドープＧａＡｓバッ
ファ層を形成する第四の過程と、アンドープＧａＡｓバ
ッファ層上にｎ型ＧａＡｓチャネル層を形成する第五の
過程と、を備える電界効果トランジスタの製造方法を提
供する。
基板上に、半絶縁性ＧａＡｓ基板と該半絶縁性ＧａＡｓ
基板上に形成されるアンドープＧａＡｓバッファ層との
界面におけるｎ型残留不純物をｐ型不純物で補償する第
一バッファ層を形成する第一の過程と、バッファ層上に
アンドープＧａＡｓバッファ層を形成する第二の過程
と、アンドープＧａＡｓバッファ層上にアンドープＡｌ
ＧａＡｓバッファ層を形成する第三の過程と、アンドー
プＡｌＧａＡｓバッファ層上にアンドープＧａＡｓバッ
ファ層を形成する第四の過程と、アンドープＧａＡｓバ
ッファ層上にｎ型ＧａＡｓチャネル層を形成する第五の
過程と、を備える電界効果トランジスタの製造方法を提
供する。
【００５１】また、請求項１２は、半絶縁性ＧａＡｓ基
板上に、半絶縁性ＧａＡｓ基板と該半絶縁性ＧａＡｓ基
板上に形成されるアンドープＧａＡｓバッファ層との界
面におけるｎ型残留不純物をｐ型不純物で補償する第一
バッファ層を形成する第一の過程と、バッファ層上にア
ンドープＧａＡｓバッファ層を形成する第二の過程と、
アンドープＧａＡｓバッファ層上にｐ型不純物をプレー
ナドーピングした第二バッファ層を形成する第三の過程
と、第二バッファ層上にアンドープＡｌＧａＡｓバッフ
ァ層を形成する第四の過程と、アンドープＡｌＧａＡｓ
バッファ層上にアンドープＧａＡｓバッファ層を形成す
る第五の過程と、アンドープＧａＡｓバッファ層上にｎ
型ＧａＡｓチャネル層を形成する第六の過程と、を備え
る電界効果トランジスタの製造方法を提供する。
板上に、半絶縁性ＧａＡｓ基板と該半絶縁性ＧａＡｓ基
板上に形成されるアンドープＧａＡｓバッファ層との界
面におけるｎ型残留不純物をｐ型不純物で補償する第一
バッファ層を形成する第一の過程と、バッファ層上にア
ンドープＧａＡｓバッファ層を形成する第二の過程と、
アンドープＧａＡｓバッファ層上にｐ型不純物をプレー
ナドーピングした第二バッファ層を形成する第三の過程
と、第二バッファ層上にアンドープＡｌＧａＡｓバッフ
ァ層を形成する第四の過程と、アンドープＡｌＧａＡｓ
バッファ層上にアンドープＧａＡｓバッファ層を形成す
る第五の過程と、アンドープＧａＡｓバッファ層上にｎ
型ＧａＡｓチャネル層を形成する第六の過程と、を備え
る電界効果トランジスタの製造方法を提供する。
【００５２】第一バッファ層は、請求項１３に記載され
ているように、例えば、１Ｅ１６ｃｍ-3≦（ｐ型不純物
濃度−半絶縁性ＧａＡｓ基板とアンドープＧａＡｓバッ
ファ層との界面におけるｎ型残留不純物の濃度）≦１Ｅ
１７ｃｍ-3の範囲のｐ型不純物をプレーナドーピングす
ることにより形成することができる。
ているように、例えば、１Ｅ１６ｃｍ-3≦（ｐ型不純物
濃度−半絶縁性ＧａＡｓ基板とアンドープＧａＡｓバッ
ファ層との界面におけるｎ型残留不純物の濃度）≦１Ｅ
１７ｃｍ-3の範囲のｐ型不純物をプレーナドーピングす
ることにより形成することができる。
【００５３】また、第二バッファ層は、請求項１４に記
載されているように、例えば、５Ｅ１５ｃｍ-3≦ｐ型不
純物濃度≦５Ｅ１６ｃｍ-3の範囲のｐ型不純物をプレー
ナドーピングすることにより形成することができる。
載されているように、例えば、５Ｅ１５ｃｍ-3≦ｐ型不
純物濃度≦５Ｅ１６ｃｍ-3の範囲のｐ型不純物をプレー
ナドーピングすることにより形成することができる。
【００５４】また、請求項１５に記載されているよう
に、本方法は、ｎ型ＧａＡｓチャネル層からアンドープ
ＧａＡｓバッファ層の途中まで延びるアイソレーション
領域を形成する過程と、エピタキシャル基板の表面から
裏面まで貫通するバイアホールを形成する過程と、バイ
アホールの内壁を覆い、かつ、第一バッファ層に接する
電極を形成する過程と、をさらに備えることが好まし
い。
に、本方法は、ｎ型ＧａＡｓチャネル層からアンドープ
ＧａＡｓバッファ層の途中まで延びるアイソレーション
領域を形成する過程と、エピタキシャル基板の表面から
裏面まで貫通するバイアホールを形成する過程と、バイ
アホールの内壁を覆い、かつ、第一バッファ層に接する
電極を形成する過程と、をさらに備えることが好まし
い。
【００５５】
【発明の実施の形態】（第一の実施形態）図１は本発明
の第一の実施形態に係る電界効果トランジスタ（ＦＥ
Ｔ）の断面図である。
の第一の実施形態に係る電界効果トランジスタ（ＦＥ
Ｔ）の断面図である。
【００５６】本実施形態に係るＦＥＴは、図１に示すよ
うに、半絶縁性ＧａＡｓ基板１と、半絶縁性ＧａＡｓ基
板１上に形成されたｐ型不純物プレーナドーピング層１
２０、アンドープＧａＡｓバッファ層２、アンドープＡ
ｌＧａＡｓバッファ層３、アンドープＧａＡｓバッファ
層４、ｎ型ＧａＡｓチャネル層５、ｎ型ＡｌＧａＡｓシ
ョットキ層６及びｎ型ＧａＡｓコンタクト層７と、アイ
ソレーション領域１１と、ｎ型ＧａＡｓコンタクト層７
に設けられているリセス９内に形成されたゲート電極１
５と、ゲート電極１５及びリセス９の内壁を覆う保護膜
１６と、ｎ型ＧａＡｓコンタクト層７に形成されたオー
ミック電極１７と、オーミック電極１７上に形成された
ドレイン電極１８及びソース電極１９と、ソース電極１
９に連続して形成されているバイアホール部電極２０
と、半絶縁性ＧａＡｓ基板１からｎ型ＡｌＧａＡｓショ
ットキ層６までを貫通して形成されたバイアホール２２
の内面と半絶縁性ＧａＡｓ基板１の裏面とを覆う裏面電
極２１と、からなる。
うに、半絶縁性ＧａＡｓ基板１と、半絶縁性ＧａＡｓ基
板１上に形成されたｐ型不純物プレーナドーピング層１
２０、アンドープＧａＡｓバッファ層２、アンドープＡ
ｌＧａＡｓバッファ層３、アンドープＧａＡｓバッファ
層４、ｎ型ＧａＡｓチャネル層５、ｎ型ＡｌＧａＡｓシ
ョットキ層６及びｎ型ＧａＡｓコンタクト層７と、アイ
ソレーション領域１１と、ｎ型ＧａＡｓコンタクト層７
に設けられているリセス９内に形成されたゲート電極１
５と、ゲート電極１５及びリセス９の内壁を覆う保護膜
１６と、ｎ型ＧａＡｓコンタクト層７に形成されたオー
ミック電極１７と、オーミック電極１７上に形成された
ドレイン電極１８及びソース電極１９と、ソース電極１
９に連続して形成されているバイアホール部電極２０
と、半絶縁性ＧａＡｓ基板１からｎ型ＡｌＧａＡｓショ
ットキ層６までを貫通して形成されたバイアホール２２
の内面と半絶縁性ＧａＡｓ基板１の裏面とを覆う裏面電
極２１と、からなる。
【００５７】半絶縁性ＧａＡｓ基板１と、ｐ型不純物プ
レーナドーピング層１２０と、アンドープＧａＡｓバッ
ファ層２と、アンドープＡｌＧａＡｓバッファ層３と、
アンドープＧａＡｓバッファ層４と、ｎ型ＧａＡｓチャ
ネル層５と、ｎ型ＡｌＧａＡｓショットキ層６と、ｎ型
ＧａＡｓコンタクト層７とがエピタキシャル基板３０を
形成している。
レーナドーピング層１２０と、アンドープＧａＡｓバッ
ファ層２と、アンドープＡｌＧａＡｓバッファ層３と、
アンドープＧａＡｓバッファ層４と、ｎ型ＧａＡｓチャ
ネル層５と、ｎ型ＡｌＧａＡｓショットキ層６と、ｎ型
ＧａＡｓコンタクト層７とがエピタキシャル基板３０を
形成している。
【００５８】アイソレーション領域１１はｎ型ＡｌＧａ
Ａｓショットキ層６の表面からアンドープＧａＡｓバッ
ファ層２の途中までの間において形成されている。
Ａｓショットキ層６の表面からアンドープＧａＡｓバッ
ファ層２の途中までの間において形成されている。
【００５９】保護膜１６は、例えば、ＳｉＯ2またはＳ
ｉＮからなる。
ｉＮからなる。
【００６０】すなわち、本実施形態に係るＦＥＴは、図
１４に示した従来のＦＥＴと比較して、半絶縁性ＧａＡ
ｓ基板１とアンドープＧａＡｓバッファ層２との間にお
いて、ｐ型不純物プレーナドーピング層１２０が形成さ
れている点において、構造的に異なっている。
１４に示した従来のＦＥＴと比較して、半絶縁性ＧａＡ
ｓ基板１とアンドープＧａＡｓバッファ層２との間にお
いて、ｐ型不純物プレーナドーピング層１２０が形成さ
れている点において、構造的に異なっている。
【００６１】以下、本実施形態に係るＦＥＴの製造方法
を説明する。
を説明する。
【００６２】先ず、図２に示すように、有機金属気相成
長法（ＭＯＶＰＥ法）又は分子線エピタキシャル法（Ｍ
ＢＥ法）を用いて、結晶成長前処理を施した半絶縁性Ｇ
ａＡｓ基板１上にｐ型不純物プレーナドーピング層１２
０を形成する。
長法（ＭＯＶＰＥ法）又は分子線エピタキシャル法（Ｍ
ＢＥ法）を用いて、結晶成長前処理を施した半絶縁性Ｇ
ａＡｓ基板１上にｐ型不純物プレーナドーピング層１２
０を形成する。
【００６３】このｐ型不純物プレーナドーピング層１２
０のｐ型不純物の濃度をＡ、半絶縁性ＧａＡｓ基板１と
アンドープＧａＡｓバッファ層２との界面におけるｎ型
残留不純物の濃度をＢとすると、ｐ型不純物の濃度をＡ
は次の式を満足する範囲内において決定される。
０のｐ型不純物の濃度をＡ、半絶縁性ＧａＡｓ基板１と
アンドープＧａＡｓバッファ層２との界面におけるｎ型
残留不純物の濃度をＢとすると、ｐ型不純物の濃度をＡ
は次の式を満足する範囲内において決定される。
【００６４】 １Ｅ１６ｃｍ-3≦（Ａ−Ｂ）≦１Ｅ１７ｃｍ-3 従来構造のＦＥＴを分析することにより判明した、半絶
縁性ＧａＡｓ基板１とアンドープＧａＡｓバッファ層２
との界面におけるｎ型残留不純物濃度Ｂは３Ｅ１６ｃｍ
-3であったことから、ｐ型不純物の濃度Ａは次の式を満
足する範囲内において決定される。
縁性ＧａＡｓ基板１とアンドープＧａＡｓバッファ層２
との界面におけるｎ型残留不純物濃度Ｂは３Ｅ１６ｃｍ
-3であったことから、ｐ型不純物の濃度Ａは次の式を満
足する範囲内において決定される。
【００６５】４Ｅ１６ｃｍ-3≦Ａ≦１３Ｅ１６ｃｍ-3 本実施形態においては、ｐ型不純物プレーナドーピング
層１２０のｐ型不純物の濃度Ａは、Ａ＝５Ｅ１６ｃｍ-3
とした。
層１２０のｐ型不純物の濃度Ａは、Ａ＝５Ｅ１６ｃｍ-3
とした。
【００６６】ｐ型不純物プレーナドーピング層１２０を
形成するためのｐ型ドーパントとしては、Ｃ、Ｂｅ、Ｚ
ｎ、Ｍｇのうちの少なくともいずれか一つを用いること
ができるが、特に、ＧａＡｓ結晶又はＡｌＧａＡｓ結晶
中で拡散係数の小さいＣ又はＭｇを用いることが好まし
い。
形成するためのｐ型ドーパントとしては、Ｃ、Ｂｅ、Ｚ
ｎ、Ｍｇのうちの少なくともいずれか一つを用いること
ができるが、特に、ＧａＡｓ結晶又はＡｌＧａＡｓ結晶
中で拡散係数の小さいＣ又はＭｇを用いることが好まし
い。
【００６７】ｐ型不純物プレーナドーピング層１２０を
形成した後、厚さ８００ｎｍのアンドープＧａＡｓバッ
ファ層２、厚さ２００ｎｍのアンドープＡｌＧａＡｓバ
ッファ層３、厚さ５０ｎｍのアンドープＧａＡｓバッフ
ァ層４、キャリア濃度が２．４Ｅ１７ｃｍ-3、かつ、厚
さ１３０ｎｍのｎ型ＧａＡｓチャネル層５、キャリア濃
度が２．４Ｅ１７ｃｍ-3、かつ、厚さ１０ｎｍのｎ型Ａ
ｌ0.2Ｇａ0.8Ａｓショットキー層６、キャリア濃度５Ｅ
１７ｃｍ-3、かつ、厚さ１５０ｎｍのｎ型ＧａＡｓコン
タクト層７を順次積層する。
形成した後、厚さ８００ｎｍのアンドープＧａＡｓバッ
ファ層２、厚さ２００ｎｍのアンドープＡｌＧａＡｓバ
ッファ層３、厚さ５０ｎｍのアンドープＧａＡｓバッフ
ァ層４、キャリア濃度が２．４Ｅ１７ｃｍ-3、かつ、厚
さ１３０ｎｍのｎ型ＧａＡｓチャネル層５、キャリア濃
度が２．４Ｅ１７ｃｍ-3、かつ、厚さ１０ｎｍのｎ型Ａ
ｌ0.2Ｇａ0.8Ａｓショットキー層６、キャリア濃度５Ｅ
１７ｃｍ-3、かつ、厚さ１５０ｎｍのｎ型ＧａＡｓコン
タクト層７を順次積層する。
【００６８】以上のようにして、半絶縁性ＧａＡｓ基板
１、ｐ型不純物プレーナドーピング層１２０、アンドー
プＧａＡｓバッファ層２、アンドープＡｌＧａＡｓバッ
ファ層３、アンドープＧａＡｓバッファ層４、ｎ型Ｇａ
Ａｓチャネル層５、ｎ型Ａｌ 0.2Ｇａ0.8Ａｓショットキ
ー層６及びｎ型ＧａＡｓコンタクト層７からなるエピタ
キシャル基板３０が形成される。
１、ｐ型不純物プレーナドーピング層１２０、アンドー
プＧａＡｓバッファ層２、アンドープＡｌＧａＡｓバッ
ファ層３、アンドープＧａＡｓバッファ層４、ｎ型Ｇａ
Ａｓチャネル層５、ｎ型Ａｌ 0.2Ｇａ0.8Ａｓショットキ
ー層６及びｎ型ＧａＡｓコンタクト層７からなるエピタ
キシャル基板３０が形成される。
【００６９】バッファ層２、３、４は、これらのバッフ
ァ層における残留キャリア濃度としてのｎ型またはｐ型
不純物濃度が１Ｅ１５ｃｍ-3以下になるような成長条件
で形成されている。
ァ層における残留キャリア濃度としてのｎ型またはｐ型
不純物濃度が１Ｅ１５ｃｍ-3以下になるような成長条件
で形成されている。
【００７０】次に、図３に示すように、ドレイン・ソー
ス電極用のオーミック電極を形成する領域以外の領域、
例えば、リセス９及びフィールド部１０を結晶ドライエ
ッチング装置により、パターニングされたフォトレジス
ト８をマスクにして、ショットキー層６の表面までエッ
チングする。
ス電極用のオーミック電極を形成する領域以外の領域、
例えば、リセス９及びフィールド部１０を結晶ドライエ
ッチング装置により、パターニングされたフォトレジス
ト８をマスクにして、ショットキー層６の表面までエッ
チングする。
【００７１】次いで、ＦＥＴの動作領域以外の領域１１
を絶縁化するために、この領域１１にボロン（Ｂ＋）を
イオン注入し、アイソレーション領域１１を形成する。
このイオン注入により、アンドープＧａＡｓバッファ層
２の途中の深さまで絶縁化される。
を絶縁化するために、この領域１１にボロン（Ｂ＋）を
イオン注入し、アイソレーション領域１１を形成する。
このイオン注入により、アンドープＧａＡｓバッファ層
２の途中の深さまで絶縁化される。
【００７２】次に、全面にゲート酸化膜１２を堆積さ
せ、さらに、ゲート酸化膜１２の上にフォトレジスト１
３を形成し、このフォトレジスト１３をパターニングす
る。
せ、さらに、ゲート酸化膜１２の上にフォトレジスト１
３を形成し、このフォトレジスト１３をパターニングす
る。
【００７３】次いで、図４に示すように、フォトレジス
ト１３をマスクにして、絶縁膜ドライエッチング装置を
用いて、リセス内９にショットキーゲート形成部の開口
１４を形成する。開口１４の幅、即ち、ゲート長は０．
７μｍとした。
ト１３をマスクにして、絶縁膜ドライエッチング装置を
用いて、リセス内９にショットキーゲート形成部の開口
１４を形成する。開口１４の幅、即ち、ゲート長は０．
７μｍとした。
【００７４】次に、図５に示すように、例えば、ＷＳｉ
からなるショットキーメタル、ＴｉＮやＴｉＰｔなどの
バリアメタル、Ａｕをスパッタにより成膜した後、ゲー
ト電極以外の不要な部分を除去し、ゲート電極１５を形
成する。
からなるショットキーメタル、ＴｉＮやＴｉＰｔなどの
バリアメタル、Ａｕをスパッタにより成膜した後、ゲー
ト電極以外の不要な部分を除去し、ゲート電極１５を形
成する。
【００７５】その後、ゲート酸化膜１２を除去した後、
ＳｉＯ2またはＳｉＮからなる保護膜１６を全面に成膜
する。
ＳｉＯ2またはＳｉＮからなる保護膜１６を全面に成膜
する。
【００７６】次に、図６に示すように、コンタクト層７
とオーミックコンタクトを取るためのオーミックメタル
１７を形成し、オーミックメタル１７の上にＡｕメッキ
により、ドレイン電極１８、ソース電極１９及びバイア
ホール部電極２０を形成する。
とオーミックコンタクトを取るためのオーミックメタル
１７を形成し、オーミックメタル１７の上にＡｕメッキ
により、ドレイン電極１８、ソース電極１９及びバイア
ホール部電極２０を形成する。
【００７７】以上により、表面のプロセスが完了する。
【００７８】次に、図７に示すように、熱抵抗低減のた
め、半絶縁性ＧａＡｓ基板１を４０μｍの厚さまで研磨
し、裏面からバイアホール部電極２０にまで達するバイ
アホール２２をドライエッチングにより形成する。この
後、Ａｕメッキにより、バイアホール２２の内壁及び半
絶縁性ＧａＡｓ基板１を覆う裏面電極２１を形成する。
め、半絶縁性ＧａＡｓ基板１を４０μｍの厚さまで研磨
し、裏面からバイアホール部電極２０にまで達するバイ
アホール２２をドライエッチングにより形成する。この
後、Ａｕメッキにより、バイアホール２２の内壁及び半
絶縁性ＧａＡｓ基板１を覆う裏面電極２１を形成する。
【００７９】これにより、本実施形態に係る電界効果ト
ランジスタが完成する。
ランジスタが完成する。
【００８０】このようにして得られた電界効果トランジ
スタのＤＣ特性は、最大ドレイン電流Ｉｍａｘが４００
ｍＡ／ｍｍ（ゲート・ソース間電圧Ｖｇｓ＝＋１Ｖ）、
飽和ドレイン電流Ｉｄｓｓが３００ｍＡ／ｍｍ（ゲート
・ソース間電圧Ｖｇｓ＝０Ｖ）、相互コンダクタンスｇ
ｍが１４０ｍＳ／ｍｍ（ゲート・ソース間電圧Ｖｇｓ＝
０Ｖ）、ドレイン−ゲート間耐圧ＢＶｇｄが１８Ｖであ
った。
スタのＤＣ特性は、最大ドレイン電流Ｉｍａｘが４００
ｍＡ／ｍｍ（ゲート・ソース間電圧Ｖｇｓ＝＋１Ｖ）、
飽和ドレイン電流Ｉｄｓｓが３００ｍＡ／ｍｍ（ゲート
・ソース間電圧Ｖｇｓ＝０Ｖ）、相互コンダクタンスｇ
ｍが１４０ｍＳ／ｍｍ（ゲート・ソース間電圧Ｖｇｓ＝
０Ｖ）、ドレイン−ゲート間耐圧ＢＶｇｄが１８Ｖであ
った。
【００８１】また、ドレイン電圧Ｖｄｓを２Ｖから１０
Ｖまで変化させたときに閾値電圧Ｖｔｈは図１５のよう
に変化した。すなわち、本実施形態に係るＦＥＴは、ド
レイン電圧Ｖｄｓ１Ｖ当たりにつき、閾値電圧Ｖｔｈは
約−１６０ｍＶ変化するという特性を示した。
Ｖまで変化させたときに閾値電圧Ｖｔｈは図１５のよう
に変化した。すなわち、本実施形態に係るＦＥＴは、ド
レイン電圧Ｖｄｓ１Ｖ当たりにつき、閾値電圧Ｖｔｈは
約−１６０ｍＶ変化するという特性を示した。
【００８２】従来のＦＥＴにおいては、前述したよう
に、ドレイン電圧Ｖｄｓ１Ｖ当たりの閾値電圧Ｖｔｈの
変化は約−５０ｍＶであったので、本実施形態に係るＦ
ＥＴによれば、従来のＦＥＴよりもドレイン電圧Ｖｄｓ
１Ｖ当たりの閾値電圧Ｖｔｈの変化量が大きくなってい
る。
に、ドレイン電圧Ｖｄｓ１Ｖ当たりの閾値電圧Ｖｔｈの
変化は約−５０ｍＶであったので、本実施形態に係るＦ
ＥＴによれば、従来のＦＥＴよりもドレイン電圧Ｖｄｓ
１Ｖ当たりの閾値電圧Ｖｔｈの変化量が大きくなってい
る。
【００８３】すなわち、本実施形態に係るＦＥＴによれ
ば、ｐ型不純物プレーナドーピング層１２０を形成する
ことにより、閾値電圧Ｖｔｈのドレイン電圧Ｖｄｓに対
する依存性が大きくなっていることがわかる。
ば、ｐ型不純物プレーナドーピング層１２０を形成する
ことにより、閾値電圧Ｖｔｈのドレイン電圧Ｖｄｓに対
する依存性が大きくなっていることがわかる。
【００８４】なお、発明者が行った実験結果によれば、
製造条件を変えて本実施形態に係るＦＥＴを製造するこ
とにより、ドレイン電圧Ｖｄｓ１Ｖ当たりの閾値電圧Ｖ
ｔｈの変化量は最小で約−１００ｍＶであり、最大で約
−３００ｍＶであった。
製造条件を変えて本実施形態に係るＦＥＴを製造するこ
とにより、ドレイン電圧Ｖｄｓ１Ｖ当たりの閾値電圧Ｖ
ｔｈの変化量は最小で約−１００ｍＶであり、最大で約
−３００ｍＶであった。
【００８５】次いで、このようなＤＣ特性を有するＦＥ
Ｔの電力増幅器としての高周波特性を測定した。
Ｔの電力増幅器としての高周波特性を測定した。
【００８６】衛星通信用を想定して、バイアスポイント
として、飽和ドレイン電流Ｉｄｓｓの１５％に相当す
る、ドレイン電流をかなり絞ったポイントを設定し、Ｌ
バンド（周波数２ＧＨｚ）において測定を行った。この
結果、ゲート幅Ｗｇが約３２ｍｍのＦＥＴで１ｄＢ利得
圧縮出力約７Ｗが得られた。
として、飽和ドレイン電流Ｉｄｓｓの１５％に相当す
る、ドレイン電流をかなり絞ったポイントを設定し、Ｌ
バンド（周波数２ＧＨｚ）において測定を行った。この
結果、ゲート幅Ｗｇが約３２ｍｍのＦＥＴで１ｄＢ利得
圧縮出力約７Ｗが得られた。
【００８７】低い入力パワーにおける出力位相を基準に
して、入力電力を増加させたときの出力位相の変化を測
定したところ、図１６に示すように、入力電力の増加に
伴う出力位相変化量の出力飽和までの最大値は４度であ
った。
して、入力電力を増加させたときの出力位相の変化を測
定したところ、図１６に示すように、入力電力の増加に
伴う出力位相変化量の出力飽和までの最大値は４度であ
った。
【００８８】以上のように、本実施形態に係るＦＥＴに
よれば、半絶縁ＧａＡｓ基板１とアンドープＧａＡｓバ
ッファ層２の界面において、ｎ型残留不純物を上回るｐ
型不純物をプレーナドープしたｐ型不純物プレーナドー
ピング層１２０を形成し、閾値電圧Ｖｔｈのドレイン電
圧Ｖｄｓ依存性を大きくしたことにより、図１６に示す
ように、出力の飽和までの位相変化量を従来の２７度か
ら４度まで低減させることができた。
よれば、半絶縁ＧａＡｓ基板１とアンドープＧａＡｓバ
ッファ層２の界面において、ｎ型残留不純物を上回るｐ
型不純物をプレーナドープしたｐ型不純物プレーナドー
ピング層１２０を形成し、閾値電圧Ｖｔｈのドレイン電
圧Ｖｄｓ依存性を大きくしたことにより、図１６に示す
ように、出力の飽和までの位相変化量を従来の２７度か
ら４度まで低減させることができた。
【００８９】このように、出力位相変化量を低減するこ
とができた理由を以下に述べる。
とができた理由を以下に述べる。
【００９０】先ず、第１の理由は、ｎ型ＧａＡｓチャネ
ル層５のキャリア濃度と層厚を変更し（従来のＦＥＴに
おけるｎ型ＧａＡｓチャネル層５は厚さ１５０ｎｍ、キ
ャリア濃度２Ｅ１７ｃｍ-3であったのに対して、本実施
形態に係るＦＥＴにおけるｎ型ＧａＡｓチャネル層５は
厚さ１３０ｎｍ、キャリア濃度２．４Ｅ１７ｃｍ-3）、
ＦＥＴのドレイン電圧Ｖｄｓに対する閾値電圧Ｖｔｈの
変化を大きくした点である。
ル層５のキャリア濃度と層厚を変更し（従来のＦＥＴに
おけるｎ型ＧａＡｓチャネル層５は厚さ１５０ｎｍ、キ
ャリア濃度２Ｅ１７ｃｍ-3であったのに対して、本実施
形態に係るＦＥＴにおけるｎ型ＧａＡｓチャネル層５は
厚さ１３０ｎｍ、キャリア濃度２．４Ｅ１７ｃｍ-3）、
ＦＥＴのドレイン電圧Ｖｄｓに対する閾値電圧Ｖｔｈの
変化を大きくした点である。
【００９１】これは従来のＦＥＴと比べて、本実施形態
に係るＦＥＴにおいては、ピンチオフ性が低下している
ことを意味する。
に係るＦＥＴにおいては、ピンチオフ性が低下している
ことを意味する。
【００９２】これにより、閾値電圧近傍の相互コンダク
タンスｇｍやドレインコンダクタンスｇｄの非線形性が
低減し、即ち、相互コンダクタンスｇｍやドレインコン
ダクタンスｇｄの閾値電圧近傍における変化が小さくな
り、位相変化量が小さくなったものと考えられる。
タンスｇｍやドレインコンダクタンスｇｄの非線形性が
低減し、即ち、相互コンダクタンスｇｍやドレインコン
ダクタンスｇｄの閾値電圧近傍における変化が小さくな
り、位相変化量が小さくなったものと考えられる。
【００９３】第２の理由は、半絶縁ＧａＡｓ基板１とア
ンドープＧａＡｓバッファ層２との界面にｎ型残留不純
物濃度を上回るｐ型不純物をプレーナドープしたｐ型不
純物プレーナドーピング層１２０を形成することによ
り、ｎ型ＧａＡｓチャネル層５から半絶縁性ＧａＡｓ基
板１までのキャリア濃度プロファイルにおいては、図１
７に示すように、基板１とバッファ層２との界面におけ
るｎ型キャリアのピークがなくなっている点である。
ンドープＧａＡｓバッファ層２との界面にｎ型残留不純
物濃度を上回るｐ型不純物をプレーナドープしたｐ型不
純物プレーナドーピング層１２０を形成することによ
り、ｎ型ＧａＡｓチャネル層５から半絶縁性ＧａＡｓ基
板１までのキャリア濃度プロファイルにおいては、図１
７に示すように、基板１とバッファ層２との界面におけ
るｎ型キャリアのピークがなくなっている点である。
【００９４】高周波動作状態においては、入力パワーの
増加に伴い、チャネル内で衝突イオン化により発生した
ホールの一部がバッファ層側にドリフトする。しかしな
がら、本実施形態に係るＦＥＴにおいては、これらのホ
ールは基板１とバッファ層２との界面に形成されたｐ型
不純物プレーナドーピング層１２０を通じて接地用の裏
面電極２１に放出されるので、ホールの蓄積によるドレ
イン電流の低減は起こり難くなる。このため、バッファ
層側の影響による相互コンダクタンスｇｍやドレインコ
ンダクタンスｇｄの変化を押えることができ、ひいて
は、出力位相の変化を抑制することができる。
増加に伴い、チャネル内で衝突イオン化により発生した
ホールの一部がバッファ層側にドリフトする。しかしな
がら、本実施形態に係るＦＥＴにおいては、これらのホ
ールは基板１とバッファ層２との界面に形成されたｐ型
不純物プレーナドーピング層１２０を通じて接地用の裏
面電極２１に放出されるので、ホールの蓄積によるドレ
イン電流の低減は起こり難くなる。このため、バッファ
層側の影響による相互コンダクタンスｇｍやドレインコ
ンダクタンスｇｄの変化を押えることができ、ひいて
は、出力位相の変化を抑制することができる。
【００９５】第一の実施形態においては、閾値電圧Ｖｔ
ｈのドレイン電圧Ｖｄｓに対する依存性を大きくするた
めに、ｎ型ＧａＡｓチャネル層５のキャリア濃度と層厚
を変更したが、他の方法により、閾値電圧Ｖｔｈのドレ
イン電圧Ｖｄｓに対する依存性を大きくすることも可能
である。
ｈのドレイン電圧Ｖｄｓに対する依存性を大きくするた
めに、ｎ型ＧａＡｓチャネル層５のキャリア濃度と層厚
を変更したが、他の方法により、閾値電圧Ｖｔｈのドレ
イン電圧Ｖｄｓに対する依存性を大きくすることも可能
である。
【００９６】例えば、ゲート長を短くすることにより、
例えば、第一の実施形態におけるゲート長０．７μｍを
０．５μｍにすることにより、短チャネル効果を引き出
すことができ、ひいては、閾値電圧Ｖｔｈのドレイン電
圧Ｖｄｓに対する依存性を大きくすることができる。
例えば、第一の実施形態におけるゲート長０．７μｍを
０．５μｍにすることにより、短チャネル効果を引き出
すことができ、ひいては、閾値電圧Ｖｔｈのドレイン電
圧Ｖｄｓに対する依存性を大きくすることができる。
【００９７】また、上述の第一の実施形態に係るＦＥＴ
はショットキー層６にＡｌＧａＡｓを用いたヘテロ構造
ＦＥＴであるが、本発明は、ショットキー層にＧａＡｓ
を用いたＭＥＳＦＥＴ構造ＦＥＴに適用することも可能
であり、このＭＥＳＦＥＴ構造ＦＥＴにおいても位相歪
みを低減させることが可能である。
はショットキー層６にＡｌＧａＡｓを用いたヘテロ構造
ＦＥＴであるが、本発明は、ショットキー層にＧａＡｓ
を用いたＭＥＳＦＥＴ構造ＦＥＴに適用することも可能
であり、このＭＥＳＦＥＴ構造ＦＥＴにおいても位相歪
みを低減させることが可能である。
【００９８】（第二の実施形態）図８は本発明の第二の
実施形態に係る電界効果トランジスタ（ＦＥＴ）の断面
図である。
実施形態に係る電界効果トランジスタ（ＦＥＴ）の断面
図である。
【００９９】本実施形態に係るＦＥＴは、図８に示すよ
うに、半絶縁性ＧａＡｓ基板１と、半絶縁性ＧａＡｓ基
板１上に形成された第一のｐ型不純物プレーナドーピン
グ層１２０、アンドープＧａＡｓバッファ層２、第二の
ｐ型不純物プレーナドーピング層２３０、アンドープＡ
ｌＧａＡｓバッファ層３、アンドープＧａＡｓバッファ
層４、ｎ型ＧａＡｓチャネル層５、ｎ型ＡｌＧａＡｓシ
ョットキ層６及びｎ型ＧａＡｓコンタクト層７と、アイ
ソレーション領域１１と、ｎ型ＧａＡｓコンタクト層７
に設けられているリセス９内に形成されたゲート電極１
５と、ゲート電極１５及びリセス９の内壁を覆う保護膜
１６と、ｎ型ＧａＡｓコンタクト層７に形成されたオー
ミック電極１７と、オーミック電極１７上に形成された
ドレイン電極１８及びソース電極１９と、ソース電極１
９に連続して形成されているバイアホール部電極２０
と、半絶縁性ＧａＡｓ基板１からｎ型ＡｌＧａＡｓショ
ットキ層６までを貫通して形成されたバイアホール２２
の内面と半絶縁性ＧａＡｓ基板１の裏面とを覆う裏面電
極２１と、からなる。
うに、半絶縁性ＧａＡｓ基板１と、半絶縁性ＧａＡｓ基
板１上に形成された第一のｐ型不純物プレーナドーピン
グ層１２０、アンドープＧａＡｓバッファ層２、第二の
ｐ型不純物プレーナドーピング層２３０、アンドープＡ
ｌＧａＡｓバッファ層３、アンドープＧａＡｓバッファ
層４、ｎ型ＧａＡｓチャネル層５、ｎ型ＡｌＧａＡｓシ
ョットキ層６及びｎ型ＧａＡｓコンタクト層７と、アイ
ソレーション領域１１と、ｎ型ＧａＡｓコンタクト層７
に設けられているリセス９内に形成されたゲート電極１
５と、ゲート電極１５及びリセス９の内壁を覆う保護膜
１６と、ｎ型ＧａＡｓコンタクト層７に形成されたオー
ミック電極１７と、オーミック電極１７上に形成された
ドレイン電極１８及びソース電極１９と、ソース電極１
９に連続して形成されているバイアホール部電極２０
と、半絶縁性ＧａＡｓ基板１からｎ型ＡｌＧａＡｓショ
ットキ層６までを貫通して形成されたバイアホール２２
の内面と半絶縁性ＧａＡｓ基板１の裏面とを覆う裏面電
極２１と、からなる。
【０１００】半絶縁性ＧａＡｓ基板１と、第一のｐ型不
純物プレーナドーピング層１２０と、アンドープＧａＡ
ｓバッファ層２と、第二のｐ型不純物プレーナドーピン
グ層２３０と、アンドープＡｌＧａＡｓバッファ層３
と、アンドープＧａＡｓバッファ層４と、ｎ型ＧａＡｓ
チャネル層５と、ｎ型ＡｌＧａＡｓショットキ層６と、
ｎ型ＧａＡｓコンタクト層７とがエピタキシャル基板３
５を形成している。
純物プレーナドーピング層１２０と、アンドープＧａＡ
ｓバッファ層２と、第二のｐ型不純物プレーナドーピン
グ層２３０と、アンドープＡｌＧａＡｓバッファ層３
と、アンドープＧａＡｓバッファ層４と、ｎ型ＧａＡｓ
チャネル層５と、ｎ型ＡｌＧａＡｓショットキ層６と、
ｎ型ＧａＡｓコンタクト層７とがエピタキシャル基板３
５を形成している。
【０１０１】アイソレーション領域１１はｎ型ＡｌＧａ
Ａｓショットキー層６の表面からアンドープＡｌＧａＡ
ｓバッファ層３の途中までの間において形成されてい
る。
Ａｓショットキー層６の表面からアンドープＡｌＧａＡ
ｓバッファ層３の途中までの間において形成されてい
る。
【０１０２】保護膜１６は、例えば、ＳｉＯ2またはＳ
ｉＮからなる。
ｉＮからなる。
【０１０３】すなわち、本実施形態に係るＦＥＴは、図
１に示した第一の実施形態に係るＦＥＴと比較して、ア
ンドープＧａＡｓバッファ層２とアンドープＡｌＧａＡ
ｓバッファ層３との間において、第二のｐ型不純物プレ
ーナドーピング層２３０が形成されている点、及び、ア
イソレーション領域１１が第二のｐ型不純物プレーナド
ーピング層２３０の直上に形成されているアンドープＡ
ｌＧａＡｓバッファ層３の途中まで形成されている点に
おいて、構造的に異なっている。
１に示した第一の実施形態に係るＦＥＴと比較して、ア
ンドープＧａＡｓバッファ層２とアンドープＡｌＧａＡ
ｓバッファ層３との間において、第二のｐ型不純物プレ
ーナドーピング層２３０が形成されている点、及び、ア
イソレーション領域１１が第二のｐ型不純物プレーナド
ーピング層２３０の直上に形成されているアンドープＡ
ｌＧａＡｓバッファ層３の途中まで形成されている点に
おいて、構造的に異なっている。
【０１０４】以下、本実施形態に係るＦＥＴの製造方法
を説明する。
を説明する。
【０１０５】先ず、第一の実施形態の場合と同様に、有
機金属気相成長法（ＭＯＶＰＥ法）又は分子線エピタキ
シャル法（ＭＢＥ法）を用いて、結晶成長前処理を施し
た半絶縁性ＧａＡｓ基板１上に第一のｐ型不純物プレー
ナドーピング層１２０を形成する。
機金属気相成長法（ＭＯＶＰＥ法）又は分子線エピタキ
シャル法（ＭＢＥ法）を用いて、結晶成長前処理を施し
た半絶縁性ＧａＡｓ基板１上に第一のｐ型不純物プレー
ナドーピング層１２０を形成する。
【０１０６】本実施形態においては、第一のｐ型不純物
プレーナドーピング層１２０は半絶縁性ＧａＡｓ基板１
とアンドープＧａＡｓバッファ層２との界面におけるｎ
型残留不純物を補償する分だけドーピングされている。
すなわち、本実施形態における第一のｐ型不純物プレー
ナドーピング層１２０のｐ型不純物濃度は３Ｅ１６ｃｍ
-3である。
プレーナドーピング層１２０は半絶縁性ＧａＡｓ基板１
とアンドープＧａＡｓバッファ層２との界面におけるｎ
型残留不純物を補償する分だけドーピングされている。
すなわち、本実施形態における第一のｐ型不純物プレー
ナドーピング層１２０のｐ型不純物濃度は３Ｅ１６ｃｍ
-3である。
【０１０７】第一のｐ型不純物プレーナドーピング層１
２０を形成した後、アンドープＧａＡｓバッファ層２を
５００ｎｍ成長させる。
２０を形成した後、アンドープＧａＡｓバッファ層２を
５００ｎｍ成長させる。
【０１０８】次いで、アンドープＧａＡｓバッファ層２
上に第二のｐ型不純物プレーナドーピング層２３０を形
成する。この第二のｐ型不純物プレーナドーピング層２
３０は、再度、ｐ型不純物プレーナドーピングを２Ｅ１
６ｃｍ-3行うことにより形成される。
上に第二のｐ型不純物プレーナドーピング層２３０を形
成する。この第二のｐ型不純物プレーナドーピング層２
３０は、再度、ｐ型不純物プレーナドーピングを２Ｅ１
６ｃｍ-3行うことにより形成される。
【０１０９】以後、アンドープＡｌＧａＡｓバッファ層
３を５００ｎｍ、アンドープＧａＡｓバッファ層４を５
０ｎｍ、キャリア濃度２．４Ｅ１７ｃｍ-3のｎ型ＧａＡ
ｓチャネル層５を１３０ｎｍ、キャリア濃度２．４Ｅ１
７ｃｍ-3のｎ型Ａｌ0.2Ｇａ0 .8Ａｓショットキー層６を
１０ｎｍ、キャリア濃度５Ｅ１７ｃｍ-3のｎ型ＧａＡｓ
コンタクト層７を１５０ｎｍ順次積層する。
３を５００ｎｍ、アンドープＧａＡｓバッファ層４を５
０ｎｍ、キャリア濃度２．４Ｅ１７ｃｍ-3のｎ型ＧａＡ
ｓチャネル層５を１３０ｎｍ、キャリア濃度２．４Ｅ１
７ｃｍ-3のｎ型Ａｌ0.2Ｇａ0 .8Ａｓショットキー層６を
１０ｎｍ、キャリア濃度５Ｅ１７ｃｍ-3のｎ型ＧａＡｓ
コンタクト層７を１５０ｎｍ順次積層する。
【０１１０】以上のようにして、半絶縁性ＧａＡｓ基板
１、第一のｐ型不純物プレーナドーピング層１２０、ア
ンドープＧａＡｓバッファ層２、第二のｐ型不純物プレ
ーナドーピング層２３０、アンドープＡｌＧａＡｓバッ
ファ層３、アンドープＧａＡｓバッファ層４、ｎ型Ｇａ
Ａｓチャネル層５、ｎ型Ａｌ0.2Ｇａ0.8Ａｓショットキ
ー層６及びｎ型ＧａＡｓコンタクト層７からなるエピタ
キシャル基板３５が形成される。
１、第一のｐ型不純物プレーナドーピング層１２０、ア
ンドープＧａＡｓバッファ層２、第二のｐ型不純物プレ
ーナドーピング層２３０、アンドープＡｌＧａＡｓバッ
ファ層３、アンドープＧａＡｓバッファ層４、ｎ型Ｇａ
Ａｓチャネル層５、ｎ型Ａｌ0.2Ｇａ0.8Ａｓショットキ
ー層６及びｎ型ＧａＡｓコンタクト層７からなるエピタ
キシャル基板３５が形成される。
【０１１１】バッファ層２、３、４は、これらのバッフ
ァ層における残留キャリア濃度としてのｎ型またはｐ型
不純物濃度が１Ｅ１５ｃｍ-3以下になるような成長条件
で形成されている。
ァ層における残留キャリア濃度としてのｎ型またはｐ型
不純物濃度が１Ｅ１５ｃｍ-3以下になるような成長条件
で形成されている。
【０１１２】これ以降の製造過程は、前述の第一の実施
形態における製造過程と同じである。ただし、ＦＥＴの
動作領域以外の領域１１を絶縁化するためのボロン（Ｂ
＋）イオンの注入はアンドープＡｌＧａＡｓバッファ層
３の途中までである。すなわち、本実施形態におけるア
イソレーション領域１１はアンドープＡｌＧａＡｓバッ
ファ層３の途中まで形成される。
形態における製造過程と同じである。ただし、ＦＥＴの
動作領域以外の領域１１を絶縁化するためのボロン（Ｂ
＋）イオンの注入はアンドープＡｌＧａＡｓバッファ層
３の途中までである。すなわち、本実施形態におけるア
イソレーション領域１１はアンドープＡｌＧａＡｓバッ
ファ層３の途中まで形成される。
【０１１３】第二の実施形態に係る電界効果トランジス
タにより得られるＤＣ特性及び高周波特性は第一の実施
形態に係る電界効果トランジスタの場合と同様である。
タにより得られるＤＣ特性及び高周波特性は第一の実施
形態に係る電界効果トランジスタの場合と同様である。
【０１１４】
【発明の効果】以上のように、本発明に係る電界効果ト
ランジスタ及びその製造方法によれば、半絶縁ＧａＡｓ
基板とアンドープＧａＡｓバッファ層との界面におい
て、ｎ型残留不純物を上回るｐ型不純物をプレーナドー
プしたｐ型不純物プレーナドーピング層を形成し、閾値
電圧のドレイン電圧に対する依存性を大きくしたことに
より、出力の飽和までの位相歪みを従来の電界効果トラ
ンジスタと比較して、大幅に低減させることが可能であ
る。
ランジスタ及びその製造方法によれば、半絶縁ＧａＡｓ
基板とアンドープＧａＡｓバッファ層との界面におい
て、ｎ型残留不純物を上回るｐ型不純物をプレーナドー
プしたｐ型不純物プレーナドーピング層を形成し、閾値
電圧のドレイン電圧に対する依存性を大きくしたことに
より、出力の飽和までの位相歪みを従来の電界効果トラ
ンジスタと比較して、大幅に低減させることが可能であ
る。
【０１１５】また、半絶縁ＧａＡｓ基板とアンドープＧ
ａＡｓバッファ層との界面において、ｎ型残留不純物を
補償するｐ型不純物をプレーナドープした第一のｐ型不
純物プレーナドーピング層を形成し、さらに、アンドー
プＧａＡｓバッファ層とアンドープＡｌＧａＡｓバッフ
ァ層との界面において、ｐ型不純物をプレーナドープし
た第二のｐ型不純物プレーナドーピング層を形成するこ
とによっても、同様に、出力の飽和までの位相歪みを従
来の電界効果トランジスタと比較して、大幅に低減させ
ることが可能である。
ａＡｓバッファ層との界面において、ｎ型残留不純物を
補償するｐ型不純物をプレーナドープした第一のｐ型不
純物プレーナドーピング層を形成し、さらに、アンドー
プＧａＡｓバッファ層とアンドープＡｌＧａＡｓバッフ
ァ層との界面において、ｐ型不純物をプレーナドープし
た第二のｐ型不純物プレーナドーピング層を形成するこ
とによっても、同様に、出力の飽和までの位相歪みを従
来の電界効果トランジスタと比較して、大幅に低減させ
ることが可能である。
【図１】第一の実施形態に係る電界効果トランジスタの
断面図である。
断面図である。
【図２】第一の実施形態に係る電界効果トランジスタの
製造方法における一工程を示す断面図である。
製造方法における一工程を示す断面図である。
【図３】第一の実施形態に係る電界効果トランジスタの
製造方法における一工程を示す断面図である。
製造方法における一工程を示す断面図である。
【図４】第一の実施形態に係る電界効果トランジスタの
製造方法における一工程を示す断面図である。
製造方法における一工程を示す断面図である。
【図５】第一の実施形態に係る電界効果トランジスタの
製造方法における一工程を示す断面図である。
製造方法における一工程を示す断面図である。
【図６】第一の実施形態に係る電界効果トランジスタの
製造方法における一工程を示す断面図である。
製造方法における一工程を示す断面図である。
【図７】第一の実施形態に係る電界効果トランジスタの
製造方法における一工程を示す断面図である。
製造方法における一工程を示す断面図である。
【図８】第二の実施形態に係る電界効果トランジスタの
断面図である。
断面図である。
【図９】従来の電界効果トランジスタの製造方法におけ
る一工程を示す断面図である。
る一工程を示す断面図である。
【図１０】従来の電界効果トランジスタの製造方法にお
ける一工程を示す断面図である。
ける一工程を示す断面図である。
【図１１】従来の電界効果トランジスタの製造方法にお
ける一工程を示す断面図である。
ける一工程を示す断面図である。
【図１２】従来の電界効果トランジスタの製造方法にお
ける一工程を示す断面図である。
ける一工程を示す断面図である。
【図１３】従来の電界効果トランジスタの製造方法にお
ける一工程を示す断面図である。
ける一工程を示す断面図である。
【図１４】従来の電界効果トランジスタの製造方法にお
ける一工程を示す断面図である。
ける一工程を示す断面図である。
【図１５】従来の電界効果トランジスタ及び本発明に係
る電界効果トランジスタにおける閾値電圧Ｖｔｈとドレ
イン電圧Ｖｄｓとの関係を示すグラフである。
る電界効果トランジスタにおける閾値電圧Ｖｔｈとドレ
イン電圧Ｖｄｓとの関係を示すグラフである。
【図１６】従来の電界効果トランジスタ及び本発明に係
る電界効果トランジスタにおける入力電力に対する位相
変化量の関係を示すグラフである。
る電界効果トランジスタにおける入力電力に対する位相
変化量の関係を示すグラフである。
【図１７】従来の電界効果トランジスタ及び本発明に係
る電界効果トランジスタにおけるエピタキシャル基板の
チャネル層から基板までのキャリア濃度プロファイルで
ある。
る電界効果トランジスタにおけるエピタキシャル基板の
チャネル層から基板までのキャリア濃度プロファイルで
ある。
１ 半絶縁性ＧａＡｓ基板 ２ アンドープＧａＡｓバッファ層 ３ アンドープＡｌＧａＡｓバッファ層 ４ アンドープＧａＡｓバッファ層 ５ ｎ型ＧａＡｓチャネル層 ６ ｎ型ＡｌＧａＡｓショットキ層 ７ ｎ型ＧａＡｓコンタクト層 ８ フォトレジスト ９ リセス １０ フィールド部 １１ アイソレーション領域 １２ ゲート酸化膜 １３ フォトレジスト １４ ゲート開口 １５ ゲート電極 １６ 保護膜 １７ オーミック電極 １８ ドレイン電極 １９ ソース電極 ２０ バイアホール部電極 ２１ 裏面電極 ２２ バイアホール ２５ エピタキシャル基板 ３０ 第一の実施形態におけるエピタキシャル基板 ３５ 第二の実施形態におけるエピタキシャル基板 １２０ （第一の）ｐ型不純物プレーナドーピング層 ２３０ 第二のｐ型不純物プレーナドーピング層
Claims (15)
- 【請求項１】 半絶縁性ＧａＡｓ基板上にアンドープＧ
ａＡｓバッファ層、アンドープＡｌＧａＡｓバッファ
層、アンドープＧａＡｓバッファ層及びｎ型ＧａＡｓチ
ャネル層を順次積層した構造のエピタキシャル基板を有
する電界効果トランジスタにおいて、 前記半絶縁性ＧａＡｓ基板と前記アンドープＧａＡｓバ
ッファ層との間には、前記半絶縁性ＧａＡｓ基板と前記
アンドープＧａＡｓバッファ層との界面におけるｎ型残
留不純物をｐ型不純物で補償する第一バッファ層が形成
されていることを特徴とする電界効果トランジスタ。 - 【請求項２】 半絶縁性ＧａＡｓ基板上にアンドープＧ
ａＡｓバッファ層、アンドープＡｌＧａＡｓバッファ
層、アンドープＧａＡｓバッファ層及びｎ型ＧａＡｓチ
ャネル層を順次積層した構造のエピタキシャル基板を有
する電界効果トランジスタにおいて、 前記半絶縁性ＧａＡｓ基板と前記アンドープＧａＡｓバ
ッファ層との間には、前記半絶縁性ＧａＡｓ基板と前記
アンドープＧａＡｓバッファ層との界面におけるｎ型残
留不純物をｐ型不純物で補償する第一バッファ層が形成
され、 前記アンドープＧａＡｓバッファ層と前記アンドープＡ
ｌＧａＡｓバッファ層との間には、ｐ型不純物をプレー
ナドーピングした第二バッファ層が形成されていること
を特徴とする電界効果トランジスタ。 - 【請求項３】 前記ｎ型残留不純物の濃度は３Ｅ１６ｃ
ｍ-3であることを特徴とする請求項１又は２に記載の電
界効果トランジスタ。 - 【請求項４】 前記第一バッファ層におけるｐ型不純物
の濃度は３Ｅ１６ｃｍ-3であることを特徴とする請求項
２又は３に記載の電界効果トランジスタ。 - 【請求項５】 前記第一バッファ層のｐ型不純物濃度
は、１Ｅ１６ｃｍ-3≦（ｐ型不純物濃度−前記半絶縁性
ＧａＡｓ基板と前記アンドープＧａＡｓバッファ層との
界面におけるｎ型残留不純物の濃度）≦１Ｅ１７ｃｍ-3
の範囲であることを特徴とする請求項１又は３に記載の
電界効果トランジスタ。 - 【請求項６】 前記第二バッファ層のｐ型不純物の濃度
は５Ｅ１５ｃｍ-3≦ｐ型不純物濃度≦５Ｅ１６ｃｍ-3の
範囲であることを特徴とする請求項２乃至４の何れか一
項に記載の電界効果トランジスタ。 - 【請求項７】 前記第二バッファ層のｐ型不純物の濃度
は前記第一バッファ層のｐ型不純物の濃度よりも低いこ
とを特徴とする請求項２乃至４の何れか一項に記載の電
界効果トランジスタ。 - 【請求項８】 前記ｎ型ＧａＡｓチャネル層から前記ア
ンドープＧａＡｓバッファ層の途中まで延びるアイソレ
ーション領域と、 前記エピタキシャル基板の表面から裏面まで貫通するバ
イアホールの内壁を覆う電極と、 をさらに備え、 前記電極は前記第一バッファ層に接していることを特徴
とする請求項１乃至７の何れか一項に記載の電界効果ト
ランジスタ。 - 【請求項９】 前記電界効果トランジスタのＤＣ特性に
おいて、ドレイン電圧に対する閾値電圧の変化割合がド
レイン電圧１Ｖ当たり−１００乃至−３００ｍＶである
ことを特徴とする請求項１乃至８の何れか一項に記載の
電界効果トランジスタ。 - 【請求項１０】 前記ｐ型不純物は、Ｃ、Ｂｅ、Ｚｎ、
Ｍｇのうちの何れか少なくとも一つであることを特徴と
する請求項１乃至９の何れか一項に記載の電界効果トラ
ンジスタ。 - 【請求項１１】 半絶縁性ＧａＡｓ基板上に、前記半絶
縁性ＧａＡｓ基板と該半絶縁性ＧａＡｓ基板上に形成さ
れるアンドープＧａＡｓバッファ層との界面におけるｎ
型残留不純物をｐ型不純物で補償する第一バッファ層を
形成する第一の過程と、 前記バッファ層上にアンドープＧａＡｓバッファ層を形
成する第二の過程と、 前記アンドープＧａＡｓバッファ層上にアンドープＡｌ
ＧａＡｓバッファ層を形成する第三の過程と、 前記アンドープＡｌＧａＡｓバッファ層上にアンドープ
ＧａＡｓバッファ層を形成する第四の過程と、 前記アンドープＧａＡｓバッファ層上にｎ型ＧａＡｓチ
ャネル層を形成する第五の過程と、 を備える電界効果トランジスタの製造方法。 - 【請求項１２】 半絶縁性ＧａＡｓ基板上に、前記半絶
縁性ＧａＡｓ基板と該半絶縁性ＧａＡｓ基板上に形成さ
れるアンドープＧａＡｓバッファ層との界面におけるｎ
型残留不純物をｐ型不純物で補償する第一バッファ層を
形成する第一の過程と、 前記バッファ層上にアンドープＧａＡｓバッファ層を形
成する第二の過程と、前記アンドープＧａＡｓバッファ
層上にｐ型不純物をプレーナドーピングした第二バッフ
ァ層を形成する第三の過程と、 前記第二バッファ層上にアンドープＡｌＧａＡｓバッフ
ァ層を形成する第四の過程と、 前記アンドープＡｌＧａＡｓバッファ層上にアンドープ
ＧａＡｓバッファ層を形成する第五の過程と、 前記アンドープＧａＡｓバッファ層上にｎ型ＧａＡｓチ
ャネル層を形成する第六の過程と、 を備える電界効果トランジスタの製造方法。 - 【請求項１３】前記第一バッファ層は、１Ｅ１６ｃｍ-3
≦（ｐ型不純物濃度−前記半絶縁性ＧａＡｓ基板と前記
アンドープＧａＡｓバッファ層との界面におけるｎ型残
留不純物の濃度）≦１Ｅ１７ｃｍ-3の範囲のｐ型不純物
をプレーナドーピングすることにより形成されるもので
あることを特徴とする請求項１２に記載の電界効果トラ
ンジスタの製造方法。 - 【請求項１４】 前記第二バッファ層は、５Ｅ１５ｃｍ
-3≦ｐ型不純物濃度≦５Ｅ１６ｃｍ-3の範囲のｐ型不純
物をプレーナドーピングすることにより形成されるもの
であることを特徴とする請求項１２又は１３に記載の電
界効果トランジスタの製造方法。 - 【請求項１５】 前記ｎ型ＧａＡｓチャネル層から前記
アンドープＧａＡｓバッファ層の途中まで延びるアイソ
レーション領域を形成する過程と、 前記エピタキシャル基板の表面から裏面まで貫通するバ
イアホールを形成する過程と、 前記バイアホールの内壁を覆い、かつ、前記第一バッフ
ァ層に接する電極を形成する過程と、 をさらに備えることを特徴とする請求項１１乃至１４の
何れか一項に記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11114621A JP2000307102A (ja) | 1999-04-22 | 1999-04-22 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11114621A JP2000307102A (ja) | 1999-04-22 | 1999-04-22 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000307102A true JP2000307102A (ja) | 2000-11-02 |
Family
ID=14642451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11114621A Pending JP2000307102A (ja) | 1999-04-22 | 1999-04-22 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000307102A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334890A (ja) * | 2001-05-09 | 2002-11-22 | Matsushita Electric Ind Co Ltd | 高周波電力増幅器 |
| JP2005216967A (ja) * | 2004-01-27 | 2005-08-11 | Hitachi Cable Ltd | 電界効果トランジスタ用エピタキシャルウエハ |
| JP2008135575A (ja) * | 2006-11-28 | 2008-06-12 | Furukawa Electric Co Ltd:The | 半導体電子デバイス |
-
1999
- 1999-04-22 JP JP11114621A patent/JP2000307102A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334890A (ja) * | 2001-05-09 | 2002-11-22 | Matsushita Electric Ind Co Ltd | 高周波電力増幅器 |
| JP2005216967A (ja) * | 2004-01-27 | 2005-08-11 | Hitachi Cable Ltd | 電界効果トランジスタ用エピタキシャルウエハ |
| JP4635444B2 (ja) * | 2004-01-27 | 2011-02-23 | 日立電線株式会社 | 電界効果トランジスタ用エピタキシャルウエハ |
| JP2008135575A (ja) * | 2006-11-28 | 2008-06-12 | Furukawa Electric Co Ltd:The | 半導体電子デバイス |
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