JP2017069260A - フィールドプレートを有するＧａ２Ｏ３系トランジスタ - Google Patents

Abstract

【課題】オフ状態における絶縁破壊電圧を向上させ、かつ絶縁膜／半導体界面準位への充放電に伴う電流コラプスをより効果的に抑制することができるフィールドプレート構造を有するＧａ２Ｏ３系トランジスタを提供する。【解決手段】一実施の形態として、Ｇａ２Ｏ３系基板１０と、Ｇａ２Ｏ３系結晶層１２と、ソース領域１３及びドレイン領域１４と、ソース電極１５及びドレイン電極１６と、ゲート電極１７と、誘電体膜１８と、を有するＧａ２Ｏ３系トランジスタ１を提供する。ゲート電極１９はドレイン領域１４の方向へ延在するフィールドプレート部２２を含み、フィールドプレート部２２の延在方向の長さＬＦは、１μｍ以上である。【選択図】図１

Description

本発明は、フィールドプレートを有するＧａ_２Ｏ_３系トランジスタに関する。

酸化ガリウム（Ｇａ_２Ｏ_３）は、４．５〜４．９ｅＶの広いバンドギャップを有するという特徴や、低コストかつ高品質な融液成長基板の利用可能性により、次世代の高電圧、高出力のトランジスタ実現のために研究されている。Ｇａ_２Ｏ_３パワーデバイスは、他の主流のパワーデバイス（Ｓｉ、ＳｉＣ、ＧａＮ）よりも低い、所定の絶縁破壊電圧におけるオン抵抗の理論的な限界値を示すことが期待される。

従来、Ｇａ_２Ｏ_３系結晶から構成される半導体素子として、ＦｅドープＧａ_２Ｏ_３基板上に形成されたディプレッション型Ｇａ_２Ｏ_３ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）が知られている（例えば、非特許文献１参照）。

また、フィールドプレート構造を有する半導体素子として、Ｇａ_２Ｏ_３系結晶から構成されるショットキーバリアダイオードや、窒化物半導体結晶から構成されるＭＯＳＦＥＴが知られている（例えば、特許文献１、２参照）。

特許文献１、２等に開示されたフィールドプレート構造を有する半導体素子によれば、電極近傍の電界集中を緩和し、オフ状態における絶縁破壊電圧の低下や、電流コラプスを抑制することができる。

特開２０１５−２３４３号公報 特開２０１５−５６４５７号公報

M. Higashiwaki et al., "Depletion-Mode Ga2O3 MOSFETs on β-Ga2O3 (010) Substrates with Si-Ion-Implanted Channel and Contacts", Tech. Dig. IEEE Int. Electron Devices Meet., pp. 28.7.1-4, 2013.

本発明の目的の１つは、オフ状態における絶縁破壊電圧を向上させ、かつ絶縁膜／半導体界面準位への充放電に伴う電流コラプスをより効果的に抑制することができるフィールドプレート構造を有するＧａ_２Ｏ_３系トランジスタを提供することにある。

本発明の一態様は、上記目的を達成するために、下記［１］〜［５］のＧａ_２Ｏ_３系トランジスタを提供する。

［１］Ｇａ_２Ｏ_３系基板と、前記Ｇａ_２Ｏ_３系基板上に形成されたＧａ_２Ｏ_３系結晶層と、前記Ｇａ_２Ｏ_３系結晶層中に形成されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域にそれぞれ接続されたソース電極及びドレイン電極と、前記Ｇａ_２Ｏ_３系結晶層の前記ソース領域とドレイン領域の間の領域上に形成されたゲート電極と、前記Ｇａ_２Ｏ_３系結晶層上に形成された誘電体膜と、を有し、前記ゲート電極及び前記ソース電極の少なくとも一方が、前記Ｇａ_２Ｏ_３系結晶層上に誘電体膜を介して形成され、前記ゲート電極又は前記ソース電極の底部のドレイン領域側の縁の真上の位置から前記ドレイン領域の方向へ延在するフィールドプレート部を含み、前記フィールドプレート部の延在方向の長さが、１μｍ以上である、Ｇａ_２Ｏ_３系トランジスタ。

［２］前記誘電体膜の厚さが、０．１μｍより大きい、前記［１］に記載のＧａ_２Ｏ_３系トランジスタ。

［３］前記フィールドプレート部の延在方向の長さが、３μｍ以上である、前記［１］又は［２］に記載のＧａ_２Ｏ_３系トランジスタ。

［４］前記誘電体膜の厚さが、０．２μｍ以上かつ０．８μｍ以下である、前記［１］〜［３］のいずれか１項に記載のＧａ_２Ｏ_３系トランジスタ。

本発明によれば、オフ状態における絶縁破壊電圧を向上させ、かつ絶縁膜／半導体界面準位への充放電に伴う電流コラプスをより効果的に抑制することができるフィールドプレート構造を有するＧａ_２Ｏ_３系トランジスタを提供することができる。

図１は、実施の形態に係るＧａ_２Ｏ_３系トランジスタの垂直断面図である。 図２は、ゲートフットの底部のドレイン領域側の縁における電界強度と、Ｌ_Ｆ、Ｔとの関係を表すシミュレーションデータである。 図３は、フィールドプレート部の底部のドレイン領域側の縁における電界強度と、Ｌ_Ｆ、Ｔとの関係を表すシミュレーションデータである。 図４は、オフ状態のチャネルに沿った電界プロファイルのシミュレーション結果を示すグラフである。 図５は、ＤＣ出力ドレイン電流−ドレイン電圧（Ｉ_ＤＳ−Ｖ_ＤＳ）特性を示すグラフである。

〔実施の形態〕
（Ｇａ_２Ｏ_３系トランジスタの構成）
図１は、実施の形態に係るＧａ_２Ｏ_３系トランジスタ１の垂直断面図である。Ｇａ_２Ｏ_３系トランジスタ１は、フィールドプレート構造を有する、ディプレッション型ノーマリーオンＭＯＳＦＥＴである。

Ｇａ_２Ｏ_３系トランジスタ１は、Ｇａ_２Ｏ_３系基板１０と、Ｇａ_２Ｏ_３系基板１０上にＧａ_２Ｏ_３系バッファ層１１を介して形成されたＧａ_２Ｏ_３系結晶層１２と、Ｇａ_２Ｏ_３系結晶層１２中に形成されたソース領域１３及びドレイン領域１４と、ソース領域１３及びドレイン領域１４にそれぞれ接続されたソース電極１５及びドレイン電極１６と、Ｇａ_２Ｏ_３系結晶層１２のソース領域１３とドレイン領域１４の間の領域上にゲート絶縁膜１７を介して形成されたゲート電極１９と、Ｇａ_２Ｏ_３系結晶層１２上に形成された誘電体膜１８と、を有する。

ゲート電極１９は、誘電体膜１８を貫通するゲートフット２０と、Ｇａ_２Ｏ_３系結晶層１２上に誘電体膜１８を介して形成されたゲートヘッド２１から構成される。ここで、ゲート電極１９の底面（ゲートフット２０の底面）のチャネル長方向の長さをＬ_Ｇとする。

ゲートヘッド２１は、ゲート電極１９の底部のドレイン領域１４側の縁の真上の位置からドレイン領域１４の方向へ延在するフィールドプレート部２２を含む。ここで、フィールドプレート部２２の延在方向の長さをＬ_Ｆとする。長さＬ_Ｆは１μｍ以上であることが好ましく、２μｍ以上であることがより好ましく、３μｍ以上であることがさらに好ましい。

フィールドプレート部２２を設けることにより、電界の集中箇所をゲートフット２０の底部のドレイン領域１４側の縁の近傍と、フィールドプレート部２２の底部のドレイン領域１４側の縁の近傍に分散させることができる。その結果、オフ状態における絶縁破壊や、電流コラプスを効果的に抑制することができる。

また、ゲートヘッド２１は、図１に示されるように、ゲート電極１９の底部のソース領域１３側の縁の真上の位置からソース領域１３の方向へ延在する延在部２３を含んでもよい。ここで、延在部２３の延在方向の長さをＬ_Ｅとする。

誘電体膜１８は、ＳｉＯ_２等の誘電体からなる。ここで、誘電体膜１８の厚さをＴとする。この誘電体膜１８の厚さＴは、ゲートヘッド２１の高さを決定し、電界集中を抑制する効果に影響を与える。厚さＴは０．１μｍより大きいことが好ましく、０．２μｍ以上かつ０．８μｍ以下であることがより好ましい。

また、誘電体膜１８は、Ｇａ_２Ｏ_３系結晶層１２のチャネル近傍の表面ダングリングボンドを不動態化し、表面電荷とその結果として生じる電流コラプスを抑えるための表面パッシベーション膜としても機能する。

Ｇａ_２Ｏ_３系基板１０は、Ｇａ_２Ｏ_３系結晶からなる基板である。ここで、Ｇａ_２Ｏ_３系結晶とは、Ｇａ_２Ｏ_３結晶、又は、Ａｌ、Ｉｎ等の元素が添加されたＧａ_２Ｏ_３結晶をいう。例えば、Ａｌ及びＩｎが添加されたＧａ_２Ｏ_３結晶である（Ｇａ_ｘＡｌ_ｙＩｎ_{（１−ｘ−ｙ）}）_２Ｏ_３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）結晶であってもよい。Ａｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。なお、上記のＧａ_２Ｏ_３結晶は、例えば、β型の結晶構造を有する。また、Ｇａ_２Ｏ_３系基板１０は、高抵抗化のために、Ｆｅ等の不純物を含んでもよい。

Ｇａ_２Ｏ_３系基板１０は、例えば、ＦＺ（Floating Zone）法やＥＦＧ（Edge Defined Film Fed Growth）法等の融液成長法により育成したＧａ_２Ｏ_３系単結晶バルクをスライスし、表面を研磨することにより製造される。

Ｇａ_２Ｏ_３系バッファ層１１は、意図的なドープがされていない（unintentionally-doped,ＵＩＤ）Ｇａ_２Ｏ_３系結晶膜である。Ｇａ_２Ｏ_３系バッファ層１１は、ＭＢＥ（Molecular Beam Epitaxy）法等を用いたエピタキシャル結晶成長により形成される。Ｇａ_２Ｏ_３系バッファ層１１は、Ｇａ_２Ｏ_３系基板１０に含まれる高抵抗化のための不純物がＧａ_２Ｏ_３系結晶層１２へ拡散することを防止し、チャネル電荷の補償を抑制することができる。

Ｇａ_２Ｏ_３系結晶層１２は、ＵＩＤ−Ｇａ_２Ｏ_３系結晶膜にＳｉ等のｎ型不純物が注入されたｎ型の層であり、チャネル層として機能する。Ｇａ_２Ｏ_３系結晶層１２は、ＭＢＥ法等を用いたエピタキシャル結晶成長により形成される。また、ｎ型不純物は、イオン注入法等によりドープされる。

ソース領域１３及びドレイン領域１４は、Ｇａ_２Ｏ_３系結晶層１２にＳｉ等のｎ型不純物を選択的にドーピングすることにより形成される領域であり、Ｇａ_２Ｏ_３系結晶層１２中のソース領域１３及びドレイン領域１４以外の領域よりも高濃度のｎ型領域である。このｎ型不純物は、イオン注入法等によりドープされる。

ここで、ゲート電極１９の底部のソース領域１３側の縁とソース領域１３との距離をＬ_ＧＳとする。また、ゲート電極１９の底部のドレイン領域１４側の縁とドレイン領域１４との距離をＬ_ＧＤとする。このゲート電極は、例えばＰｔ／Ｔｉ／Ａｕの積層構造を有する。

ソース電極１５及びドレイン電極１６は、ソース領域１３及びドレイン領域１４にそれぞれオーミック接続された電極であり、例えば、Ｔｉ／Ａｕの積層構造を有する。

ゲート絶縁膜１７は、Ａｌ_２Ｏ_３等の絶縁膜からなる。

なお、Ｇａ_２Ｏ_３系トランジスタ１においては、ゲート電極１９がフィールドプレート部を含んでいるが、ソース電極１５がフィールドプレート部を含んでいてもよい。この場合、ソース電極１５は誘電体膜１８上に形成され、ソース電極１５の底部のドレイン領域１４側の縁の真上の位置からドレイン領域１４の方向へ延在するフィールドプレート部を含む。このフィールドプレート部の延在方向の長さと、誘電体膜１８の厚さＴをＧａ_２Ｏ_３系トランジスタ１と同様に設定することにより、Ｇａ_２Ｏ_３系トランジスタ１と同様のフィールドプレート効果を得ることができる。

ソース電極１５は、誘電体膜を介して積層された複数のフィールドプレート部を含んでもよい。また、ゲート電極１９とソース電極１５の両者がフィールドプレート部を含んでもよい。

また、Ｇａ_２Ｏ_３系トランジスタ１のフィールドプレート構造をＨＥＭＴ（High Electron Mobility Transistor）等の他のＧａ_２Ｏ_３系トランジスタに適用することもできる。その場合であっても、フィールドプレート部の延在方向の長さと、フィールドプレート部が載る誘電体膜の厚さをＧａ_２Ｏ_３系トランジスタ１と同様に設定することにより、Ｇａ_２Ｏ_３系トランジスタ１と同様のフィールドプレート効果を得ることができる。なお、ＨＥＭＴに適用する場合には、Ｇａ_２Ｏ_３系トランジスタ１のようなゲート絶縁膜は形成されず、ゲートフットがＧａ_２Ｏ_３系結晶層に直接接続されてもよい。

（実施の形態の効果）
上記実施の形態によれば、フィールドプレート部２２の長さや誘電体膜１８の厚さ、すなわちフィールドプレート部２２の高さをＧａ_２Ｏ_３チャネルに適した値に調整することにより、電界の集中を効果的に緩和し、オフ状態における絶縁破壊電圧の向上が得られる。同時に、電流コラプスをより効果的に抑制することができる。

上記実施の形態に係るＧａ_２Ｏ_３系トランジスタ１の電界集中緩和効果のシミュレーションによる評価結果を以下に示す。

本実施例においては、（０１０）面を主面とする、Ｆｅをドープした高抵抗Ｇａ_２Ｏ_３基板をＧａ_２Ｏ_３系基板１０として用いた。また、厚さ０．９μｍのＵＩＤ−Ｇａ_２Ｏ_３単結晶膜をＧａ_２Ｏ_３系バッファ層１１として用いた。また、厚さ０．３μｍのＵＩＤ−Ｇａ_２Ｏ_３単結晶膜にＳｉをイオン注入したものをＧａ_２Ｏ_３系結晶層１２として用いた。

また、厚さ２０ｎｍのＡｌ_２Ｏ_３膜をゲート絶縁膜１７として用いた。また、ＳｉＯ_２膜を誘電体膜１８として用いた。

また、Ｌ_Ｇ、Ｌ_ＧＳ、Ｌ_ＧＤ、Ｌ_Ｅをそれぞれ２μｍ、５μｍ、１５μｍ、２μｍとした。フィールドプレート部２２の延在方向の長さＬ_Ｆ、及び誘電体膜１８の厚さＴについては、各評価において様々な値に設定した。

図２は、ゲートフット２０の底部のドレイン領域１４側の縁における電界強度と、Ｌ_Ｆ、Ｔとの関係を表すシミュレーションデータである。このシミュレーションにおいては、Ｌ_Ｆを０．５〜１０μｍの範囲、Ｔを０．１〜０．８μｍの範囲でそれぞれ変化させた。また、ゲート−ソース間電圧Ｖ_ＧＳを−４０Ｖ（オフ状態）、ドレイン−ソース間電圧Ｖ_ＤＳを１０００Ｖとした。

図２は、誘電体膜１８の厚さＴに関わらず、フィールドプレート部２２の延在方向の長さＬ_Ｆを１μｍ以上とすることにより電界強度が低下し、２μｍ以上とすることにより電界強度がより低下し、３μｍ以上とすることにより電界強度がより低下することを示している。

Ｇａ_２Ｏ_３に絶縁破壊が生じる電界強度はおよそ８ＭＶ／ｃｍと見積もられており、Ｔが０．４μｍ以下であれば、Ｌ_Ｆを１μｍ以上とすることにより、ゲートフット２０の縁近傍における絶縁破壊を防ぐことができる。また、Ｔが０．８μｍ、Ｌ_Ｆが１μｍであるときの電界強度は８ＭＶ／ｃｍよりも大きいが、Ｖ_ＤＳを実用的な範囲で１０００Ｖよりも小さくすれば、絶縁破壊を防ぐことができる。

図３は、フィールドプレート部２２の底部のドレイン領域１４側の縁における電界強度と、Ｌ_Ｆ、Ｔとの関係を表すシミュレーションデータである。このシミュレーションにおいては、Ｌ_Ｆを０．５〜１０μｍの範囲、Ｔを０．１〜０．８μｍの範囲でそれぞれ変化させた。また、ゲート−ソース間電圧Ｖ_ＧＳを−４０Ｖ（オフ状態）、ドレイン−ソース間電圧Ｖ_ＤＳを１０００Ｖとした。

図３は、フィールドプレート部２２の延在方向の長さＬ_Ｆに関わらず、誘電体膜１８の厚さＴを０．１μｍよりも大きくすることにより、フィールドプレート部２２の縁近傍における絶縁破壊を抑制しやすくなることを示している。

また、図２、図３から、誘電体膜１８の厚さＴは小さすぎるとフィールドプレート部２２の縁近傍における電界強度が大きくなり、大きすぎるとゲートフット２０の縁近傍における電界強度が大きくなることがわかる。図２、図３から、誘電体膜１８の厚さＴは０．２μｍ以上かつ０．８μｍ以下が特に好ましいといえる。

図４は、オフ状態のチャネルに沿った電界プロファイルのシミュレーション結果を示すグラフである。図４のＬ_Ｅ、Ｌ_Ｇ、Ｌ_Ｆの位置は、図１のものに対応している。このシミュレーションにおいては、Ｔを０．４μｍに固定し、Ｌ_Ｆを０〜３μｍの範囲で変化させた。また、ゲート−ソース間電圧Ｖ_ＧＳを−４０Ｖ（オフ状態）、ドレイン−ソース間電圧Ｖ_ＤＳを１０００Ｖとした。

図４は、フィールドプレート部２２が設けられている（Ｌ_Ｆ≠０μｍ）ときには、電界の集中箇所が、ゲートフット２０の底部のドレイン領域１４側の縁とフィールドプレート部２２の底部のドレイン領域１４側の縁とに分散され、ピーク電界強度が低減することを示している。

図５は、上述のシミュレーション結果に基づいて、実際に作製したフィールドプレート付きディプレッション型Ｇａ_２Ｏ_３ＭＯＳＦＥＴのＤＣ出力ドレイン電流−ドレイン電圧（Ｉ_ＤＳ−Ｖ_ＤＳ）特性を示すグラフである。このデバイス構造においては、Ｔを０．４μｍ、Ｌ_Ｆを２．５μｍとした。また、ゲート長Ｌ_Ｇを２μｍ、ゲート幅Ｗ_Ｇを２００μｍ、ゲート−ソース間距離Ｌ_ＧＳを５μｍ、ゲート−ドレイン間距離Ｌ_ＧＤを１５μｍとした。測定時、ゲート−ソース間電圧Ｖ_ＧＳを＋４Ｖ〜−５５Ｖの範囲で変化させた。

図５は、通常のトランジスタの動作を表す電流飽和及びピンチオフを明確に示しており、Ｇａ_２Ｏ_３系トランジスタ１がトランジスタとして正常に動作することを証明している。また、Ｖ_ＧＳが−２８Ｖ〜−５５Ｖの範囲にあるときは、電流が漏れることなくオフ状態になっている。

また、Ｖ_ＧＳが−５５Ｖのときの絶縁破壊電圧Ｖ_ｂｒは７５５Ｖであった。これは、上記の非特許文献１において２０１３年にM. Higashiwakiらによって開示されたフィールドプレートを有さない構造の場合の４１５Ｖよりも、８０％以上高い。

以上、本発明の実施の形態、実施例を説明したが、本発明は、上記実施の形態、実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。

また、上記に記載した実施の形態、実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態、実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。

１…Ｇａ_２Ｏ_３系トランジスタ、１２…Ｇａ_２Ｏ_３系結晶層、１３…ソース領域、１４…ドレイン領域、１５…ソース電極、１６…ドレイン電極、１８…誘電体膜、１９…ゲート電極、２２…フィールドプレート部

Claims (4)

1. Ｇａ_２Ｏ_３系基板と、
   前記Ｇａ_２Ｏ_３系基板上に形成されたＧａ_２Ｏ_３系結晶層と、
   前記Ｇａ_２Ｏ_３系結晶層中に形成されたソース領域及びドレイン領域と、
   前記ソース領域及びドレイン領域にそれぞれ接続されたソース電極及びドレイン電極と、
   前記Ｇａ_２Ｏ_３系結晶層の前記ソース領域とドレイン領域の間の領域上に形成されたゲート電極と、
   前記Ｇａ_２Ｏ_３系結晶層上に形成された誘電体膜と、
   を有し、
   前記ゲート電極及び前記ソース電極の少なくとも一方が、前記Ｇａ_２Ｏ_３系結晶層上に誘電体膜を介して形成され、前記ゲート電極又は前記ソース電極の底部のドレイン領域側の縁の真上の位置から前記ドレイン領域の方向へ延在するフィールドプレート部を含み、
   前記フィールドプレート部の延在方向の長さが、１μｍ以上である、
   Ｇａ_２Ｏ_３系トランジスタ。
2. 前記誘電体膜の厚さが、０．１μｍより大きい、
   請求項１に記載のＧａ_２Ｏ_３系トランジスタ。
3. 前記フィールドプレート部の延在方向の長さが、３μｍ以上である、
   請求項１又は２に記載のＧａ_２Ｏ_３系トランジスタ。
4. 前記誘電体膜の厚さが、０．２μｍ以上かつ０．８μｍ以下である、
   請求項１〜３のいずれか１項に記載のＧａ_２Ｏ_３系トランジスタ。

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