JP2022527051A - トランジスタ内負荷変調 - Google Patents

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Abstract

電力増幅器は、主増幅器及びピーキング増幅器を有する半導体ダイを含む。主増幅器は、少なくとも１つの第１のトランジスタを含み、ピーキング増幅器は、第１のトランジスタとは異なる少なくとも１つの第２のトランジスタを含む。ピーキング増幅器は、第１及び第２のトランジスタのそれぞれのゲートに共通ゲート・バイアスが印加されるのに応答して、主増幅器の負荷インピーダンスを変調させるように構成されている。関連する製造及び動作方法についても述べられる。

Description

本出願は、２０１９年３月２８日に米国特許商標庁に出願された米国特許出願第１６／３６７，６３１号の優先権の利益を主張するものであり、その開示全体が参照により本明細書に組み込まれている。
本開示は、マイクロ電子デバイスに関し、より詳細には、高出力電界効果トランジスタに関する。
近年、無線周波数（５００ＭＨｚ）、Ｓバンド（３ＧＨｚ）、及びＸバンド（１０ＧＨｚ）などの高周波で動作しながら高耐電力特性を必要とする電気回路が益々普及してきている。高出力、高周波の回路の増加により、無線周波数やマイクロ波周波数で確実に動作することができる一方で、なお高電力負荷に対処することができる半導体素子の需要が付随して高まってきている。
通信システムにおける無線周波数（ＲＦ）電力増幅器は、無線通信に必要な高電力を発生させる役割を担うことができる。電力増幅器（ＰＡ）は、１つ又は複数の能動トランジスタと入力及び出力ネットワークにおける受動整合ネットワークとを含み得る。ＲＦ電力用途が異なれば、例えば、出力電力や効率に関して、電力増幅器に対する要件も異なる場合がある。例えば、基地局で使用されるＲＦ ＰＡは、ピーク電力だけでなく、ピーク電力よりも数デシベル（ｄＢ）低いことがある平均電力においても効率的である必要があり得る。しかし、ピーク効率がほぼピーク電力で達する可能性があるため、この目標を達成するのは難しいことであり得る。バックオフ電力時や平均電力時には、効率が急激に下がる傾向にある。
バックオフ電力の効率化を図るために、ドハティ実装を含む、いくつかのＰＡアーキテクチャ・ソリューションが提案されている。様々なドハティ増幅器の実装形態が、Ｐｅｎｇｅｌｌｙらによる米国特許第６，７００，４４４号、Ｐｅｎｇｅｌｌｙらによる米国特許第６，７３７，９２２号、Ｐｅｎｇｅｌｌｙらによる米国特許第６，７９１，４１７号、Ｐｅｎｇｅｌｌｙらによる米国特許第７，１９３，４７３号、Ｐｒｉｂｂｌｅらによる米国特許第９，４０７，２１４号、及びＧｕｓｔａｆｓｓｏｎらによる「Ａ Ｗｉｄｅｂａｎｄ ａｎｄ Ｃｏｍｐａｃｔ ＧａＮ ＭＭＩＣ Ｄｏｈｅｒｔｙ Ａｍｐｌｉｆｉｅｒ ｆｏｒ Ｍｉｃｒｏｗａｖｅ Ｌｉｎｋ Ａｐｐｌｉｃａｌｉｏｎｓ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ，Ｖｏｌ．６１，Ｎｏ．２（２０１３年２月）に記載されている。
米国特許第６，７００，４４４号 米国特許第６，７３７，９２２号 米国特許第６，７９１，４１７号 米国特許第７，１９３，４７３号 米国特許第９，４０７，２１４号
Ｇｕｓｔａｆｓｓｏｎらによる「Ａ Ｗｉｄｅｂａｎｄ ａｎｄ Ｃｏｍｐａｃｔ ＧａＮ ＭＭＩＣ Ｄｏｈｅｒｔｙ Ａｍｐｌｉｆｉｅｒ ｆｏｒ Ｍｉｃｒｏｗａｖｅ Ｌｉｎｋ Ａｐｐｌｉｃａｌｉｏｎｓ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ，Ｖｏｌ．６１，Ｎｏ．２（２０１３年２月）
本開示のいくつかの実施例によれば、電力増幅器は、主増幅器及びピーキング増幅器を有する半導体ダイを含む。主増幅器は、少なくとも１つの第１のトランジスタを含み、ピーキング増幅器は、第１のトランジスタとは異なる少なくとも１つの第２のトランジスタを含む。ピーキング増幅器は、第１及び第２のトランジスタのそれぞれのゲートに印加される共通ゲート・バイアスに応答して、主増幅器の負荷インピーダンスを変調させるように構成されている。
いくつかの実施例では、共通ゲート・バイアスに基づいて、半導体ダイ上の第１のトランジスタと第２のトランジスタとは、電力増幅器への入力信号の異なる電力レベルに応答して順にオンになるように構成され得る。
いくつかの実施例では、第１のトランジスタ及び第２のトランジスタは、それぞれ第１の閾値電圧及び第２の閾値電圧を有し得る。第１の閾値電圧は、第２の閾値電圧とは異なるものであり得る。例えば、第１の閾値電圧は、第２の閾値電圧より低くてもよい。
いくつかの実施例では、半導体ダイは、半導体ダイ上の主増幅器の入力とピーキング増幅器の入力とを電気的に接続して入力信号をそれらに与える入力伝送線路をさらに含み得る。
いくつかの実施例では、半導体ダイは、半導体ダイ上の主増幅器の出力とピーキング増幅器の出力とを電気的に接続する出力伝送線路をさらに含み得る。
いくつかの実施例では、入力伝送線路又は出力伝送線路のうちの少なくとも一方は、入力信号の周波数成分に基づき、所定の位相ずれを間に伴って、それぞれの入力に信号を与えるように、又はそれぞれの出力からの信号を与えるように構成されている電気長を有する。
いくつかの実施例では、第１のトランジスタのゲートと第２のトランジスタのゲートとは、それぞれの細長ゲート・フィンガを含み得る。入力伝送線路は、第１のトランジスタの細長ゲート・フィンガと第２のトランジスタの細長ゲート・フィンガとを電気的に接続して、それらに共通ゲート・バイアスを与えるゲート・ランナであり得る。
いくつかの実施例では、第１のトランジスタと第２のトランジスタとは、それぞれの細長ゲート・フィンガの対の間に延在するそれぞれの細長ドレイン・コンタクトをさらに含み得る。出力伝送線路は、第１のトランジスタの細長ドレイン・コンタクトと第２のトランジスタの細長ドレイン・コンタクトとを電気的に接続するドレイン・ランナであり得る。
いくつかの実施例では、入力伝送線路の電気長は、第１のトランジスタの細長ゲート・フィンガと第２のトランジスタの細長ゲート・フィンガとの間に延在するゲート・ランナの一部によって画定され得る。
いくつかの実施例では、出力伝送線路の電気長は、第１のトランジスタの細長ドレイン・コンタクトと第２のトランジスタの細長ドレイン・コンタクトとの間に延在するドレイン・ランナの一部によって画定され得る。
いくつかの実施例では、ゲート・ランナの一部及び／又はドレイン・ランナの一部は、第１及び第２のトランジスタへの電気的な接続がないことがあり得る。
いくつかの実施例では、第１のトランジスタの細長ゲート・フィンガ及び第２のトランジスタの細長ゲート・フィンガは、ゲート・ランナの一部の両端におけるそれぞれ第１のゲート・バス及び第２のゲート・バスによって、ゲート・ランナに接続され得る。
いくつかの実施例では、第１のトランジスタの細長ドレイン・コンタクト及び第２のトランジスタの細長ドレイン・コンタクトは、ドレイン・ランナの一部の両端におけるそれぞれ第１のドレイン・バス及び第２のドレイン・バスによって、ドレイン・ランナに接続され得る。
いくつかの実施例では、第１のトランジスタのそれぞれの細長ゲート・フィンガは、半導体ダイ上の第２のトランジスタのそれぞれの細長ゲート・フィンガとは材料が異なり、ドーパント濃度が異なり、厚みが異なり、及び／又はそれぞれのチャネル領域に対する深さが異なり得る。
いくつかの実施例では、電気長は、入力信号の周波数成分に対応する波長の１／４であり得る。
いくつかの実施例では、入力伝送線路又は出力伝送線路のうちの少なくとも一方が、半導体ダイに分布素子回路を含み得る。
いくつかの実施例では、入力伝送線路又は出力伝送線路のうちの少なくとも一方には、集中素子がないことがあり得る。
いくつかの実施例では、半導体ダイは、第１及び第２の閾値電圧とは異なる第３の閾値電圧を有する第３のトランジスタを含む第３の増幅器をさらに含み得る。
いくつかの実施例では、第３の増幅器は、電力増幅器への入力信号を受信するように構成された入力と、第１又は第２のトランジスタのそれぞれのゲートのうちの１つ又は複数に結合された出力と、を有するドライバ増幅器であり得る。
いくつかの実施例では、第１のトランジスタは、主増幅器の複数の第１のトランジスタ中にあり得、第２のトランジスタは、ピーキング増幅器の複数の第２のトランジスタ中にあり得る。複数の第２のトランジスタは、複数の第１のトランジスタよりも個数が多くてもよい。
いくつかの実施例では、第１及び第２のトランジスタは、高電子移動度トランジスタ（ＨＥＭＴ）又は金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり得る。
本開示のいくつかの実施例によれば、電力増幅器を製造する方法は、第１のトランジスタを含む主増幅器と、第１のトランジスタとは異なる第２のトランジスタを含むピーキング増幅器と、を含む半導体ダイを形成することを含む。ピーキング増幅器は、第１及び第２のトランジスタのそれぞれのゲートに印加される共通ゲート・バイアスに応答して、主増幅器の負荷インピーダンスを変調させるように構成されている。
いくつかの実施例では、共通ゲート・バイアスに基づいて、半導体ダイ上の第１のトランジスタと第２のトランジスタとは、電力増幅器への入力信号の異なる電力レベルに応答して順にオンになるように構成され得る。
いくつかの実施例では、半導体ダイを形成することは、第１のトランジスタ及び第２のトランジスタが、それぞれ異なる第１の閾値電圧及び第２の閾値電圧を有するように形成することを含むことができる。
いくつかの実施例では、半導体ダイを形成することは、半導体ダイ上の主増幅器の入力とピーキング増幅器の入力とを電気的に接続して入力信号をそれらに与える入力伝送線路を形成することを含みことができる。
いくつかの実施例では、半導体ダイを形成することは、半導体ダイ上の主増幅器の出力とピーキング増幅器の出力を電気的に接続する、出力伝送線路を形成することを含むことができる。
いくつかの実施例では、半導体ダイを形成することは、入力信号の周波数成分に基づき、所定の位相ずれを間に伴って、それぞれの入力に信号を与えるように、又はそれぞれの出力からの信号を与えるように構成されている電気長を有するように、入力伝送線路又は出力伝送線路の少なくとも一方を形成することを含むことができる。
いくつかの実施例では、半導体ダイを形成することは、第１のトランジスタのゲートと第２のトランジスタのゲートとを、それぞれの細長ゲート・フィンガを含むように形成することを含むことができる。入力伝送線路は、第１のトランジスタの細長ゲート・フィンガと第２のトランジスタの細長ゲート・フィンガとを電気的に接続して共通ゲート・バイアスをそれらに与えるゲート・ランナであり得る。
いくつかの実施例では、半導体ダイを形成することは、第１のトランジスタと第２のトランジスタとを、それぞれの細長ゲート・フィンガの対の間に延在するそれぞれの細長ドレイン・コンタクトをさらに含むように形成することを含むことができる。出力伝送線路は、第１のトランジスタの細長ドレイン・コンタクトと第２のトランジスタの細長ドレイン・コンタクトとを電気的に接続するドレイン・ランナであり得る。
いくつかの実施例では、半導体ダイを形成することは、第１のトランジスタのそれぞれのゲートを、半導体ダイ上の第２のトランジスタのそれぞれのゲートとは材料が異なり、ドーパント濃度が異なり、厚みが異なり、及び／又はそれぞれのチャネル領域に対する深さが異なる状態で形成することを含むことができる。
いくつかの実施例では、半導体ダイを形成することは、主増幅器及びピーキング増幅器をその上に含む半導体ダイを、半導体ウエハから単一化することを含むことができる。
本開示のいくつかの実施例によれば、半導体素子は、半導体ダイと、半導体ダイ上の第１の増幅器であって、第１の閾値電圧を有し第１のゲート・フィンガを備える複数の第１のトランジスタを備える、第１の増幅器と、半導体ダイ上の第２の増幅器であって、第１の閾値電圧とは異なる第２の閾値電圧を有し第２のゲート・フィンガを備える複数の第２のトランジスタを備える、第２の増幅器と、半導体ダイ上のゲート・ランナであって、第１のゲート・フィンガと第２のゲート・フィンガを電気的に接続して、第１の増幅器と第２の増幅器とに共通ゲート・バイアスを印加する、ゲート・ランナと、を含む。第１ゲート・フィンガと第２ゲート・フィンガとの間に延在するゲート・ランナの一部には、第１及び第２の増幅器への無線周波数（ＲＦ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）入力信号の周波数成分に基づいている電気長がある。
いくつかの実施例では、共通ゲート・バイアスに基づいて、第１の増幅器と第２の増幅器とは、ＲＦ入力信号の異なる電力レベルに応答して順にオンになるように構成され得る。
いくつかの実施例では、半導体素子は、半導体ダイにドレイン・ランナをさらに含み得、ドレイン・ランナは、第１のトランジスタの第１のドレイン・フィンガと第２のトランジスタの第２のドレイン・フィンガとを電気的に接続する。第１のドレイン・フィンガと第２のドレイン・フィンガとの間に延在するドレイン・ランナの一部には、電気長があり得る。
いくつかの実施例では、ゲート・ランナの一部及び／又はドレイン・ランナの一部は、第１及び第２のトランジスタへの電気的接続がないことがあり得る。
いくつかの実施例では、第１のゲート・フィンガ及び第２のゲート・フィンガは、ゲート・ランナの一部の両端におけるそれぞれ第１のゲート・バス及び第２のゲート・バスによって、ゲート・ランナに接続され得る。
いくつかの実施例では、第１のドレイン・フィンガと第２のドレイン・フィンガとは、ドレイン・ランナの両端におけるそれぞれ第１のドレイン・バス、第２のドレイン・バスによって、ドレイン・ランナに接続され得る。
いくつかの実施例では、電気長は、ＲＦ入力信号の周波数成分に対応する波長の１／４であり得る。
本開示のいくつかの実施例によれば、負荷変調増幅器を動作させる方法は、半導体ダイ上の主増幅器とピーキング増幅器とに共通のバイアスをもたらすことを含む。ピーキング増幅器は、共通バイアスに応答して主増幅器の負荷インピーダンスを変調させるように構成されている。
本発明のさらなる理解をもたらすために含まれ、本出願に組み込まれ、その一部を成す添付図面は、本発明の特定の実施例を説明するものである。
従来のマルチセル・トランジスタ素子の平面図である。 本開示のいくつかの実施例によるＰＡの回路図である。 図２ＡのＰＡの回路動作を示す図である。 図２ＡのＰＡの回路動作を示す図である。 本開示のいくつかの実施例による、同じ半導体ダイ上のＰＡを示す図である。 本開示のいくつかの実施例による、同じ半導体ダイ上のＰＡを示す図である。 図４に示されたＰＡの等価回路図である。 従来のＢ級又はＡＢ級の電力増幅器及び本開示のいくつかの実施例によるＰＡの効率性能を示すグラフである。 本開示のいくつかの実施例による、同じ半導体ダイ上の入力ドライバを含むＰＡを示す図である。 本開示のいくつかの実施例による、同じ半導体ダイ上の３段ＰＡを示す図である。 本開示のいくつかの実施例による、ユニット・セル・トランジスタとして使用され得る高電子移動度トランジスタ（ＨＥＭＴ）セルの断面図である。 本開示のいくつかの実施例による、ユニット・セル・トランジスタとして使用され得る横方向拡散金属酸化物半導体（ＬＤＭＯＳ： Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ素子のユニット・セルの断面図である。 本開示のいくつかの実施例による、入力及び／又は出力伝送線路に使用され得る分布素子回路を示す断面図である。 本開示のいくつかの実施例による、入力及び／又は出力伝送線路に使用され得る分布素子回路を示す断面図である。 本開示のいくつかの実施例による、それぞれが単一のバイアス負荷変調増幅器回路を含むそれぞれの半導体ダイを提供するように単一化され得る半導体ウエハを示す平面図である。
本明細書に記載のいくつかの実施例は、ドハティ構成など、バックオフ電力又は平均電力で動作するときに効率を維持することができる電力増幅器構成を対象とし、このドハティ構成は、共通の半導体構造体（例えば、より大きなウエハからダイシング又は単一化された同じ半導体ダイ）に製造され、電気的に接続されている、高電力トランジスタ構造体を含む。具体的には、本明細書に記載の実施例は、第１の増幅器と、単一のゲート・バイアス又は共通ゲート・バイアス（本明細書では共通バイアスとも呼ぶ）に応答して第１の増幅器の負荷インピーダンスを変調させるように構成されている第２の増幅器とを同じ半導体ダイに具体化するＲＦトランジスタ構造体を含み得る。
本明細書に記載のいくつかの電力増幅器構成は、共通の半導体ダイに製造される複数の「ユニット・セル」トランジスタを使用して具体化され得る。各ユニット・セル・トランジスタは、半導体材料にソース領域、ドレイン領域、及びチャネル領域を含み得、チャネル領域はソース領域とドレイン領域との間にある。図１に概略的に示されているように、細長ゲート・フィンガとして具体化され得るゲート電極又はゲート端子（又は「ゲート」）は、チャネル領域の上に形成され、ソース・コンタクトとドレイン・コンタクトとの間を平行に延在する。
図１に示されるように、半導体ダイ１０のユニット・セル・トランジスタが、ボックス４０に示され、隣り合うソース・フィンガ２６とドレイン・フィンガ３６との間に延在する導電性ゲート・フィンガ１６を含む。ゲート・フィンガ１６は、第１の方向（例えば、図１ではｘ方向）に沿って互いに間隔を空け、第２の方向（例えば、図１ではｙ方向）に延在する（例えば、平行に）。ゲート・フィンガ１６は、ゲート・バス１４を通して互いに電気的に接続されている。導電性ソース・コンタクトすなわち導電性ソース・フィンガ２６が、第１の方向に沿って互いに間隔を空け、第２の方向に延在する。ソース・フィンガ２６は、ビア又は他の構造体（図１では見えない）を通して互いに電気的に接続され得る。いくつかの実施例では、ソース・フィンガ２６は、ダイ１０の底面のソース・コンタクト（図１では見えない）に電気的に接続され得る。導電性ドレイン・コンタクトすなわち導電性ドレイン・フィンガ３６は、第１の方向に沿って互いに同様に間隔を空け、第２の方向に延在し、ドレイン・バス３４を通して互いに接続されている。ゲート１６、ソース２６、及びドレイン・フィンガ３６はそれぞれ、金属又は金属合金などのそれぞれの伝導性材料を備え得る。各ゲート・フィンガ１６は、一対の隣り合うソース２６とドレイン３６との間にｙ方向に沿って延在する。「ゲート長」とは、ｘ方向におけるゲート金属被膜加工の距離（ソース２６とフィンガ３６との間の）を指し、一方、「ゲート幅」は、ゲート・フィンガ１６とソース・コンタクト２６及びドレイン・コンタクト３６とがｙ方向に重なり合っている距離である。すなわち、ゲート・フィンガの「幅」とは、隣り合うソース／ドレイン・コンタクト２６、３６に平行に延在するゲート・フィンガ１６の寸法（ｙ方向に沿った間隔）を指す。半導体素子１０の耐電力特性は、その「ゲート周辺」に比例するものであり得る。半導体素子１０のゲート周辺は、そのユニット・セル・トランジスタ４０ごとのゲート・フィンガ１６ごとのゲート幅の和を指すものであり得る。
図２Ａは、本開示のいくつかの実施例による、共通ゲート・バイアスに応答して、オンダイ・トランジスタ構造体によって具体化され得るドハティ構成におけるＰＡ２００の回路図であり、図２Ｂ及び２Ｃは、回路動作を示す。図２Ａに示されるように、ＰＡ２００は、同じ半導体ダイ２１０に並列に電気的に接続されている、搬送波（又は「主」）増幅器２２０と少なくとも１つのピーキング増幅器２３０として示される少なくとも２つのデバイスを含む。主増幅器２２０は、Ｂ級モード又はＡＢ級モードで動作するようにバイアスが印加され得る一方、ピーキング増幅器２３０は、共通バイアス２２５によってＣ級モードで動作するようにバイアスが印加され得る。パワー・スプリッタ回路すなわちパワー・ディバイダ回路２１４が、入力電力信号（例えば、ＲＦ入力信号又は他のＡＣ入力信号）を受信し、主増幅器２２０及びピーキング増幅器２３０の入力にそれぞれの信号を出力するように構成されている。いくつかの実施例では、パワー・スプリッタ２１４は、主増幅器２２０の入力とピーキング増幅器２３０の入力とをつなげる入力伝送線路として具体化され得る。インピーダンス・インバータ回路２３４が、主増幅器２２０の出力をピーキング増幅器２３０の出力に、例えば出力合成用ノード２５０においてつなげる。いくつかの実施例では、インピーダンス・インバータ回路２３４及び合成用ノード２５０は、主増幅器２２０の出力とピーキング増幅器２３０の出力とをつなげる出力伝送線路として具体化され得る。
パワー・スプリッタ２１４は、主増幅器２２０及びピーキング増幅器２３０のそれぞれの出力に与えられた出力信号が同位相であるような、位相ずれ又は位相遅れを主増幅器２２０及びピーキング増幅器２３０の入力に与えられたそれぞれの信号間に導入するように構成され得る。例えば、パワー・スプリッタ２１４には、ピーキング増幅器２３０への信号入力に所定の位相ずれをもたらして（例えば、入力信号の周波数成分に対応する波長に基づき）、主増幅器２２０の出力における信号にインピーダンス・インバータ２３４の電気長によって導入された同様の位相ずれを補償するように構成されている電気長があり得る（位相長とも呼ばれる）。例えば、入力ノード２０５におけるＲＦ出力信号に応答して、パワー・スプリッタ２１４が、それぞれ主増幅器２２０及びピーキング増幅器２３０への入力として９０度互いに位相を異にする２つの出力を発生させ得る。９０度位相ずれがインピーダンス・インバータ２３４によって導入された後、ピーキング増幅器２３０の出力が、主増幅器２２０の出力と同相であるような９０度位相スプリット（ＰＡ２００の動作周波数の１／４波長に対応する）が使用され得る。インピーダンス・インバータ２３４を通過した後、主増幅器２２０の出力が、合成用ノード２５０において、ピーキング増幅器２３０の出力と合成される。
いくつかの実施例では、負荷整合回路が、出力合成ノード２５０につなげられ、負荷にＲＦ出力信号を与えるように構成され得る。いくつかの実施例では、増幅器は、多段増幅器を具体化するのに、１つ又は複数の入力ドライバ２７０（入力電力信号を受信するように構成され、出力がパワー・ディバイダ２１４の入力につなげられているとして示される）をさらに含み得る。追加として又は代替として、それぞれの入力ドライバ２７０が、主増幅器２２０の出力及びピーキング増幅器の出力につなげられ得る。入力ドライバ２７０は、例えば、Ａ級増幅器又はＢ級増幅器であり得、全体的な利得を上げるのに使用され得る。
本明細書に記載の実施例は、主増幅器２２０と、共通バイアス２２５（例えば、共通のバイアス印加ノード又は回路を介して与えられ得る同じＤＣバイアス電流又は電圧信号）に応答して主増幅器２２０の負荷インピーダンスを変調させるように構成されているピーキング増幅器２３０と、を含み得る。図２Ａ～２Ｃに示されるように、主増幅器２２０は、ピーキング増幅器２３０が電源切れ状態で、入力ノード２０５における入力電力信号（例えば、ＲＦ入力信号）に応答してピーキング増幅器２３０よりも早く動作する（すなわち、オンになる）ように構成されている。主増幅器２２０がその圧縮（増幅器の利得が一定程度、例えば１ｄＢ、そのピーク利得から減っている入力電力レベル）近くのピーク効率又は最大効率に達すると、ピーキング増幅器２３０は、オンになるように構成されている。パワー・スプリッタ２１４は、主増幅器２２０とピーキング増幅器２３０との間の入力信号の比率を定めることができる。いくつかの実施例では、パワー・スプリッタ２１４は、共通バイアス信号が印加される主増幅器２２０とピーキング増幅器２３０とについての共通のバイアス印加ノード又はバイアス印加回路としての役割を果たすこともできる。ピーキング増幅器２３０は、主増幅器２２０が受ける負荷を変調させながら、さらなる総出力電力を与え、後にそのピーク効率である数ｄＢの出力電力に達することができる。具体的には、図２Ｃに示されるように、主増幅器２２０の負荷インピーダンス２３３は、ピーキング増幅器２３０の動作２３１及びインピーダンス・インバータ２３４のインピーダンスに応答して変動する。ピーキング増幅器２３０の負荷インピーダンス２３５も変調する。これは、総ピーク電力において、並びにピーク電力の数ｄＢ下（例えば、等しいサイズのデバイス／対称構成では６ｄＢ）において全体として効率の良いＰＡをもたらすことができる。
このように、図２Ａに示されるＰＡ２００の動作は、図２Ｂ及び２Ｃに示されるように、第１のデバイス２２０がそのピーク効率に達する点から始まる第１のデバイスの動的負荷変調によってもたらされる。第１のデバイス２２０のピーク効率点における又はその近くでの第２のデバイス２３０の動作によって、第１のデバイス２２０が受ける負荷インピーダンス２３３が下がり始め、これにより、第１のデバイス２２０に圧縮を止めさせ、電力を数ｄＢ増やさせる（同じサイズのデバイス／対称構成では３ｄＢ）。インピーダンス・インバータ２３４は、第２のデバイスがバックオフするにつれて、第１のデバイス２２０に与えられる負荷インピーダンスを上げ、第２のデバイス２３０の動作が第１のデバイス２２０の負荷を変調させるように構成される原因となる回路配置をもたらし得る。
図２Ａに示されるＰＡ２００の構成は、（ｉ）一方（デバイス２３０）が他方（デバイス２２０）よりも後にオンになるような第１のデバイス２２０及び第２のデバイス２３０にバイアスを印加する共通バイアス２２５をもたらすことと、（ｉｉ）入力電力を分けるが（等しいサイズのデバイスの場合は同等に）、所定の位相ずれ（例えば、互いに９０°）に各デバイス２２０、２３０への入力電力を位相調整するダイ２１０上のパワー・スプリッタ２１４をもたらすことと、（ｉｉｉ）デバイス２２０、２３０の出力間にインピーダンス・インバータ（例えば、１／４波長ライン）を設けて、所定の位相ずれをもたらすことと、のうちの１つ又は複数によって、本明細書に記載のいくつかの実施例によるのと同じ半導体ダイ２１０において具体化され得る。すなわち、本明細書に記載の実施例は、ウエハ・レベルにおいて（例えば、それぞれが電力分割、電力合成、及び負荷変調をもたらすように構成されている各自の半導体ダイ１１１０を与えるようにダイシングされ得る図１１に示されるのと同じ半導体ウエハ１１００のそれぞれの部分１１１０において）半導体製造工程を使用して、それぞれの負荷変調増幅器を画定するために、第１のデバイス２２０及び第２のデバイス２３０と、パワー・スプリッタ２１４と、インピーダンス・インバータ２３４と、コンバイナ２５０と、それら間の接続と、を製造することができる。したがって、同じダイ２００上に具体化されるとの同じような電力分割及び電力合成を伴って、第１のデバイス２２０及び第２のデバイス２３０を画定するそれぞれのトランジスタに単一のゲート・バイアスが印加され得、外部（例えば、オフダイ２１０）スプリッタ回路及び／又はコンバイナ回路のないドハティ構成のＰＡ２００をもたらす。
本明細書に記載のいくつかの実施例では、共通バイアス２２５に基づき、一方（デバイス２３０）が他方（デバイス２２０）の後に続けてオンになるような、異なる特性を有するトランジスタをその同じダイに作り出すことによって、図２Ａに示されるような１つのトランジスタ・ダイ２１０において負荷変調機構２００を具体化することができる。図３は、本明細書に記載のいくつかの実施例による、同じ半導体ダイ３１０上に異なる動作、構造、及び／又は材料特性を有するユニット・セル・トランジスタ３４０ａ、３５０ｂ（まとめて「３４０」）を使用して具体化された、主増幅器３２０及びピーキング増幅器３３を含むＤｏｔｈｅｒｔｙ構成のＰＡ３００を示す。図３のＰＡ３００は、図２Ａ及び２Ｂの図を参照して上に述べたのと同様に動作することができる。
図３に示されるように、ユニット・セル・トランジスタ３４０ａ、３４０ｂは、隣り合うソース・フィンガ３２６とドレイン・フィンガ３３６との間に延在する、各自の導電性ゲート・フィンガ３１６ａ、３１６ｂ（まとめて「３１６」）を含む。ゲート・フィンガ３１６は、第１の方向（例えば、図３ではｘ方向）に互いに間隔を空け、第２の方向（例えば、図３ではｙ方向）に延在する。ゲート・フィンガ３１６は、ゲート・ランナ３１４又は入力伝送線路を通して互いに電気的に接続されている。導電性ソース・コンタクトすなわち導電性ソース・フィンガ３２６は、第１の方向に沿って互いに間隔を空け、第２の方向に延在する。ソース・フィンガ３２６は、互いに又は他の構造体（図３では見えない）に電気的に接続され得る。いくつかの実施例では、ソース・フィンガ３２６は、ビア３２８によって、半導体ダイ３１０の底面のソース・コンタクト（図３では見えない）に電気的に接続され得る。導電性ドレイン・コンタクトすなわち導電性ドレイン・フィンガ３３６は、同じように、第１の方向に沿って間隔を空け、第２の方向に延在し、ドレイン・ランナ３３４又は出力伝送線路を通して互いに電気的に接続されている。
いくつかの実施例では、１つのトランジスタ・ダイ３１０に、２つ以上の別個の閾値電圧を有するトランジスタ３４０ａ、３５０ｂを作り出すことによって本明細書に記載のような負荷変調を具体化することができる。図３にさらに示されるように、ゲート・フィンガ３１６は、第１のゲート・フィンガ３１６ａ及び第２のゲート・フィンガ３１６ｂを含み得る。半導体ダイ３１０の第１の領域におけるゲート・フィンガ３１６ａは、主増幅器３２０を画定し、半導体ダイ３１０の第２の領域におけるゲート・フィンガ３１６ｂは、ピーキング増幅器３３０を画定する。ゲート・ランナ３１４は、主増幅器３２０のゲート３１６ａとピーキング増幅器３３０の３１６ｂとを電気的に接続し、ＰＡ３００用の入力ノード３０５を画定し得る。ドレイン・ランナ３１４は、主増幅器３２０のドレイン・フィンガ３３６とピーキング増幅器３３０のドレイン・フィンガ３３６とを電気的に接続し、ＰＡ３００用の出力ノード３５０を画定し得る。主増幅器３２０のユニット・セル・トランジスタ３４０ａ（すなわち、ゲート・フィンガ３１６ａを含むユニット・セル・トランジスタ）には、例えば、各ゲート・フィンガ３１６ａの幅に沿って、それぞれ第１の閾値電圧値ＶＴＨ－１を有し得る。ピーキング増幅器３３０のユニット・セル・トランジスタ３４０ｂ（すなわち、ゲート・フィンガ３１６ｂを含むユニット・セル・トランジスタ）には、例えば、各ゲート・フィンガ３１６ｂの幅に沿って、それぞれ第２の閾値電圧値ＶＴＨ－２を有し得る。第２の閾値電圧値ＶＴＨ－２は、第１の閾値電圧値ＶＴＨ－１よりも大きいことがあり得る。
ダイ３１０の第１の領域におけるユニット・セル・トランジスタ３４０ａと第２の領域におけるユニット・セル・トランジスタ３４０ｂとは、異なる材料、形状、及び／若しくはドーピング濃度の使用により異なるゲート・フィンガ３１６ａと３１８ｂとを形成すること、並びに／又はゲート・フィンガ４２６ａ対３１６ｂの基礎となる、組成、ドービング濃度及び／若しくは一層若しくは複数層の厚みを変えること（例えば、基礎となるチャネル領域に対して異なる深さでそれぞれのゲート凹部にゲート・フィンガ３１６ａと３１６ｂとを形成することによって）を含む様々な方法で、多様に２つ以上の異なる閾値電圧を有するように、作り出され得る。様々な閾値電圧でトランジスタを画定する際のいくつかの製造工程が、例えば、その開示が参照により本明細書に組み込まれているＬｉｕらによる米国特許出願第１５／６２８，９３２号に記載されている。説明の便宜上、第１の閾値電圧値ＶＴＨ－１を有するユニット・セル・トランジスタ３４０ａのゲート・フィンガ３１６ａ（すなわち、主増幅器３２０を画定し、閾値電圧が低い方のトランジスタ３４０ａ）は、図３では第１のクロスハッチング形態を用いて示されている一方、第２の閾値電圧値ＶＴＨ－２を有するユニット・セル・トランジスタ３４０ｂのゲート・フィンガ３１６ｂ（すなわち、ピーキング増幅器３３０を画定し、閾値電圧が高い方のトランジスタ３４０ｂ）は、第２のクロスハッチング形態を用いて示されている。この同じ約束事が、本明細書に記載のさらなる実施例を描写する図にも使用される。ただし、様々な閾値電圧値をもたらすのに使用される製造技法によっては、ゲート・フィンガ（例えば、ゲート・フィンガ３１６ａと３１６ｂ）に同じ組成であってもよく、同じ組成でなくてもよいことが分かるであろう。
このように、第２の閾値電圧ＶＴＨ－２を有するトランジスタ３４０ｂを含むダイ３１０のある部分は、第１の閾値電圧ＶＴＨ－１を有するトランジスタ３４０ａを含むダイ３１０の別の部分よりも遅くオンになるように動作され得、第２の増幅器３３０のトランジスタ３４０ｂの動作により第１の増幅器３２０のトランジスタ３４０ａの出力における負荷インピーダンスが変調するような単一のゲート・バイアス（例えば、共通のバイアス印加ノード又は回路３１４を介して印加される同じＤＣバイアスで電圧信号）に応答して２つの異なるゲート・バイアスを有する効果をエミュレートする。第１の閾値電圧と第２の閾値電圧との差（ＶＴＨ－２－ＶＴＨ－１）が、少なくとも０．１ボルトであり得る実施例がある。ＶＴＨ－２－ＶＴＨ－１が、少なくとも０．５ボルトであり得る実施例もある。またさらに、ＶＴＨ－２－ＶＴＨ－１が、少なくとも０．０５ボルト又は０．１～１．２５ボルトであり得る実施例もある。同じデバイス（例えば、主増幅器３２０又はピーキング増幅器３３０）を具体化するのに使用されているユニット・セル・トランジスタには、それぞれ、ほぼ同じ閾値電圧を有し得る。例えば、主増幅器３２０のユニット・セル・トランジスタ３４０ａは、いくつかの実施例では互いに０．０２５ボルト内である閾値電圧を有し得る（ピーキング増幅器３３０のユニット・セル・トランジスタ３４０ｂもまた同様）。他の実施例では、同じデバイスを具体化するのに使用されているユニット・セル・トランジスタは、互いに０．０１ボルト内である閾値電圧を有し得る。
従来のトランジスタ増幅器によっては、単一のゲート・バイアスに応答しての負荷インピーダンスが、主増幅器とピーキング増幅器とのゲート・バイアス要件の違いに起因して起こり得ないことがある。このような従来のトランジスタ増幅器では、各トランジスタがゲートに個々にバイアスが印加され得、入力と出力とにおいて個々に整合され得、電力分割及び電力合成が、トランジスタ・ダイ又はトランジスタ・パッケージの外側で実施され得る。
それと対照的に、本明細書に記載のいくつかの実施例による、Ｄｏｔｈｅｒｔｙ ＰＡ３００のパワー・スプリッタ態様とインピーダンス・インバータ態様とは、それぞれ、ゲート・ランナ３１４と、ドレイン・ランナ３３４とによって同じ半導体ダイ３１０において具体化されている。具体的には、ゲート・ランナ３１４には、主増幅器３２０の出力におけるドレイン・ランナ３３４の電気長によって導入された同様な位相ずれを補償するように、ピーキング増幅器３３０への信号入力に所定の位相ずれをもたらすように構成されている電気長を有し得る（例えば、入力信号の周波数成分に対応する波長λに基づくか又はその関数として）。単に例として、ゲート・ランナ３１４及び／又はドレイン・ランナ３３４は、ダイ３１０にそれぞれの１／４波長伝送線路によって具体化され得、すなわち、ＰＡ３００の動作周波数の波長λの１／４、又はλ／４に対応するそれぞれの電気長がある。図３に示されるように、望ましい電気長／位相ずれを画定するゲート・ランナ３１４の部分とドレイン・ランナ３３４の部分とは、主増幅器３２０のトランジスタ３４０ａとピーキング増幅器のトランジスタ３４０ｂとの間に延在し得るが、電気的な接続（例えば、他の増幅器又はトランジスタのゲート・フィンガ３１６及び／又はドレイン・フィンガ３３６への）がない可能性がある。
負荷変調は、ドレイン・ランナ３３４によってもたらされた加算／出力ノード３５０とインピーダンス・インバータとの電流合成に起因して起こる。出力電力合成ノード３５０では、主増幅器３２０から分かる有効な負荷インピーダンスが増幅するような電力をピーキング増幅器３３０が与え始めると、主増幅器３２０からの電流とピーキング増幅器３３０からの電流とが合成される。主増幅器３２０から分かる有効な負荷インピーダンスは、電力合成ノード３５０における電圧を主増幅器３２０からの電流（本明細書では主電流とも呼ばれる）で割ったものによって規定され得る。電力合成ノード３５０における電圧は、主電流がその一部に相当する負荷への各電流（主増幅器３２０とピーキング増幅器３３０とからの）によって定められる。主増幅器３２０から分かる負荷インピーダンスは、ピーキング増幅器３３０が導電し始めるにつれて事実上増加し、増加した負荷インピーダンスは、インピーダンス・インバータ３３４によって反転され、それにより主増幅器負荷を減少し、有効な負荷変調をもたらす。主増幅器負荷が減少するのに従って、主電流が増え、変調された負荷により出力電力の増加をもたらす。
したがって、本明細書に記載の実施例では、第２の閾値電圧ＶＴＨ－２を有するトランジスタ３４０ｂを含むピーキング増幅器３３０がある程度遅れて（第１の閾値電圧ＶＴＨ－１を有するトランジスタ３４０ａを含む主増幅器３２０の動作に対して）オンになるように動作すると、ピーキング増幅器３３０からの電流が、主増幅器３２０が受ける負荷インピーダンスを事実上増加させ、インピーダンス・インバータ３３４によって反転させられ、主増幅器３２０の負荷インピーダンスの変調をもたらす。
いくつかの実施例では、本明細書に記載のゲート・ランナ素子及び／又はドレイン・ランナ素子の少なくとも一部が各自の位相ずれ及び／又は高調波除去をもたらすように構成されている１つ又は複数の分布素子によって具体化され得る。例えば、ゲート・ランナ３１４及び／又はドレイン・ランナ３１４は、その開示が参照により本明細書に組み込まれている、Ｔｒａｎｇらによる米国特許出願第１６／１６５，８４６号に記載のような、複数の導電性ビアによって各自のゲート・フィンガ３１６及び／又はドレイン・フィンガ３３６に接続され得る、ダイ３１０の１層又は複数層上の（例えば、ゲート・フィンガ３１６又はドレイン・フィンガ３３６の上又は下の）金属及び／又は配線層によって具体化されたインダクタとキャパシタとの組合せとして具体化され得る。図１０Ａ及び１０Ｂの断面図に例として示されるように、分布素子回路２３５又は２５５は、１つ又は複数の誘電層２３７によって隔てられた、配線層２４２と接地線ＧＣとの間に形成されたそれぞれ静電容量Ｃ１又はＣ２を含み得る。静電容量Ｃ１又はＣ２は、それぞれ、ダイ３１０上の異なる層におけるゲート・ランナ３１４又はドレイン・ランナ３３４に、それぞれの導電性ビアによってつなげられ得る。追加として又は代替として、それぞれ、各自の導電性ビアによって静電容量Ｃ１若しくはＣ２に及び／又はゲート・ランナ３１４若しくはドレイン・ランナ３３４に電気的に接続されている（直列又は並列に）誘導性素子Ｌ１又はＬ２を設けるように配線層２４２がさらに形成され得る。誘電層２３７としては、本明細書に記載の実施例がそれに限定されるわけではないが、配線層２４２と接地線ＧＣとの間に静電容量を形成するのに相応しい電気特性を備える１つ又は複数の誘電体又は層、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、高誘電体、又はそれらの組合せを含むことができる。すなわち、ランナ３１４及び／又は３３４の一部は、望ましい位相ずれをもたらすように分布素子回路２４５及び／又は２５５によって具体化され得る。それにより、ランナ３１４及び／又は３３４（またいくつかの実施例では、ＰＡ３００全体）は、いくつかの実施例では集中素子も受動素子もないことがある。また、フィンガ３１６又は３３６の各自の端部に電気的な接続を設けるとして示されているが、ランナ３１４又は３３４は、フィンガ３１６又は３３６の上又は下の層に延在して、フィンガ３１６又は３３６をそれぞれのビア接続によって電気接触させることなどよって、それぞれ、フィンガ３１６又は３３６の他の部分に電気的な接続を設けることができる。
図３には、主増幅器３２０とピーキング増幅器３３０とが、同じ耐電力特性をもたらすように同じ個数のユニット・セル・トランジスタ３４０ａ及び３４０ｂを含む、対称型ドハティＰＡ配置に関して示されているが、本明細書に記載の実施例が、このような配置に限定されるものではないことが分かるであろう。すなわち、図３では、隣接するドレイン・フィンガ３３６に沿って延在する２つの異なる閾値電圧を有するゲート・フィンガ３１６ａと３１６ｂと（主増幅器３２０、ピーキング増幅器３０がそれぞれ、２つのユニット・セル・トランジスタ３４０ａ、３４０ｂをそれぞれ含むような）を示し得るが、いくつかの実施例は、主増幅器３２０とピーキング増幅器３３０とがそれぞれ異なる個数のユニット・セル・トランジシタ（例えば、図４では、ｘがｙの値よりも大きい又は小さい場合で示されるように）を含む、非対称型Ｄｏｔｈｅｒｔｙ負荷変調増幅器配置又は他の負荷変調増幅器配置を含み得る。例えば、ピーキング増幅器３３０は、より高い電力能力をもたらすように、主増幅器３２０よりもっとユニット・セル・トランジスタ３４０を含み得る。
図４は、本明細書に記載のいくつかの実施例による、同じ半導体ダイ４１０において動作、構造、及び／又は材料特性が異なるユニット・セル・トランジスタを使用して具体化された主増幅器４２０とピーキング増幅器４３０とを含むＤｏｔｈｅｒｔｙ構成のＰＡ６００を示す。図４のＰＡ４００は、図３のＰＡ３００と同様であるが、主増幅器４２０を画定するのに、第１の群の第１の（例えば、低い方の）閾値電圧ＶＴＨ－１がある第１のゲート・フィンガ４１６ａ（ユニット・セル・トランジスタ４４０ａ１…４４０ａＸに含まれる）を設け、ピーキング増幅器４３０を画定するのに、第２の群の第２の（例えば、低い方の）閾値電圧ＶＴＨ－２がある第２のゲート・フィンガ４１６ｂ（ユニット・セル・トランジスタ４４０ｂ１…４４０ｂｙに含まれる）を設ける。
図３を参照して上に同様に述べたように、ユニット・セル・トランジスタ４４０ａ１…４４０ａｘ、４４０ｂ１…４４０ｂｙ（まとめて「４４０」）は、隣り合うソース・フィンガ４２６とドレイン・フィンガ４３６との間に延在するそれぞれのゲート・フィンガ４１６ａ、４１６ｂ（まとめて「４１６」）を含む。ゲート・フィンガ４１６は、第１の方向（例えば、図４ではｘ方向）に沿って互いに間隔を空け、第２の方向（例えば、図４ではｙ方向）に延在する（例えば、並列に）。ｘの値、ｙの値は、それぞれ、主増幅器４２０におけるユニット・セル・トランジスタ４４０（又はゲート・フィンガ４１６）の個数、ピーキング増幅器４３０におけるユニット・セル・トランジスタ４４０（又はゲート・フィンガ４１６）の個数、を示す。いくつかの実施例では、主増幅器４２０とピーキング増幅器４３０とがそれぞれ、対称構成で同じ個数のゲート・フィンガ４１６／ユニット・セル・トランジスタ４４０を含むような値でｘの値とｙの値とが、等しいことがある。いくつかの実施例では、主増幅器４２０とピーキング増幅器４３０とがそれぞれ、非対称構成で異なる個数のゲート・フィンガ４１６／ユニット・セル・トランジスタ４４０を含むような値でｘの値とｙの値とが、異なることがある（例えば、ｘの値がｙの値よりも大きい又は小さいことがある）。
ゲート・フィンガ４１６は、所定の電気長（例えば、λ／４）があるゲート・ランナ４１４又は入力伝送線路によって互いに電気的に接続されている。より具体的には、第１の群４２０のゲート・フィンガ４１６ａは、ゲート・バス４２４ａによって電気的に接続され、第２の群４３０のゲート・フィンガ４１６ｂは、ゲート・バス４２４ｂによって電気的に接続され、ゲート・バス４２４ａ及び４２４ｂは、ゲート・ランナ４１４に電気的に接続されている。すなわち、ゲート・ランナ４１４は、増幅器４２０のゲート・バス４２４ｂに、また増幅器４３０のゲート・バス４４６ｂに入力ノード４０５において与えられる入力信号を、それら増幅器間の位相ずれを伴って分けるか又は分散させるように（第１の群４２０の出力においてドレイン・ランナ４３４によって誘発される同様の位相ずれを補うために）構成され得る。各群４２０及び４３０のドレイン・コンタクトすなわちドレイン・フィンガ４３６は、同じように、第１の方向に沿って間隔を空け、第２の方向に延在し、それぞれ、ドレイン・バス４４２ａ、４４６ｂによって互いに電気的に接続されている。ドレイン・バス４４６ａ及び４４６ｂは、出力ノード４０５における増幅器４２０からの出力信号と増幅器４３０からの出力信号とを合成するのに使用される、所定の電気長（例えば、λ／４）があるドレイン・ランナ４３４又は出力伝送線路に電気的に接続されている。図４に示されるように、望ましい電気長／位相ずれを画定するゲート・ランナ４２４の部分とドレイン・ランナ４３４の部分とは、それぞれ、ゲート・バス４２４ａと４２４ｂとの間、ドレイン・バス４４６ａと４４６ｂとの間に電気的な接続（例えば、他の増幅器又はトランジスタのゲート・フィンガ４１６及びドレイン・フィンガ４３６への）がない場合がある。ソース・コンタクトすなわちソース・フィンガ４２６は、第１の方向に沿って互いに間隔を空け、第２の方向に延在し、また互いに又は他の構造体に（例えば、デバイス４１０の底面のソース・コンタクトに）ビア４２８を介して電気的に接続され得る。
本明細書に記載の際、大型の周辺電力機器には、本明細書に記載の実施例によって説明され得る、ドレイン－ソース間容量（ＣＤＳ）及び／又はゲート－ソース間容量（ＣＧＳ）などの無視できない寄生成分がある得ることが分かるであろう。例えば、いくつかの実施例では、出力インピーダンス・インバータ４３４（及び／又は入力遅延線４１４）が寄生成分と相まってそれぞれの電気長（例えば、１／４波長）を画定するように構成され得る。すなわち、ゲート・ランナ４１４及び／又はドレイン・ランナ４３４が、電気長全体（寄生成分を含む）が完全１／４波長を画定するような、１／４波長よりも短い／１／４波長の一部である電気長があるように構成され得る。本明細書に記載のさらなる実施例において、寄生成分が、インピーダンス・インバータ４３４及び／又はランナ４１４にほぼ完全１／４波長の各自の電気長があり得る場合、補われ得る。この補償は、位相非反転補償であってもよく、位相反転補償であってもよい（電力合成ノード４５０がダイ４１０の上面角に、例えば主増幅器４２０の出力に設けられ得、入力ノード４０５がダイ４１０の底面角に、例えばピーキング増幅器４３０の入力に設けられ得る場合）。なおさらなる実施例において、電力合成ノード４５０を出力に接続する（最終）ライン（例えば、この合成ノード４５０を負荷につなげる負荷整合回路）が、電力合成ノード・インピーダンスを出力ノード・インピーダンスに、これらのインピーダンスが異なる場合に変換させるように設計又は構成され得る。
図４のＰＡ４００は、図３のＰＡ３００を参照して上に述べたのと同様に機能することができる。したがって、ゲート・ランナ４１４は、ダイ４１０上の複数のゲート４１６に共通のバイアス印加ノード又はバイアス印加回路としての役割を果たすことができ、第２の閾値電力ＶＴＨ－２がある第２の群４３０のトランジスタ４４０ｂ１…４４０ｂｙは、共通のバイアス印加ノードへの同じゲート・バイアスの印加に基づき第１の閾値電圧ＶＴＨ－１がある第１の群４２０のトランシスタ４４０ａ１…４４０ａｘよりも後にオンになるように（より高い入力信号ドライブ・レベルに応答して）動作され得る。それにより、異なるトランジスタ群４２０と４３０との異なる閾値電圧ＶＴＨ－１とＶＴＨ－２とは、第２のトランジスタ群４３０の動作（例えば、ノード４０５におけるＲＦ入力信号に応答した）により第１のトランジスタ群４２０の出力における負荷インピーダンスが変調するような、単一のゲート・バイアスに応答して２つの異なるゲート・バイアスを有する効果をエミュレートすることができる。
図５は、図４に示されるＰＡ４００の構成を備えるＰＡ５００を示す等価回路図である。このように、ＰＡ５００は、主増幅器５２０を画定するのに第１の群の第１の（例えば、低い方の）の閾値電圧ＶＴＨ－１がある第１のユニット・セル・トランジスタ５４０ａと、ピーキング増幅器５３０を画定するのに第２の群の第２の（例えば、高い方の）閾値電圧ＶＴＨ－２があるユニット・セル・トランジスタ５４０ｂとを同じ半導体ダイ上に並列段として含む。ＰＡ増幅器５００は、所定の電気長（例えば、λ／４）があるゲート・ランナ５１４をさらに含み、ゲート・ランナ５１４は、入力ノード５０５に与えられた入力信号を、それぞれ、ゲート・バス５２４ａを通してトランジスタ５４０ａに、ゲート・バス５２４ｂを通してトランジスタ５４０ｂに分配し、また、ＰＡ増幅器５００は、所定の電気長（例えば、λ／４）があるドレイン・ランナ５３４を含み、ドレイン・ランナ５３４は、それぞれ、ドレイン・バス５４６ａを通して出力ノード５５０におけるトランジスタ５４０ａのドレイン電極５３６からの、ドレイン・バス５４６ｂを通して出力ノード５５０におけるトランジスタ５４０ｂのドレイン電極５３６からの、それぞれの出力信号を合成する。ゲート・ランナ５１４は、ピーキング増幅器５３０のトランジスタ５４０ｂの動作（例えば、ノード５０５におけるＲＦ信号に応答して）により、単一のゲート・バイアスに基づき、主増幅器５２０のトランジスタ５４０ａの出力における負荷インピーダンスが変調するような、同じダイ上の閾値電圧ＶＴＨ－１を有するトランジスタ５４０ａとそれと異なる閾値電圧ＶＴＨ－２を有するトランジスタ５４０ｂとについての共通のバイアス印加ノード又はバイアス印加回路としての役割を果たすことができる。
図６は、従来のドハティＰＡ及び本開示のいくつかの実施例によるＰＡの効率対出力電力（ｄＢｍ単位）を示すグラフである。図６に示される細線６１０は、従来のＢ級又はＡＢ級電力増幅器の効率性能を示す。図６に示される太線６００は、本明細書に記載の実施例による、異なる閾値電圧を有するトランジスタを含む、単一ダイ、単一バイアスの負荷ドハティＰＡ（上記のＰＡ２００、３００、４００、５００など）の効率性能を示す。このように、図６は、本明細書に記載の実施例による単一ダイ、単一バイアスのドハティＰＡが、より低い出力電力レベル（例えば、バックオフ電力又は平均電力で）で向上した効率を備える一方で、ピーク電力において、従来のＢ級電力増幅器又はＡＢ級電力増幅器と同じ又は同様の効率を実現することを示す。
本明細書に記載の実施例のいくつかの利点により、同じ半導体ダイに、異なる閾値電圧を有するトランジスタを使用して主増幅器とピーキング増幅器とを具体化することによって、負荷変調増幅器への単一のゲート・バイアスの使用が可能になる。すなわち、本明細書に記載の実施例では、主増幅器のトランジスタとピーキング増幅器のトランジスタとが同じ半導体ダイに製造されるが、負荷変調をもたらすという独立したバイアス要件がない（すなわち、主増幅器とピーキング増幅器とが、動作に対して同じゲート・バイスに頼っている）。これと対照的に、ドハティ増幅器又は負荷変調増幅器のいくつかの従来の実装形態では、同じ半導体ダイ上のトランジスタには、ダイ全体にわたってほぼ同一の特性（例えば、ゲート・フィンガ特性及びドレイン・フィンガ特性）があり、それにより、主増幅器とピーキング増幅器のトランジスタは、ピーキング増幅器の遅れたオンをもたらして、主増幅器の負荷を変調させるために、異なるゲート・バイアス要件があり得ることから、少なくとも２回のゲート・バイアスが必要とされ得る。
本明細書に記載のさらなる実施例では、多段ＰＡを具体化するのに特性が異なるユニット・トランジスタを利用することができる。例えば、図７は、本明細書に記載のいくつかの実施例による、同じ半導体ダイ７１０に、動作特性、構造特性、及び／又は材料特性が異なるユニット・セル・トランジスタを使用して具体化された主増幅器７２０とピーキング増幅器７３０とを含む、ドハティ構成のＰＡ７００を示す。図７のＰＡ７００は、図４のＰＡ４００のいくつかの態様において同様であり、図２Ａの実例に示されるオプションのドライバ２７０と同様な、主増幅器７２０及び／又はピーキング増幅器７３０の入力を接続する、入力ノード７０５とゲート・ランナ７１４との間につなげられたドライバ増幅器７７０をさらに含む。図７にさらに示されるように、ドライバ増幅器の出力と、ドライバ増幅器７７０のドレイン・バイアスが主増幅器７２０及びピーキング増幅器７３０のゲートに直に接続され得ないような、主増幅器７２０とピーキング増幅器７３０とへの入力との間にＤＣブロッキング・キャパシタ７７５が設けられている。例えば、ＤＣブロッキング・キャパシタ７７５は、それらの間に誘電層がある伝導性フィンガ要素によって及び／又は本明細書に記載のような様々な分布素子回路を使用して具体化され得る。いくつかの実施例では、ＤＣブロッキング・キャパシタ７７５は、金属－絶縁膜－金属（ＭＩＭ）キャパシタなどの様々な型式のオンウエハ・キャパシタによって具体化され得る。このように、ＰＡ７００は、主増幅器７２０を画定するのに第１の群の第１の（例えば、低い方の）閾値電圧ＶＴＨ－１がある第１のユニット・セル・トランジスタ７４０ａ１…７４０ａｘ（それぞれのゲート７１６ａ、ソース７２６、及びドレイン・フィンガ７３６を含む）と、同じ半導体ダイ７１０上のピーキング増幅器７３０を画定するのに、第２の群の第２の（例えば、高い方の）閾値電圧ＶＴＨ－２がある第２のユニット・セル・トランジスタ７４０ｂ１…７４０ｂｙ（それぞれのゲート７１６ｂ、ソース７２６、及びドレイン・フィンガ７３６を含む）と、を含む。半導体ダイ７１０上のドライバ増幅器７７０のトランジスタ７４０ｃ１…７４０ｃｚ（それぞれのゲート７１６ｃ、ソース７２６、及びドレイン・フィンガ７３６を含む）には、互いにほぼ同様である第３の閾値電圧（例えば、ＶＴＨ－３）があり得る。第３の閾値電圧ＶＴＨ－３は、第１の閾値電圧ＶＴＨ－１及び／又は第２の閾値電圧ＶＴＨ－２と同じであっても異なっていてもよい。追加として又は代替として、例えば、ゲート・ランナ７１４と、ゲート・バス７２４ａとゲート・バス７２４ｂとへのそれぞれの入力との間に、同様なドライバ段が設けられてもよい。
図８は、本明細書に記載のいくつかの実施例による、同じ半導体ダイ８１０に、動作特性、構造特性、及び／又は材料特性が異なるユニット・セル・トランジスタを使用して具体化された主増幅器８２０と第１のピーキング増幅器８３０とを含むドハティ構成のＰＡ８００を示す。図８のＰＡ８００は、３段構成をもたらすように、ゲート・ランナ８１４につなげられた入力及びドレイン・ランナ８４３につなげられた出力を有する第２のピーキング増幅器８６０をさらに含む３ウェイ・ドハティ配置として示されている。このように、ＰＡ８００は、主増幅器８２０を画定するのに、第１の群の第１の閾値電圧ＶＴＨ－１がある第１のユニット・セル・トランジスタ８４０ａ１…８４０ａｘ（それぞれのゲート８１６ａ、ソース８２６、及びドレイン・フィンガ８３６を含む）と、第１のピーキング増幅器８３０を画定するのに、第２の群の第２の閾値電圧ＶＴＨ－２（例えば、ＶＴＨ－１よりも高い）がある第２のユニット・セル・トランジスタ８４０ｂ１…８４０ｂｙ（それぞれのゲート８１６ｂ、ソース８２６、及びドレイン・フィンガ８３６を含む）と、第２のピーキング増幅器８６０を画定するのに、第３の群の第３の閾値電圧ＶＴＨ－３（例えば、ＶＴＨ－２よりも高い）がある第３のユニット・セル・トランジスタ８４０ｃ１…８４０ｃｚ（それぞれのゲート８１６ｃ、ソース８２６、及びドレイン・フィンガ８３６を含む）と、を含む。
ゲート・ランナ８１４は、同じ半導体ダイ８１０上の、それぞれの閾値電圧が異なる、閾値電圧ＶＴＨ－１を有するトランジスタ８４０ａ、閾値電圧ＶＴＨ－２を有するトランジスタ８４０ｂ、及び閾値電圧ＶＴＨ－３を有するトランジスタ８４０ｃに共通のバイアス印加ノード又はバイアス印加回路としての役割を果たすことができ、主増幅器８２０と第１のピーキング増幅器８３０とのそれぞれの出力にドレイン・ランナ８３４のそれぞれの区画の電気長（λ／４とも示される）によって導入されたそれぞれの出力信号に対する位相ずれと整合させる位相を与えるために、主増幅器８２０、第１のピーキング増幅器８３０、及び第２のピーキング増幅器８６０の入力に与えられたそれぞれの信号間に位相ずれを導入するように構成されているそれぞれの電気長（λ／４とも示される）を有する区画を画定し得る。主増幅器８２０の出力と第１のピーキング増幅器８３０の出力との間のドレイン・ランナ８３４の区画は、第１のピーキング増幅器８３０の出力と第２のピーキング増幅器８６０の出力との間のドレイン・ランナ８３４の区画とは異なることがある（例えば、幅が異なる）。いくつかの実施例では、この差は、異なる分布素子回路２５５と２５６とを使用して具体化され得る。また、図４のランナ４１４、４３３に参照して上に述べたように、それぞれのランナ区画８１４、８３４は、非補償の寄生部分対象の寄生成分とまとまって／相まって望ましい電気長（例えば、１／４波長）を画定し得る。すなわち、それぞれのランナ区画８１４、８３４は、それぞれ９０度位相ずれのある程度の部分をもたらすことができ、９０度位相ずれの残りは、寄生成分によってもたらされ得る。さらなる実施例において、非位相反転補償済み寄生成分では、ランナ８１４、８３４のそれぞれの区画は、完全１／４波長をもたらし得る。位相反転寄生補償済み素子では、電力合成ノード８５０がダイ８０の上面角に、例えば主増幅器８２０の出力に設けられ得、入力ノード８０５が、ダイ８１０の底面角に、例えばピーキング増幅器８６０の出力に設けられ得る。なおさらなる実施例において、電力合成ノード・インピーダンスが出力ノード・インピーダンスとは異なる場合、電力合成ノード８５０を出力に接続する（最終）ライン（例えば、この合成ノード８５０を負荷につなげる負荷整合回路）が、電力合成ノード・インピーダンスを出力ノード・インピーダンスに転換させるように、設計又は構成され得る。
したがって、入力ノード８０５におけるＲＦ入力信号に応答して、第１のピーキング増幅器８３０のトランジスタ８４０ｂの動作により、主増幅器８２０のトランジスタ８４０ａの出力における負荷インピーダンスが変調し、第２のピーキング増幅器８６０のトランジスタ８４０ｃの動作により、単一のゲート・バイアスに基づき、主増幅器８２０のトランジスタ８４０ａの出力に、また第１のピーキング増幅器８３０のトランジスタ８４０ｂの出力における負荷インピーダンスが変調する。すなわち、主増幅器８２０、第１のピーキング増幅器８３０、及び第２のピーキング増幅器８６０の３つすべてが飽和時にオンにされ、バックオフ点ででは、効率向上又は最大効率がもたらされるように、主増幅器８２０のみオンにされ、また中間の効率をもたらすには主増幅器８２０も第１のピーキング増幅器８３０もオンにされる（第２のピーキング増幅器８６０がオフにされるのを伴って）。
本明細書に記載の実例は、非限定的なものであり、共通ゲート・バイアスに応答して負荷変調をもたらすように２つ以上の異なる閾値電圧を有するトランジスタによって具体化された他の単一ダイ、多段の増幅器配置も本開示の範囲に含まれる。例えば、図８には、３ウェイ・ドハティ配置８００を参照して示されているが、いくつかの実施例では、２つより多いピーキング増幅器８３０及び８６０が含まれ、Ｎ－１個のピーキング増幅器（ここで、Ｎは、１よりも大きい整数）によるＮ方向配置をもたらすことができる。また、いくつかの実施例では、複数のドハティＰＡ４００又は８００が、同じダイ４１０又は８１０に並列に具体化され得る。本開示の実施例はまた、本明細書に記載のようなオンダイ負荷変調増幅器アーキテクチャを具体化するのに如何なる高電力ＲＦトランジスタも使用され得るような、トランジスタ・テクノロジとは無関係であり得る。例えば、図３のユニット・セル・トランジスタ３４０のドレイン・フィンガ３３６（例えば、ドレイン電極）、ソース・コンタクト３２６、ゲート・フィンガ３１６は、それぞれ、半導体ベースのトランジスタ・ユニット・セルの様々な実施例のドレイン領域、ソース領域、チャネル領域に結合され得る。いくつかの実施例では、ドレイン・フィンガ３３６、ソース・コンタクト３２６、及びゲート・フィンガ３１６は、本開示がそれに限定されるわけではないが、高電子移動度トランジスタ（ＨＥＭＴ）実施例及び／又は横方向拡散ＭＯＳＦＥＴ（ＬＤＭＯＳ）実施例につながれ得る。
具体的には、本明細書に記載のいくつかの実施例は、バックオフ出力電力における効率が、例えば、窒化ガリウム系テクノロジ（ＨＥＭＴなど）だけではなくケイ素系テクノロジ（ＬＤＭＯＳなど）にとっても重要又は望ましいものであり得る、高電力ＲＦトランジスタのドライバ段階及び／又は最終段階で具体化され得る。図９Ａ及び９Ｂは、本明細書に記載のような単一ダイ、単一のバイアス負荷変調増幅器を具体化するのに、ユニット・セル・トランジスタ（ユニット・セル３４０、４４０、５４０、７４０、８４０のいずれかなど）として使用され得る、それぞれ、高電子移動度トランジスタ（「ＨＥＭＴ」）素子の構成例、ＬＤＭＯＳ素子の構成例を示す。図９Ａ及び９Ｂに示される断面図は、図３のトランジスタ・ユニット・セル３４０のうちの１つのＩ－I’線に沿って取られたものであり得る。
図９Ａは、トランジスタ・ユニット・セル３４０がＨＥＭＴトランジスタ・セルである実装形態を示す。図９Ａに示されるように、ＨＥＭＴトランジスタ・セル３４０は、例えば４Ｈ－ＳｉＣ又は６Ｈ－ＳｉＣが含まれ得る基板１２１を含む半導体ダイ３１０を含み得る。基板材料として炭化ケイ素が使用され得るが、本明細書に記載の実施例では、サファイア、ダイヤモンド、窒化アルミニウム、窒化アルミニウム・ガリウム、窒化ガリウム、ケイ素、ＧａＡｓ、ＬＧＯ、ＺｎＯ、ＬＡＯ、ＩｎＰなど、適した如何なる基板も利用することができる。基板１２１にはエピタキシャル構造が形成されている。エピタキシャル構造は、基板１２１上に形成されているチャネル層１２４、及びチャネル層１２４上に形成されている隔壁層１２６を含み得る。チャネル層１２４及び隔壁層１２６としては、ＩＩＩ族窒化物系材料を挙げることができ、隔壁層１２６の材料は、チャネル層１２４の材料よりもバンドギャップが大きい。例えば、チャネル層１２４は、ＧａＮで構成され得る一方、隔壁層１２６は、ＡｌＧａＮで構成され得る。チャネル１２４及び隔壁装１２６は、単層構造として示されているが、チャネル層１２４及び／又は隔壁層１２６のいずれか又は両方が多層構造として具体化され得ることが分かるであろう。例えば、緩衝層、歪み平衡層、移行層などのさらなる層も基板１２１に設けられるエピタキシャル構造の一部として含まれ得ることも分かるであろう。
隔壁層１２６の材料とチャネル層１２４の材料とのバンドギャップの差及び隔壁層１２６とチャネル層１２４との界面（例えば、チャネル領域１１０）における圧電効果に起因して、チャネル層１２４と隔壁層１２６との接合部におけるチャネル層１２４に二次元電子ガス（２ＤＥＧ：Ｔｗｏ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｏｎ Ｇａｓ）が誘導される。２ＤＥＧは、ソース・コンタクト区画３２６の下にある素子のソース領域と、ドレイン・フィンガ３３６の下にある素子のドレイン領域１１５との間の伝導を可能にする高伝導層としての役割を果たす。ソース・コンタクト区画３２６及びドレイン・フィンガ３３６が、隔壁層１２６上に形成されている。ゲート・フィンガ３１６がドレイン・フィンガ３３６とソース・コンタクト区画３２６との間で隔壁層１２６上に形成されている。
図９Ｂは、トランジスタ・セルが金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）セル、具体的にはＬＤＭＯＳである、図３のトランジスタ・セル３４０の実装形態を示す。ＬＤＭＯＳは、半導体ダイ３１０に形成されているソース領域１０５、チャネル領域１１０、及びドレイン領域１１５を有する３端子トランジスタ素子である。半導体ダイ３１０は、基板１２１（例えば、ｐ型伝導性の）、及び基板１２１上のドリフト層１２３（例えば、ｎ型伝導性の）を含む。基板１２１としては、例えば、サファイア、ダイヤモンド、窒化アルミニウム、窒化アルミニウム・ガリウム、窒化ガリウム、ケイ素、炭化ケイ素、ＧａＡｓ、ＬＧＯ、ＺｎＯ、ＬＡＯ、ＩｎＰなどを含む、半導体基板及び非半導体基板を挙げることができる。ＬＤＭＯＳトランジスタ・セル３４０は、ソース領域１０５及びドレイン領域１１５をもたらすドープウエル領域を含み得る。ＬＤＭＯＳトランジスタ・セル３４０のソース領域１０５、ドレイン領域１１５、及びチャネル領域１１０は、ＬＤＭＯＳトランジスタ・セルの動作用のコンタクトにつなげられ得る。例えば、チャネル領域は、ゲート・フィンガ３１６に電気的につなげられ得（例えば、ゲート電極として）、ドレイン領域１１５は、ドレイン・フィンガ３３６に電気的につなげられ得（例えば、ドレイン電極として）、ソース領域１０５は、ソース・コンタクト３２６に電気的につなげられ得る。
チャネル領域１１０は、絶縁層１２９（例えば、ＳｉＯ２）によって伝導チャネル（例えば、ゲート・フィンガ３１６）から絶縁されている。ソース領域１０５に対してチャネル領域１１０に正電圧を印加すると、ソース領域１０５とドレイン領域１１５との間に反転層（例えば、チャネル）を形成することによって、電流がドレイン領域１１５及びソース領域１０５を流れることができる。ＬＤＭＯＳ ＦＥＴは、「エンハンスメント・モード」で動作することができ、これは、ドレイン－ソース間電流が、印加正ゲート電圧がドレイン領域１１５とソース領域１０５との間のチャネルを増大させるまで、流れることができないことを意味する。
図９Ａ及び９Ｂは、コンタクト３２６がソース領域１０５の上部表面に接続された状態のトランジスタ構造を示すが、他の実施例もあり得ることが分かるであろう。例えば、いくつかの実施例では、素子３４０の底面のコンタクトにソース領域１０５を接続するのに、ビア領域又は他の接続領域が設けられ得る。図９ＡのＨＥＭＴ素子及び図９ＢのＬＤＭＯＳ素子は、トランジスタ・ユニット・セルのあり得る構成に実例として含まれるが、本開示の実施例の範囲を逸脱せずに、他のセル構成が本発明で利用されてもよいことが分かるであろう。例えば、同じ半導体ダイ上の閾値電圧及び／又は他の動作特性が異なる他のトランジスタ・セルと組み合わせられ得る如何なる構成のトランジスタ・ユニットも本開示の実施例から利益を得ることができる。したがって、本発明は、ＨＥＭＴトランジスタ・セル及びＬＤＭＯＳトランジスタ・セルに限定されるものではない。
本明細書に記載の主増幅器のトランジスタとピーキング増幅器のトランジスタとで異なる閾値電圧は、様々な技法で実現され得るが、本明細書に記載の実施例は、如何なる特定の技法にも限定されるものではない。例えば、閾値電圧は、主増幅器のゲート・フィンガ３１６（及び／又は同じゲート・フィンガの様々な部分）とピーキング増幅器のゲート・フィンガ３１６（及び／又は同じゲート・フィンガの様々な部分）とを形成するのに、異なる材料（例えば、異なる金属、又は金属合金）、異なる形状（例えば、平面図及び／又は断面におけるゲート・フィンガ形状）、異なる構造（例えば、異なる厚み又は深さ）及び／又はドーピング濃度を使用することによって、同じ半導体の様々な領域に形成されたトランジスタにおいて閾値電圧を変え得る。追加として又は代替として、様々な閾値電圧は、主増幅器とピーキング増幅器のゲート・フィンガと下層のチャネル領域１１０の間の１つ又は複数の層１２６、１２３の組成、ドーピング濃度及び／又は厚みを変えることによって具体化され得る。
例えば、図９Ａに示されるようなＨＥＭＴ素子では、主増幅器用のユニット・セル・トランジスタ３４０のゲート・フィンガ３１６の下の隔壁層１２６は、ピーキング増幅器用のユニット・セル・トランジスタ３４０の隔壁層１２６とは材料組成及び／又は材料厚が異なり得る。例えば、隔壁層１２６は、ＡｌｎＧａ１－ｎＮ層で構成され得、ここで、「ｎ」の値は、主増幅器のユニット・セル・トランジスタ３４０対ピーキング増幅器のユニット・セル・トランジスタ３４０で、閾値電圧値が異なるように、様々であり得る。追加として又は代替として、隔壁層１２６は、主増幅器のユニット・セル・トランジスタ３４０対ピーキング増幅器のユニット・セル・トランジスタ３４０で、ｚ方向の厚みが異なり得る。例えば、隔壁層１２６は、主増幅器のユニット・セル・トランジスタ３４０とピーキング増幅器のユニット・セル・トランジスタ３４０とで深さの異なる凹部ｄを含み得る。隔壁層１２６における凹部ｄの深さが異なることによって、ゲート・フィンガ３１６ａの底面の高さは、ゲート・フィンガ３１６ｂの底面よりチャネル層１１０に近くなり得る。結果として、ゲート・フィンガ３１６ａの場合の閾値電圧値ＶＴＨ－１は、ゲート・フィンガ３１６ｂの場合の閾値電圧値ＶＴＨ－２よりも小さくなり得る。他の実施例において、閾値電圧が変わるように、ダイの領域によって隔壁層１２６及び／又はチャネル層１２４のドーピング濃度を変え得る。
別の実例において、図９Ｂに示されるようなＬＤＭＯＳ素子では、様々なゲート・フィンガ３１６及び／／又はゲート・フィンガ３１６の様々な部分の下の閾値電圧を変化するように、チャネル層１１０の一部がドーピングされ得る。例えば、様々なゲート・フィンガ３１６の下にあるそれぞれのチャネル層１１０は、主増幅器のユニット・セル・トランジスタ３４０対ピーキング増幅器のユニット・セル・トランジスタ３４０でドーパント濃度が異なり得る。主増幅器のユニット・セル・トランジスタ３４０対ピーキング増幅器のユニット・セル・トランジスタ３４０で望ましい閾値電圧のバラツキを達成するようにドーピング濃度が選択され得る。
本明細書に記載の様々な閾値電圧及び／又は他の特性とは、それぞれのフィンガ、ランナ、及び／又は本明細書に記載の他の要素に対する製造バラツキを超える測定可能な差を指すことが分かるであろう。具体的には、トランジスタの様々な閾値電圧のバラツキは、本明細書に記載のものと同様な特性又は他の回路構造を有するトランジスタ間で容認できるバラツキの範囲の外であり得る。例えば、図１１に示されるように、半導体成長技法及び半導体処理技法のバラツキに起因して半導体ウエハ１００にわたる閾値電圧に、ある程度のバラツキがあり得る。通常のバラツキは、０．１～０．４ボルトの範囲であり得る。しかし、ウエハ１１００に多数のマルチセル半導体ダイ１００が形成されると仮定すると、如何なる特定の半導体ダイ１１０のフットプリント内の処理バラツキにも起因する閾値電圧のバラツキは、０．０００１～０．０００４ボルトの範囲など、より小さくなり得る。このような小さなバラツキは、素子のオンの分散には基本的に関係しない。これまで述べたように、本発明の実施例によれば、０．０５～１．０ボルト、又は０．０５～３ボルト以上程度のバラツキなど、閾値電圧値のより大きなバラツキが素子設計に画策され得る。このようなバラツキを使用して、同じ半導体ダイ１１１０上の様々な増幅器がオンになる閾値電圧を分散させることができ、それにより、本明細書に記載のような単一ダイ、単一のバイアスの負荷変調増幅器の製造が可能になる。
第１の、第２のなどの用語が、本明細書では、様々な要素を記述するのに使用されていることがあるが、これらの要素がこれらの用語に限定されるものではないことが分かるであろう。これらの用語は、ある要素を別の要素と区別する際にのみ使用される。例えば、本発明の範囲を逸脱せずに、第１の要素が第２の要素と言われてもよく、同様に、第２の要素が第１の要素と言われてもよい。本明細書に使用される際、「ａｎｄ／ｏｒ（及び／又は）」という用語は、挙げられた対応する項目のうちの１つ又は複数のありとあらゆる組合せを含む。
本明細書に使用される用語は、単に特定の実施例を記述するためのものであり、本発明を限定することを目的とするものではない。本明細書に使用される際「ａ」、「ａｎ」、及び「ｔｈｅ」という用語は、文脈上はっきりそうではないことが分からない限り、複数形も含めることが意図されている。さらに、本明細書で使用される際。「備える（ｃｏｍｐｒｉｓｅｓ）」、「含む（ｉｎｃｌｕｄｅｓ）」及び／又は「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、述べた特徴、完全体、ステップ、工程、要素、及び／又は構成要素の存在を明示するが、１つ又は複数の他の特徴、完全体、ステップ、工程、要素、構成要素、及び／又はそれらの群の存在又は追加を排除するものではない。
別段の定めがない限り、本明細書で使用されているすべての用語（技術用語及び科学用語を含む）は、本発明が属する当技術分野の当業者が通常理解しているのと同じ意味をもつ。さらに、本明細書で使用されている用語が、本明細書及び関連技術の背景におけるそれらの意味と一致する意図をもつと解釈されるべきであり、本明細書で明示的に定義されていない限り、観念的な意味合い又は過度に形式的な意味合いで解釈されることはないことが分かるであろう。
ある層、領域、又は基板などの要素が、別の要素「上に（ｏｎ）」、又は別の要素「へ（ｏｎｔｏ）」延在すると言われる場合、それは別の要素に直にあるか若しくは他の要素へ直に延在することであり得、又は介在する要素がある場合もあることが分かるであろう。それと対照的に、ある要素が別の要素「に直に（ｄｉｒｅｃｔｌｙ ｏｎ）」あるか又は「へ直に（ｄｉｒｅｃｔｌｙ ｏｎｔｏ）」延在すると言われる場合は、介在する要素は何もない。また、ある要素が別の要素に「接続されている（ｃｏｎｎｅｃｔｅｄ）」又は「結合されている（ｃｏｕｐｌｅｄ）」と言われる場合、その要素が他の要素に直に接続若しくは結合されていることであり得、又は介在する要素がある場合もあることも分かるであろう。対照的に、ある要素が別の要素に「直に接続されている（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」又は「直に結合されている（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」と言われる場合、介在する要素は何もない。
「の下に（ｂｅｌｏｗ）」若しくは「の上に（ａｂｏｖｅ）」、又は「上部の（ｕｐｐｅｒ）」若しくは「下部の（ｌｏｗｅｒ）」、又は「水平の（ｈｏｒｉｚｏｎｔａｌ）」若しくは「横方向に（ｌａｔｅｒａｌ）」若しくは「垂直の（ｖｅｒｔｉｃａｌ）」などの相対語が、本明細書では、ある要素、層、又は領域の別の要素、層、又は領域に対する関係を図に示されているように記述するのに使用されている場合がある。これらの用語が、図に描写されている向きの他に、デバイスの様々な向きにも及ぶことが意図されていることが分かるであろう。
本発明の実施例は、本発明の理想的な実施例（及び中間構造）の概略図である断面図に関連して本明細書に説明されている。図面上の層及び領域の厚さは、分かりやすくするために誇張されている場合がある。さらに、例えば製造技法及び／又は製造公差の結果として、図の形状とは異なることが予想されることになる。したがって、本発明の実施例は、本明細書に図示された領域の特定の形状に限定されると解釈されるべきではなく、例えば、製造に起因する形状の逸脱を含む。図示された実施例では、点線で示された要素は、場合によるものであり得る。
全体を通して、同じ番号は、同じ要素を指す。したがって、同一又は同様の番号は、述べられていなくても、対応する図面に描写されていなくても、他の図面を参照して述べられていることがある。また、参照番号で示されていない要素は、他の図面を参照して述べられていることがある。
図面及び明細書では、本発明の典型的な実施例が開示されており、特定の用語が採用されているが、それらは、汎用的、説明的な意味合いでのみ使用されており、限定を目的としたものではなく、本発明の範囲は、特許請求の範囲に明示されている。

Claims (32)

  1. 半導体ダイを備える電力増幅器であって、
    前記半導体ダイが、第１のトランジスタを含む主増幅器と、前記第１のトランジスタとは異なる第２のトランジスタを含むピーキング増幅器とを備え、
    前記ピーキング増幅器が、前記第１及び第２のトランジスタのそれぞれのゲートに印加された共通ゲート・バイアスに応答して前記主増幅器の負荷インピーダンスを変調させるように構成されている、電力増幅器。
  2. 前記共通ゲート・バイアスに基づき、前記半導体ダイ上の前記第１のトランジスタと前記第２のトランジスタとが、前記電力増幅器への入力信号の異なる電力レベルに応答して順にオンになるように構成されている、請求項１に記載の電力増幅器。
  3. 前記第１のトランジスタ及び前記第２のトランジスタは、それぞれ異なる第１の閾値電圧及び第２の閾値電圧を有する、請求項１に記載の電力増幅器。
  4. 前記半導体ダイが、
    前記半導体ダイ上の前記主増幅器の入力と前記ピーキング増幅器の入力とを電気的に接続して入力信号をそれらに与える入力伝送線路、及び／又は
    前記半導体ダイ上の前記主増幅器の出力と前記ピーキング増幅器の出力とを電気的に接続する出力伝達線路
    をさらに備える、請求項１から３までのいずれか一項に記載の電力増幅器。
  5. 前記入力伝送線路又は前記出力伝送線路のうちの少なくとも一方が、前記入力信号の周波数成分に基づき、所定の位相ずれを間に伴って、前記それぞれの入力に信号を与えるように、又は前記それぞれの出力からの信号を与えるように構成されている電気長を有する、請求項４に記載の電力増幅器。
  6. 前記第１及び第２のトランジスタの前記それぞれのゲートが、それぞれの細長ゲート・フィンガを備え、前記入力伝送線路が、前記第１及び第２のトランジスタの前記それぞれの細長ゲート・フィンガを電気的に接続して前記共通ゲート・バイアスをそれらに与えるゲート・ランナを備える、請求項５に記載の電力増幅器。
  7. 前記第１及び第２のトランジスタが、前記それぞれの細長ゲート・フィンガの対の間に延在するそれぞれの細長ドレイン・コンタクトをさらに備え、前記出力伝送線路が、前記第１及び第２のトランジスタの前記それぞれの細長ドレイン・コンタクトに電気的に接続するドレイン・ランナを備える、請求項６に記載の電力増幅器。
  8. 前記入力伝送線路の前記電気長が、前記第１及び第２のトランジスタの前記それぞれの細長ゲート・フィンガ間に延在する前記ゲート・ランナの一部によって画定され、及び／又は
    前記出力伝送線路の前記電気長が、前記第１及び第２のトランジスタの前記それぞれの細長ドレイン・コンタクト間に延在する前記ドレイン・ランナの一部によって画定されている、請求項７に記載の電力増幅器。
  9. 前記ゲート・ランナの前記一部及び／又は前記ドレイン・ランナの前記一部には、前記第１及び第２のトランジスタへの電気的な接続がない、請求項８に記載の電力増幅器。
  10. 前記第１及び第２のトランジスタの前記それぞれの細長ゲート・フィンガが、前記ゲート・ランナの前記一部の両端におけるそれぞれ第１のゲート・バス及び第２のゲート・バスによって前記ゲート・ランナに接続され、前記第１及び第２のトランジスタの前記それぞれの細長ドレイン・コンタクトが、前記ドレイン・ランナの前記一部の両端におけるそれぞれ前記第１のドレイン・バス及び前記第２のドレイン・バスによって前記ドレイン・ランナに接続されている、請求項６から９までのいずれか一項に記載の電力増幅器。
  11. 前記第１のトランジスタの前記それぞれの細長ゲート・フィンガが、前記半導体ダイ上の前記第２のトランジスタの前記それぞれの細長ゲート・フィンガとは材料が異なり、ドーパント濃度が異なり、厚みが異なり、及び／又はそれぞれのチャネル領域に対する深さが異なる、請求項６から１０までのいずれか一項に記載の電力増幅器。
  12. 前記電気長が、前記入力信号の周波数成分に対応する波長の１／４で構成される、請求項５から１１までのいずれか一項に記載の電力増幅器。
  13. 前記入力伝送線路又は前記出力伝送線路のうちの少なくとも一方が、前記半導体ダイに分布素子回路を含み、集中素子がない、請求項４から１２までのいずれか一項に記載の電力増幅器。
  14. 前記半導体ダイが、前記第１及び第２の閾値電圧とは異なる第３の閾値電圧を有する第３のトランジスタを含む第３の増幅器をさらに備える、請求項１から１３までのいずれか一項に記載の電力増幅器。
  15. 前記第３の増幅器は、前記電力増幅器への前記入力信号を受信するように構成された入力と、前記第１及び第２のトランジスタの前記それぞれのゲートのうちの１つ又は複数に結合された出力と、を有するドライバ増幅器を含む、請求項１４に記載の電力増幅器。
  16. 前記主増幅器の前記第１のトランジスタは、複数の前記第１のトランジスタを含み、前記ピーキング増幅器の前記第２のトランジスタは、前記複数の第１のトランジスタよりも個数が多い複数の前記第２のトランジスタを含む、請求項１から１５までのいずれか一項に記載の電力増幅器。
  17. 前記第１及び第２のトランジスタは、高電子移動度トランジスタ（ＨＥＭＴ）又は金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む、請求項１から１６までのいずれか一項に記載の電力増幅器。
  18. 電力増幅器を製造する方法であって、
    第１のトランジスタを含む主増幅器と、前記第１のトランジスタとは異なる第２のトランジスタを含むピーキング増幅器とを備える半導体ダイを形成することを含み、
    前記ピーキング増幅器が、前記第１及び第２のトランジスタのそれぞれのゲートに共通ゲート・バイアスが印加されるのに応答して前記主増幅器の負荷インピーダンスを変調させるように構成されている、方法。
  19. 前記共通ゲート・バイアスに基づき、半導体ダイ上の前記第１のトランジスタと前記第２のトランジスタとが、前記電力増幅器への入力信号の異なる電力レベルに応答して順にオンになるように構成されている、請求項１８に記載の方法。
  20. 前記第１のトランジスタ及び前記第２のトランジスタは、それぞれ異なる第１の閾値電圧及び第２の閾値電圧を有する、請求項１８に記載の方法。
  21. 前記半導体ダイが、
    前記半導体ダイ上の前記主増幅器の入力と前記ピーキング増幅器入力とを電気的に接続して入力信号をそれらに与える入力伝送線路、及び／又は
    前記半導体ダイ上の前記主増幅器の出力と前記ピーキング増幅器の出力とを電気的に接続する出力伝送線路
    をさらに備える、請求項１８から２０までのいずれか一項に記載の方法。
  22. 前記入力伝送線路又は前記出力伝送線路のうちの少なくとも一方が、前記入力信号の周波数成分に基づき、所定の位相ずれを間に伴って、前記それぞれの入力に信号を与えるように、又は前記それぞれの出力からの信号を与えるように構成されている電気長を有する、請求項２１に記載の方法。
  23. 前記第１及び第２のトランジスタの前記それぞれのゲートが、それぞれの細長ゲート・フィンガを備え、前記入力伝送線路が、前記第１及び第２のトランジスタの前記それぞれの細長ゲート・フィンガを電気的に接続して前記共通ゲート・バイアスをそれらに与えるゲート・ランナを備える、請求項２２に記載の方法。
  24. 前記第１及び第２のトランジスタが前記それぞれの細長ゲート・フィンガの対の間に延在するそれぞれの細長ドレイン・コンタクトをさらに備え、前記出力伝送線路が、前記第１及び第２のトランジスタの前記それぞれの細長ドレイン・コンタクトに電気的に接続するドレイン・ランナを備える、請求項２３に記載の方法。
  25. 前記半導体ダイを形成することは、前記半導体ダイ上の第２のトランジスタの前記それぞれのゲートとは材料が異なり、ドーパント濃度が異なり、厚みが異なり、及び／又はそれぞれのチャネル領域に対する深さが異なる、前記第１のトランジスタの前記それぞれのゲートを形成することを含む、請求項１８から２４までのいずれか一項に記載の方法。
  26. 前記半導体ダイを形成することは、半導体ウエハから、前記主増幅器及び前記ピーキング増幅器をその上に備える前記半導体ダイを単一化させることを含む、請求項１８から２５までのいずれか一項に記載の方法。
  27. 半導体ダイと、
    前記半導体ダイ上の第１の増幅器であって、第１の閾値電圧を有し第１のゲート・フィンガを備える複数の第１のトランジスタを備える、第１の増幅器と、
    前記半導体ダイ上の第２の増幅器であって、前記第１の閾値電圧とは異なる第２の閾値電圧を有し第２のゲート・フィンガを備える複数の第２のトランジスタを備える、第２の増幅器と、
    前記半導体ダイ上のゲート・ランナであって、前記第１の増幅器と前記第２の増幅器とに共通ゲート・バイアスを印加するように前記第１のゲート・フィンガと前記第２のゲート・フィンガとを電気的に接続する、ゲート・ランナと、を備え、
    前記第１のゲート・フィンガと前記第２のゲート・フィンガとの間に延在する前記ゲート・ランナの一部が、前記第１及び第２の増幅器への無線周波数（ＲＦ）入力信号の周波数成分に基づいている電気長を有する、半導体素子。
  28. 前記共通ゲート・バイアスに基づき、前記第１の増幅器と前記第２の増幅器とが、前記ＲＦ入力信号の異なる電力レベルに応答して順にオンになるように構成されている、請求項２７に記載の半造体素子。
  29. 前記半導体ダイ上のドレイン・ランナであって、前記第１のトランジスタの第１のドレイン・フィンガと前記第２のトランジスタの第２のドレイン・フィンガとを電気的に接続する、ドレイン・ランナをさらに備え、
    前記第１のドレイン・フィンガと前記第２のドレイン・フィンガとの間に延在する前記ドレイン・ランナの一部が、前記電気長を有する、請求項２７又は２８に記載の半導体素子。
  30. 前記ゲート・ランナの前記一部及び／又は前記ドレイン・ランナの前記一部には、前記第１及び第２のトランジスタへの電気的な接続がない、請求項２９に記載の半導体素子。
  31. 前記第１のゲート・フィンガ及び前記第２のゲート・フィンガが、前記ゲート・ランナの前記一部の両側における第１のゲート・バス及び第２のゲート・バスによって、それぞれ接続され、前記第１のゲート・フィンガ及び前記第２のゲート・フィンガが、前記ドレイン・ランナの前記一部の両側における第１のドレイン・バス及び第２のドレイン・バスによって、それぞれ接続されている、請求項２９又は３０に記載の半導体素子。
  32. 前記電気長が、前記ＲＦ入力信号の前記周波数成分に対応する波長の１／４で構成される、請求項２７から３１までのいずれか一項に記載の半導体素子。
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