WO2015114698A1 - トランジスタパッケージ、それを備えた増幅回路、及び、トランジスタの構成方法 - Google Patents

トランジスタパッケージ、それを備えた増幅回路、及び、トランジスタの構成方法 Download PDF

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Definitions

  • the present invention relates to a transistor package, an amplifier circuit including the same, and a method for configuring a transistor.
  • Linearity and high efficiency are required for power amplifier circuits used in wireless communication systems.
  • recent multi-level digital modulation communication systems and the like often handle signals in which the average value of the signal amplitude and the maximum amplitude are greatly different.
  • the operating point of the power amplifier circuit is set so that the signal can be amplified to the maximum amplitude without distortion. For this reason, there is almost no operation time near the saturated output capable of maintaining a relatively high efficiency, and the efficiency of the power amplifier circuit is generally low.
  • Patent Document 1 discloses a configuration of a Doherty amplifier circuit that improves power efficiency while maintaining linearity.
  • the Doherty amplifier circuit includes a distributor that distributes an input signal, a carrier amplifier that linearly amplifies one of the distributed signals, a peak amplifier that nonlinearly amplifies the other distributed signal, and a carrier amplifier and a peak amplifier. And a synthesizer for synthesizing the output signals.
  • this Doherty amplifier circuit achieves high efficiency while maintaining linearity.
  • the Doherty amplifier circuit is downsized by configuring the carrier amplifier and the peak amplifier with transistors in one package.
  • Doherty amplifier circuits having various operating characteristics from symmetric types to extended types have been used as power amplifier circuits. Therefore, when designing and manufacturing such various types of Doherty amplifier circuits, it is required to reduce the design man-hours and the management adjustment man-hours to improve efficiency.
  • Non-Patent Document 1 discloses an extended Doherty amplifier circuit in which the sizes of transistors constituting the carrier amplifier and the peak amplifier and the relative positions of the carrier amplifier and the peak amplifier are fixed.
  • Patent Document 2 discloses a configuration of a bias circuit that appropriately absorbs element variations without impairing high-frequency characteristics.
  • the sizes of the transistors in one package disclosed in Patent Document 1 are the same. Therefore, for example, when an extended Doherty amplifier circuit having a desired operating characteristic is configured using transistors in the package, the number of packages corresponding to the ratio of power distributed to the carrier amplifier and the peak amplifier is each The transistors of the same size must be provided, which increases the package size. As a result, the circuit scale of the extended Doherty amplifier circuit increases. In the extended Doherty amplifier circuit disclosed in Non-Patent Document 1, as described above, the sizes of the transistors constituting each of the carrier amplifier and the peak amplifier and the relative positions of the carrier amplifier and the peak amplifier are fixed. Therefore, the degree of freedom of amplifier arrangement has been impaired.
  • the present invention has been made in order to solve such problems, and various types of Doherty amplification such as a Doherty amplifier circuit to which an auto-bias function is added and an extended Doherty amplifier circuit having desired operation characteristics are provided. It is an object of the present invention to provide a more versatile transistor package capable of efficiently configuring a circuit, an amplifier circuit including the same, and a transistor configuration method.
  • the transistor package is provided in the same package as the first and second main transistors and the first and second main transistors, and is larger in size than the first and second main transistors.
  • a first sub-transistor having a small size.
  • the method of configuring the transistors includes the first and second main transistors and the first sub-transistor having a smaller size than the first and second main transistors in the same package. Provide.
  • the one embodiment it is possible to provide a more versatile transistor package capable of configuring various types of Doherty amplifier circuits, an amplifier circuit including the same, and a transistor configuration method. .
  • FIG. 3 is a plan view illustrating an outline of a transistor package PKG1 according to the first embodiment.
  • FIG. 6 is a diagram illustrating a configuration example of a Doherty amplifier circuit according to a second embodiment.
  • FIG. It is a figure which shows the relationship between the output amplitude and drain current of the amplifier circuit of each class.
  • FIG. 10 is a diagram illustrating a first specific configuration example of the Doherty amplifier circuit according to the second embodiment.
  • FIG. 10 is a diagram illustrating a second specific configuration example of the Doherty amplifier circuit according to the second embodiment.
  • FIG. 10 is a diagram illustrating a third specific configuration example of the Doherty amplifier circuit according to the second embodiment.
  • FIG. 10 is a diagram illustrating a fourth specific configuration example of the Doherty amplifier circuit according to the second embodiment.
  • FIG. 10 is a diagram illustrating a fifth specific configuration example of the Doherty amplifier circuit according to the second embodiment.
  • FIG. 6 is a diagram illustrating a first configuration example of a Doherty amplifier circuit according to a third embodiment.
  • FIG. 10 is a diagram illustrating a second configuration example of the Doherty amplifier circuit according to the third embodiment.
  • FIG. 10 is a diagram illustrating a third configuration example of the Doherty amplifier circuit according to the third embodiment.
  • FIG. 10 is a diagram illustrating a fourth configuration example of the Doherty amplifier circuit according to the third embodiment.
  • FIG. 10 is a diagram illustrating a fifth configuration example of the Doherty amplifier circuit according to the third embodiment.
  • FIG. 14 is a diagram showing a relationship between power and power efficiency of the Doherty amplifier circuit shown in FIGS. 10 to 13;
  • FIG. 10 is a plan view showing an outline of a transistor package PKG2 according to a fourth embodiment.
  • FIG. 16 is a diagram for describing a Doherty amplifier circuit to which the transistor package PKG2 illustrated in FIG. 15 is applied.
  • FIG. 10 is a plan view illustrating an outline of a transistor package PKG3 according to a fourth embodiment.
  • FIG. 18 is a diagram for describing a Doherty amplifier circuit to which the transistor package PKG3 illustrated in FIG. 17 is applied.
  • the constituent elements are not necessarily essential unless otherwise specified or apparently essential in principle.
  • the shapes when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numbers and the like (including the number, numerical value, quantity, range, etc.).
  • FIG. 1 is a plan view schematically showing the transistor package PKG1 according to the first embodiment.
  • a transistor package PKG1 shown in FIG. 1 is a transistor package including a plurality of transistors for constituting a Doherty amplifier circuit or the like, and includes a main transistor (first main transistor) MT1 and a main transistor (second main transistor) MT2. And a sub-transistor (first sub-transistor) ST1.
  • the main transistors MT1 and MT2 and the sub-transistor ST1 are all N-channel field effect transistors will be described as an example.
  • the sub-transistor ST1 is disposed at the center of the package in plan view, and the main transistors MT1 and MT2 are disposed near both ends of the package with the sub-transistor ST1 interposed therebetween.
  • the arrangement positions of the main transistors MT1 and MT2 and the sub-transistor ST1 are not limited to the arrangement positions shown in FIG.
  • one of the main transistors MT1 and MT2 may be arranged in the center of the package instead of the sub-transistor ST1.
  • the size of the sub-transistor ST1 is smaller than the size of the main transistors MT1 and MT2.
  • the gate width Wa of the sub-transistor ST1 is smaller than the gate width Wb of the main transistors MT1 and MT2.
  • the size of the sub-transistor ST1 is about 1/2 to 1/20 of the size of the main transistors MT1 and MT2.
  • the drain electrode DMT1 and the gate electrode GMT1 of the main transistor MT1, the drain electrode DMT2 and the gate electrode GMT2 of the main transistor MT2, and the drain electrode DST1 and the gate electrode GST1 of the sub-transistor ST1 are extended from the transistor package PKG1. Is provided. Note that the sources of the main transistors MT1 and MT2 and the sub-transistor ST1 are grounded.
  • the transistor package PKG1 shown in FIG. 1 can constitute various types of Doherty amplifier circuits such as a Doherty amplifier circuit to which an auto-bias function is added and an extended Doherty amplifier circuit.
  • Doherty amplifier circuits such as a Doherty amplifier circuit to which an auto-bias function is added and an extended Doherty amplifier circuit.
  • the size of the sub-transistor ST1 is small in the transistor package PKG1 shown in FIG. 1, various types of Doherty amplifier circuits can be realized on a small scale.
  • the main transistors MT1 and MT2 and the sub-transistor ST1 preferably have substantially the same DC characteristics and high-frequency characteristics per unit gate width.
  • the main transistors MT1 and MT2 and the sub-transistor ST1 are formed of the same die, so that the direct current characteristics and the high frequency characteristics per unit gate width have substantially the same characteristics.
  • the performance of the Doherty amplifier circuit to which the transistor package PKG1 is applied can be improved.
  • a desired bias can be given to each transistor with higher accuracy while suppressing variations.
  • FIG. 2 is a diagram illustrating a configuration example of the Doherty amplifier circuit 1 according to the second embodiment.
  • the Doherty amplifier circuit 1 illustrated in FIG. 2 includes a carrier amplifier (first amplifier) CA1, a peak amplifier (second amplifier) PA1, an auto bias circuit 10, a distributor 11, and a combiner 12.
  • the matching circuit, the bypass capacitor, and the like are omitted for simplification.
  • the distributor 11 distributes the input signal and generates first and second distribution signals.
  • the distributor 11 adjusts the phase of the input signal so that the phases of the output signals of the carrier amplifier CA1 and the peak amplifier PA1 are in phase when they are combined by the combiner 12.
  • a second distribution signal is generated.
  • the distributor 11 is configured by a 1/4 wavelength transmission line, a 90 ° hybrid circuit, or the like.
  • the carrier amplifier CA1 includes a main transistor MT1 provided in the transistor package PKG1, amplifies the first distribution signal input to the gate of the main transistor MT1, and outputs the amplified signal from the drain of the transistor MT1.
  • the carrier amplifier CA1 is biased to, for example, class AB or class B, and linearly amplifies the first distribution signal.
  • the peak amplifier PA1 includes a main transistor MT2 provided in the transistor package PKG1, amplifies the second distribution signal input to the gate of the main transistor MT2, and outputs the amplified signal from the drain of the transistor MT2.
  • the peak amplifier PA1 is biased to, for example, class C, and nonlinearly amplifies the second distribution signal. That is, the peak amplifier PA1 performs an amplification operation only at the time of high power output.
  • the combiner 12 combines the output signals of the carrier amplifier CA1 and the peak amplifier PA1 and outputs the combined signals as output signals of the Doherty amplifier circuit 1.
  • the synthesizer 12 is usually composed of a transformer, an impedance converter, or a transmission path of 1/4 wavelength or the like when handling a signal such as a microwave band.
  • the Doherty amplifier circuit 1 includes a carrier amplifier CA1 that operates while maintaining saturation near the saturated output power, and a peak amplifier PA1 that operates only near the saturated output power, thereby taking back-off from the saturated power. Even at the time of output, higher power efficiency is realized than a normal class A or class AB amplifier circuit.
  • the carrier amplifier CA1 and the peak amplifier PA1 are built in one package. Therefore, the Doherty amplifier circuit 1 can be downsized as compared with the configuration in which the carrier amplifier CA1 and the peak amplifier PA1 are incorporated in different packages. In addition, since the transmission line length from the output of each of the carrier amplifier CA1 and the peak amplifier PA1 to the signal combining point in the combiner 12 is shortened, the transmission loss is reduced. As a result, the power efficiency of the Doherty amplifier circuit 1 is improved. be able to.
  • the auto bias circuit 10 is a circuit that automatically sets a bias current and a bias voltage for each of the carrier amplifier CA1 and the peak amplifier PA1. Although not shown in FIG. 2, in practice, the auto bias circuit 10 operates by providing a DC blocking capacitor on the input / output signal line of each amplifier. A specific configuration example of the auto bias circuit 10 will be described later with reference to FIG.
  • the auto-bias circuit 10 detects the gate voltage of the sub-transistor ST1 that keeps the drain current (bias current) of the sub-transistor ST1 at a predetermined value Ia.
  • the auto bias circuit 10 supplies a bias voltage Vb1 corresponding to the detected gate voltage (in this example, the detected gate voltage is directly used as the bias voltage Vb1) to the gate of the main transistor MT1.
  • the drain current (bias current) of the main transistor MT1 constituting the carrier amplifier CA1 is set to the desired value Ib.
  • the bias voltage Vb1 is set to a bias voltage value at which the carrier amplifier CA1 operates as a class AB or class B amplifier.
  • the bias current of the sub-transistor ST1 is Ia and the bias current of the main transistor MT1 is Ib
  • the auto bias circuit 10 supplies a bias voltage Vb2 corresponding to the detected gate voltage to the gate of the main transistor MT2.
  • the auto bias circuit 10 generates a bias voltage Vb2 having a voltage level lower than the bias voltage Vb1 by subtracting the voltage from the bias voltage Vb1 using the voltage addition / subtraction unit 13.
  • the drain current (bias current) of the main transistor MT2 constituting the peak amplifier PA1 is set to a desired value.
  • the bias voltage Vb2 is set to a bias voltage value at which the peak amplifier PA1 operates as a class C amplifier.
  • FIG. 3 is a diagram showing the relationship between the output amplitude and drain current of each class of amplifier circuits.
  • the carrier amplifier CA1 is biased to, for example, the class AB in which the drain current increases as the output amplitude increases.
  • the auto bias circuit 10 is configured to supply the bias voltage Vb1 directly to the gate of the main transistor MT1, the drain current of the carrier amplifier CA1 has the auto bias circuit 10 even if the output amplitude increases. It is held at a constant value by the desired negative feedback action (dotted line in FIG. 3). Therefore, the carrier amplifier CA1 cannot perform a desired amplification operation.
  • a current detection element such as a resistance element is provided between the power supply and the drain of the carrier amplifier CA1 in order to detect the drain current. Therefore, power consumption increases due to this current detection element.
  • the auto bias circuit 10 detects and sets the bias voltage Vb1 (Vb2) using the sub-transistor ST1.
  • the bias voltage Vb1 is not changed by the signal input / output. That is, the bias voltage Vb1 of the carrier amplifier CA1 is maintained at a desired value by the auto bias circuit 10 regardless of signal input / output. Therefore, the drain current of the carrier amplifier CA1 is not held at a constant value even when the output amplitude increases (solid line in FIG. 3). Therefore, the carrier amplifier CA1 can perform a desired amplification operation.
  • the size of the sub-transistor ST1 is small, even when a current detection element such as a resistance element is provided between the power supply and the drain of the sub-transistor ST1, the power consumed by the current detection element can be reduced. Is possible.
  • a Doherty amplifier circuit to which an auto-bias function is added can be configured using the transistor package PKG1.
  • the size of the sub-transistor ST1 is small in the transistor package PKG1, a Doherty amplifier circuit to which an auto-bias function is added can be realized on a small scale.
  • the transmission line length from the output of each of the carrier amplifier CA1 and the peak amplifier PA1 to the signal synthesis point is shortened, the transmission loss is reduced. As a result, the power efficiency of the Doherty amplifier circuit 1 can be improved.
  • the gate voltage of the sub-transistor ST1 may be used, for example, for bias setting of a driver or pre-driver with a very small output power provided in the previous stage of the Doherty amplifier circuit 1.
  • very small refers to a region where the drain current can be regarded as substantially constant regardless of the output power in the vicinity of the operating point. Since part of the power consumed by the auto-bias circuit 10 can be used for the bias setting of the driver or pre-driver, the power efficiency of the entire amplifier circuit can be further improved.
  • the driver or the pre-driver may have, for example, a configuration of a Doherty amplifier circuit with an auto bias function as shown in FIG.
  • the configuration of the auto-bias circuit 10 shown in FIG. 2 is only an example for explaining the operation principle of the present invention, and can be appropriately changed to another configuration having an equivalent function. Several specific examples will be described below.
  • FIG. 4 is a diagram illustrating a first specific configuration example of the Doherty amplifier circuit 1.
  • FIG. 4 shows a specific configuration example of the auto bias circuit 1.
  • the auto-bias circuit 10 shown in FIG. 4 includes capacitive elements C1 to C5, coils L1 to L6, resistance elements R1 to R4, a voltage addition / subtraction unit 13, a bipolar transistor Tr1, and a sub-transistor provided in the transistor package PKG1. ST1.
  • the coils L1 to L6 mean RF choke coils.
  • the resistance elements R1 and R2 are provided in series between the ground voltage terminal GND and the power supply voltage terminal Vdd1.
  • the base is connected to the node between the resistance elements R1 and R2, the collector is connected to the node N1, and the emitter is connected to the node N2.
  • Resistance element R3 is provided between power supply voltage terminal Vdd2 and node N1.
  • Resistance element R4 is provided between power supply voltage terminal Vdd1 and node N2.
  • the capacitive element C1 is provided between a node between the external input terminal of the Doherty amplifier circuit 1 and the input terminal of the distributor 11, and an input terminal of the carrier amplifier CA1 (gate electrode of the transistor MT1).
  • the capacitive element C2 is provided between the output terminal of the distributor 11 and the input terminal of the peak amplifier PA1 (the gate electrode of the transistor MT2).
  • the capacitive element C3 is provided between the output terminal of the carrier amplifier CA1 (the drain electrode of the transistor MT1) and the input terminal of the combiner 12.
  • the capacitive element C4 is provided between the output terminal of the peak amplifier PA1 (the drain electrode of the transistor MT2) and a node between the external output terminal of the Doherty amplifier circuit 1 and the output terminal of the combiner 12.
  • the capacitive element C5 is provided between the ground voltage terminal GND and the node N1.
  • the coil L1 is provided between the input terminal of the carrier amplifier CA1 and the node N1.
  • the coil L2 is provided between the input terminal of the peak amplifier PA1 and the node N1.
  • the coil L3 is provided between the output terminal of the carrier amplifier CA1 and the power supply voltage terminal Vdd1.
  • the coil L4 is provided between the output terminal of the peak amplifier PA1 and the power supply voltage terminal Vdd1.
  • the coil L5 is provided between the gate electrode of the sub-transistor ST1 and the node N1.
  • the coil L6 is provided between the drain electrode of the sub-transistor ST1 and the node N2.
  • the voltage addition / subtraction unit 13 is provided between the coil L2 and the node N1.
  • the gate bias can be wired by RF choking in the package.
  • FIG. 5 is a diagram illustrating a second specific configuration example of the Doherty amplifier circuit 1 as the Doherty amplifier circuit 1a.
  • the Doherty amplifier circuit 1a shown in FIG. 5 includes N (N is a natural number) diodes D1 to DN and a resistance element R13 as a voltage addition / subtraction unit 13. .
  • the diodes D1 to DN are provided in series between the node N1 and the coil L2.
  • the anodes of the diodes D1 to DN are connected to the node N1 side, and the cathodes of the diodes D1 to N are connected to the coil L2 side.
  • the resistance element R13 is provided between a node between the diodes D1 to DN and the coil L2, and the power supply voltage terminal Vdd3.
  • Vf the relationship between the bias voltages Vb1 and Vb2
  • Vb2 Vb1 ⁇ N ⁇ Vf. Since the voltage drop per diode is about 0.7V, for example, when the number of diodes is 3, the potential difference generated between the bias voltages Vb1 and Vb2 is about 2.1V. Of course, it may be used in combination with diodes having different degrees of voltage drop.
  • FIG. 6 is a diagram illustrating a third specific configuration example of the Doherty amplifier circuit 1 as the Doherty amplifier circuit 1b.
  • the Doherty amplifier circuit 1b shown in FIG. 6 includes a Zener diode ZD1 and a resistance element R13 as the voltage adder / subtractor 13 as compared with the Doherty amplifier circuit 1 shown in FIG.
  • the cathode of the Zener diode ZD1 is connected to the node N1, and the anode of the Zener diode ZD1 is connected to the coil L2.
  • the resistance element R13 is provided between a node between the Zener diode ZD1 and the coil L2 and the power supply voltage terminal Vdd3.
  • Vb2 Vb1 ⁇ Vzd.
  • FIG. 7 is a diagram illustrating a fourth specific configuration example of the Doherty amplifier circuit 1 as the Doherty amplifier circuit 1c.
  • the Doherty amplifier circuit 1c shown in FIG. 7 includes an NPN bipolar transistor Tr2 and resistance elements R11 to R13 as the voltage addition / subtraction unit 13.
  • the collector of the bipolar transistor Tr2 is connected to the node N1, and the emitter of the bipolar transistor Tr2 is connected to the coil L2.
  • the resistance element R11 is provided between the base and collector of the bipolar transistor Tr2.
  • the resistance element R12 is provided between the base and emitter of the bipolar transistor Tr2.
  • the resistance element R13 is provided between the emitter of the bipolar transistor Tr2 and the power supply voltage terminal Vdd3.
  • Vtr2 Vb1 ⁇ Vtr2.
  • the base-emitter voltage of the bipolar transistor Tr2 Vbe, then Vtr2 ⁇ (1 + R11 / R12) ⁇ Vbe.
  • FIG. 8 is a diagram illustrating a fifth specific configuration example of the Doherty amplifier circuit 1 as the Doherty amplifier circuit 1d.
  • the Doherty amplifier circuit 1d shown in FIG. 8 includes a PNP-type bipolar transistor Tr3 and resistance elements R11 to R13 as the voltage addition / subtraction unit 13.
  • the emitter of the bipolar transistor Tr3 is connected to the node N1, and the collector of the bipolar transistor Tr3 is connected to the coil L2.
  • the resistance element R11 is provided between the base and emitter of the bipolar transistor Tr3.
  • the resistance element R12 is provided between the base and collector of the bipolar transistor Tr3.
  • the resistance element R13 is provided between the collector of the bipolar transistor Tr3 and the power supply voltage terminal Vdd3.
  • the voltage adding / subtracting unit 13 shown in FIGS. 5 to 8 are all simple, for example, together with all or part of the auto-bias circuit 10, the main transistors MT1 and MT2, and the sub-transistor ST1. It can be integrated or mounted in the same package. Of course, a circuit for compensating the temperature characteristics of the diode may be further provided.
  • an extended Doherty amplifier circuit will be described as another example of the Doherty amplifier circuit to which the transistor package PKG1 illustrated in FIG. 1 is applied.
  • FIG. 9 is a diagram illustrating a first configuration example of the Doherty amplifier circuit 2 according to the third embodiment.
  • the Doherty amplifier circuit 2 shown in FIG. 9 includes a carrier amplifier CA1, a peak amplifier PA1, a distributor 11, and a combiner 12. Since the basic operation and connection relationship of each component are as described above, description thereof is omitted.
  • the carrier amplifier CA1 is constituted by a transistor MT1
  • the peak amplifier PA1 is constituted by a transistor MT2. That is, the carrier amplifier CA1 and the peak amplifier PA1 are composed of transistors having the same size. Therefore, in the Doherty amplifier circuit 2 shown in FIG. 9, the power distributed to each of the carrier amplifier CA1 and the peak amplifier PA1 is the same.
  • FIG. 10 is a diagram illustrating a second configuration example of the Doherty amplifier circuit 2 according to the third embodiment as the Doherty amplifier circuit 2a.
  • the Doherty amplifier circuit 2a shown in FIG. 10 differs from the Doherty amplifier circuit 2 shown in FIG. 9 in the configuration of the carrier amplifier CA1.
  • the carrier amplifier CA1 shown in FIG. 10 includes a main transistor MT1 and a sub-transistor ST1, and amplifies the first distribution signal input to the gates of the transistors MT1 and ST1, and from the drains of the transistors MT1 and ST1. Output.
  • the other configuration of the Doherty amplifier circuit 2a shown in FIG. 10 is the same as that of the Doherty amplifier circuit 2 shown in FIG.
  • the Doherty amplifier circuit 2a shown in FIG. 10 the power distributed to the carrier amplifier CA1 and the peak amplifier PA1 is different. That is, the Doherty amplifier circuit 2a shown in FIG. 10 constitutes a so-called extended Doherty amplifier circuit.
  • FIG. 11 is a diagram illustrating a third configuration example of the Doherty amplifier circuit 2 according to the third embodiment as the Doherty amplifier circuit 2b.
  • the arrangement of the carrier amplifier CA1 and the peak amplifier PA1 is switched compared to the Doherty amplifier circuit 2a shown in FIG.
  • the carrier amplifier CA1 shown in FIG. 11 includes a main transistor MT2 and a sub-transistor ST1, and amplifies the first distribution signal input to the gates of the transistors MT2 and ST1, and from the drains of the transistors MT2 and ST1. Output.
  • a peak amplifier PA1 shown in FIG. 11 includes a main transistor MT1, amplifies the second distribution signal input to the gate of the main transistor MT1, and outputs the amplified signal from the drain of the main transistor MT1. Since the other configuration of the Doherty amplifier circuit 2b shown in FIG. 11 is the same as that of the Doherty amplifier circuit 2 shown in FIG. 9, the description thereof is omitted.
  • the Doherty amplifier circuit 2b shown in FIG. 11 power is distributed to each of the carrier amplifier CA1 and the peak amplifier PA1 at the same ratio as the Doherty amplifier circuit 2a shown in FIG. That is, the Doherty amplifier circuit 2b shown in FIG. 11 configures an extended Doherty amplifier circuit similar to the Doherty amplifier circuit 2a shown in FIG. 10 except that the arrangement of the carrier amplifier CA1 and the peak amplifier PA1 is switched. Yes.
  • FIG. 12 is a diagram illustrating a fourth configuration example of the Doherty amplifier circuit 2 according to Embodiment 3 as the Doherty amplifier circuit 2c.
  • the Doherty amplifier circuit 2c shown in FIG. 12 differs from the Doherty amplifier circuit 2 shown in FIG. 9 in the configuration of the peak amplifier PA1.
  • the peak amplifier PA1 shown in FIG. 12 includes a main transistor MT2 and a sub-transistor ST1, and amplifies the second distribution signal input to the gates of the transistors MT2 and ST1, and from the drains of the transistors MT2 and ST1. Output. Since the other configuration of the Doherty amplifier circuit 2c shown in FIG. 12 is the same as that of the Doherty amplifier circuit 2 shown in FIG. 9, the description thereof is omitted.
  • the Doherty amplifier circuit 2c shown in FIG. 12 the power distributed to the carrier amplifier CA1 and the peak amplifier PA1 is different. That is, the Doherty amplifier circuit 2c shown in FIG. 12 constitutes a so-called extended Doherty amplifier circuit.
  • FIG. 13 is a diagram illustrating a fifth configuration example of the Doherty amplifier circuit 2 according to the third embodiment as the Doherty amplifier circuit 2d.
  • the arrangement of the carrier amplifier CA1 and the peak amplifier PA1 is switched compared to the Doherty amplifier circuit 2c shown in FIG.
  • the carrier amplifier CA1 shown in FIG. 13 includes a main transistor MT2, amplifies the first distribution signal input to the gate of the main transistor MT2, and outputs it from the drain of the main transistor MT2.
  • a peak amplifier PA1 shown in FIG. 13 includes a main transistor MT1 and a sub-transistor ST1, and amplifies the second distribution signal input to the gates of the transistors MT1 and ST1 and outputs the amplified signal from the drains of the transistors MT1 and ST1.
  • the other configuration of the Doherty amplifier circuit 2d shown in FIG. 13 is the same as that of the Doherty amplifier circuit 2 shown in FIG.
  • the Doherty amplifier circuit 2d shown in FIG. 13 power is distributed to each of the carrier amplifier CA1 and the peak amplifier PA1 at the same ratio as in the Doherty amplifier circuit 2c shown in FIG. That is, the Doherty amplifier circuit 2d shown in FIG. 13 constitutes an extended Doherty amplifier circuit similar to the Doherty amplifier circuit 2c shown in FIG. 12, except that the arrangement of the carrier amplifier CA1 and the peak amplifier PA1 is switched. Yes.
  • FIG. 14 is a diagram showing the relationship between the power and power efficiency of the Doherty amplifier circuits 2a to 2d shown in FIGS. As shown in FIG. 14, it can be seen that the Doherty amplifier circuits 2a and 2b and the Doherty amplifier circuits 2c and 2d having different power distribution ratios with respect to the carrier amplifier CA1 and the peak amplifier PA1 have different power efficiency peaks with respect to power. That is, an extended Doherty amplifier circuit having various operating characteristics can be configured using the transistor package PKG1.
  • an extended Doherty amplifier circuit having a desired operation characteristic and a desired arrangement can be configured by using the transistor package PKG1.
  • the size of the sub-transistor ST1 is small in the transistor package PKG1, an extended Doherty amplifier circuit having a desired operation characteristic and a desired arrangement can be realized on a small scale. Further, if the number of sub-transistors ST1 is increased, the power distribution ratio can be finely adjusted.
  • the transmission line length from the output of each of the carrier amplifier CA1 and the peak amplifier PA1 to the signal synthesis point is shortened, the transmission loss is reduced. As a result, the power efficiency of the extended Doherty amplifier circuit can be improved.
  • FIG. 15 is a plan view schematically showing a transistor package PKG2 according to the fourth embodiment.
  • the transistor package PKG2 illustrated in FIG. 15 further includes a sub-transistor (second sub-transistor) ST2 having the same structure as the sub-transistor ST1 as compared with the transistor package PKG1 illustrated in FIG.
  • Other configurations of the transistor package PKG2 illustrated in FIG. 15 are the same as those of the transistor package PKG1 illustrated in FIG.
  • the main transistor MT1, the sub-transistor ST1, the main transistor MT2, and the sub-transistor ST1 are arranged in the order in the package.
  • FIG. 16 is a diagram for explaining a Doherty amplifier circuit to which the transistor package PKG2 shown in FIG. 15 is applied.
  • FIG. 16 shows three application examples of the transistor package PKG2 shown in FIG.
  • “carrier” in the figure indicates that the transistor constitutes the carrier amplifier CA1
  • “peak” indicates that the transistor constitutes the peak amplifier PA1
  • “bias” indicates that the transistor is an auto-bias circuit.
  • 10 indicates that the transistor constitutes a carrier amplifier CA1 or a peak amplifier PA1 together with other main transistors. Note that the three application examples shown in FIG. 16 are merely examples.
  • FIG. 17 is a plan view showing a modified example of the transistor package PKG2 according to the present embodiment as a transistor package PKG3.
  • the arrangement positions of the transistors are different from those of the transistor package PKG2 illustrated in FIG.
  • the main transistor MT1, the subtransistor ST1, the subtransistor ST1, and the main transistor MT2 are arranged in the package in order in plan view.
  • FIG. 18 is a diagram for explaining a Doherty amplifier circuit to which the transistor package PKG3 shown in FIG. 17 is applied. 18 shows four application examples of the transistor package PKG3 shown in FIG.
  • the transistor packages PKG2 and PKG3 include the two sub-transistors ST1 and ST2, more various types of Doherty amplifier circuits such as an extended Doherty amplifier circuit to which an auto bias function is added are configured. Can do.
  • the sizes of the sub-transistors ST1 and ST2 are small in the transistor packages PKG2 and PKG3, various types of Doherty amplifier circuits can be realized on a small scale.
  • the number of sub-transistors provided in the transistor package PKG2 may be three or more.
  • the number of main transistors provided in the transistor package PKG2 may be three or more.
  • the transistor packages PKG1 to PKG3 include various types of Doherty amplifier circuits such as a Doherty amplifier circuit to which an auto-bias function is added and an extended Doherty amplifier circuit having desired operation characteristics. Can be configured. Since various types of Doherty amplifier circuits can be configured by a common transistor package, when various types of Doherty amplifier circuits are designed and manufactured, it is possible to reduce the design man-hours and management adjustment man-hours to increase efficiency. Here, since the transistor packages PKG1 and PKG2 have small sub-transistor sizes, various types of Doherty amplifier circuits can be realized on a small scale.
  • the main transistors MT1 and MT2 and the sub-transistors ST1 and ST2 are field effect transistors
  • the main transistors MT1, MT2 and subtransistors ST1, ST2 may be bipolar transistors.
  • the size of the field effect transistor is typically represented by the gate width, whereas the size of the bipolar transistor is represented by the emitter area.
  • a field effect transistor is a voltage control element
  • a bipolar transistor is a current control element. Therefore, when a bipolar transistor is used, a bias or the like is given by a current. It goes without saying that the present invention can be realized by making an easy change.
  • the transistor packages PKG1 to PKG3 may be configured with the sizes of the sub-transistors ST1 and ST2 being approximately the same as the sizes of the main transistors MT1 and MT2.

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Abstract

　一実施の形態によれば、トランジスタパッケージは、メイントランジスタ（ＭＴ１，ＭＴ２）と、メイントランジスタ（ＭＴ１，ＭＴ２）と同じパッケージ内に設けられ、メイントランジスタ（ＭＴ１，ＭＴ２）よりもサイズの小さいサブトランジスタ（ＳＴ１）と、を備える。それにより、オートバイアス機能が付加されたドハティ増幅回路や、所望の動作特性の拡張型ドハティ増幅回路等、様々な種類のドハティ増幅回路を構成することが可能なより汎用性の高いトランジスタパッケージ、それを備えた増幅回路、及び、トランジスタの構成方法を提供することができる。

Description

トランジスタパッケージ、それを備えた増幅回路、及び、トランジスタの構成方法
　本発明は、トランジスタパッケージ、それを備えた増幅回路、及び、トランジスタの構成方法に関する。
　無線通信システムに利用される電力増幅回路には、線形性と高効率とが要求されている。特に、最近の多値デジタル変調通信システム等では、信号振幅の平均値と最大振幅とが大きく異なる信号を取り扱うことが多い。従来の電力増幅回路を用いてこのような信号を増幅する場合、この電力増幅回路の動作点は、信号を歪ませずに最大振幅まで増幅できるように設定される。このため、比較的高効率を維持できる飽和出力付近で動作している時間がほとんどなく、一般的に電力増幅回路の効率は低かった。
　このような問題に対する解決策が、特許文献１に開示されている。特許文献１には、線形性を維持しつつ電力効率を向上させたドハティ増幅回路の構成が開示されている。このドハティ増幅回路は、入力信号を分配する分配器と、分配された一方の信号を線形増幅するキャリア増幅器と、分配された他方の信号を非線形増幅するピーク増幅器と、キャリア増幅器及びピーク増幅器のそれぞれの出力信号を合成する合成器と、を備える。それにより、このドハティ増幅回路は、線形性を維持しつつ高効率化を実現している。また、このドハティ増幅回路は、キャリア増幅器及びピーク増幅器を１個のパッケージ内のトランジスタで構成することで、小型化を実現している。
　ところで、近年では、対称型から拡張型まで様々な動作特性のドハティ増幅回路が電力増幅回路として使用されてきている。そのため、このような様々な種類のドハティ増幅回路を設計し製造するに際し、設計工数や管理調整工数を削減して効率化することが求められている。
　その他、非特許文献１には、キャリア増幅器及びピーク増幅器のそれぞれを構成するトランジスタのサイズ、及び、キャリア増幅器及びピーク増幅器の相対位置が固定された拡張型ドハティ増幅回路が開示されている。また、特許文献２には、高周波特性を損なうことなく素子のばらつきを適切に吸収するバイアス回路の構成が開示されている。
国際公開第２００５／０２９６９５号 特開平６－２３７１２３号公報
freescale Semiconductor, Inc.、"Technical Data"、[online]、[2013年12月17日検索]、インターネット、<URL:http://www.freescale.com/files/rf_if/doc/data_sheet/AFT09H310-03S.pdf>
　ここで、特許文献１に開示された１個のパッケージ内のトランジスタのサイズは同じであると考えられる。そのため、例えば、パッケージ内のトランジスタを用いて所望の動作特性の拡張型ドハティ増幅回路を構成しようとした場合、パッケージには、キャリア増幅器及びピーク増幅器のそれぞれに分配される電力の比に応じた数の同一サイズのトランジスタが設けられている必要があり、パッケージのサイズが大きくなってしまう。その結果、拡張型ドハティ増幅回路の回路規模が増大してしまう。また、非特許文献１に開示された拡張型ドハティ増幅回路では、上記したように、キャリア増幅器及びピーク増幅器のそれぞれを構成するトランジスタのサイズ、及び、キャリア増幅器及びピーク増幅器の相対位置が固定されているため、増幅器配置の自由度が損なわれていた。例えば、キャリア増幅器及びピーク増幅器の位置を入れ替えた拡張型ドハティ増幅器を構成する場合には、キャリア増幅器及びピーク増幅器のそれぞれを構成するトランジスタの配置が入れ替わった別のトランジスタ構成のパッケージが必要になり、設計の自由度やトランジスタの汎用性に問題があった。このように、特許文献１や非特許文献１に開示されたパッケージのトランジスタ構成では、様々な種類のドハティ増幅回路をより効率的に構成するのが困難であった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本発明は、このような問題点を解決するためになされたものであり、オートバイアス機能が付加されたドハティ増幅回路や、所望の動作特性の拡張型ドハティ増幅回路等、様々な種類のドハティ増幅回路を効率的に構成することが可能なより汎用性の高いトランジスタパッケージ、それを備えた増幅回路、及び、トランジスタの構成方法を提供することを目的とする。
　一実施の形態によれば、トランジスタパッケージは、第１及び第２メイントランジスタと、前記第１及び前記第２メイントランジスタと同じパッケージ内に設けられ、前記第１及び前記第２メイントランジスタよりもサイズの小さい第１サブトランジスタと、を備える。
　また、一実施の形態によれば、トランジスタの構成方法は、第１及び第２メイントランジスタと、前記第１及び前記第２メイントランジスタよりもサイズの小さい第１サブトランジスタと、を同じパッケージ内に設ける。
　前記一実施の形態によれば、様々な種類のドハティ増幅回路を構成することが可能なより汎用性の高いトランジスタパッケージ、それを備えた増幅回路、及び、トランジスタの構成方法を提供することができる。
実施の形態１に係るトランジスタパッケージＰＫＧ１の概略を示す平面図である。 実施の形態２に係るドハティ増幅回路の構成例を示す図である。 各クラスの増幅回路の出力振幅とドレイン電流との関係を示す図である。 実施の形態２に係るドハティ増幅回路の第１具体的構成例を示す図である。 実施の形態２に係るドハティ増幅回路の第２具体的構成例を示す図である。 実施の形態２に係るドハティ増幅回路の第３具体的構成例を示す図である。 実施の形態２に係るドハティ増幅回路の第４具体的構成例を示す図である。 実施の形態２に係るドハティ増幅回路の第５具体的構成例を示す図である。 実施の形態３に係るドハティ増幅回路の第１構成例を示す図である。 実施の形態３に係るドハティ増幅回路の第２構成例を示す図である。 実施の形態３に係るドハティ増幅回路の第３構成例を示す図である。 実施の形態３に係るドハティ増幅回路の第４構成例を示す図である。 実施の形態３に係るドハティ増幅回路の第５構成例を示す図である。 図１０～図１３に示すドハティ増幅回路の電力と電力効率との関係を示す図である。 実施の形態４に係るトランジスタパッケージＰＫＧ２の概略を示す平面図である。 図１５に示すトランジスタパッケージＰＫＧ２が適用されたドハティ増幅回路を説明するための図である。 実施の形態４に係るトランジスタパッケージＰＫＧ３の概略を示す平面図である。 図１７に示すトランジスタパッケージＰＫＧ３が適用されたドハティ増幅回路を説明するための図である。
　以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
　以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
　さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
＜実施の形態１＞
　図１は、実施の形態１に係るトランジスタパッケージＰＫＧ１の概略を示す平面図である。図１に示すトランジスタパッケージＰＫＧ１は、ドハティ増幅回路等を構成するための複数のトランジスタを備えたトランジスタパッケージであって、メイントランジスタ（第１メイントランジスタ）ＭＴ１と、メイントランジスタ（第２メイントランジスタ）ＭＴ２と、サブトランジスタ（第１サブトランジスタ）ＳＴ１と、を備える。なお、本実施の形態では、メイントランジスタＭＴ１，ＭＴ２及びサブトランジスタＳＴ１が何れもＮチャネル型の電界効果トランジスタである場合を例に説明する。
　図１の例では、平面視上、サブトランジスタＳＴ１がパッケージ中央に配置され、メイントランジスタＭＴ１，ＭＴ２がサブトランジスタＳＴ１を挟んでパッケージ両端付近に配置されている。なお、メイントランジスタＭＴ１，ＭＴ２及びサブトランジスタＳＴ１の配置位置は、図１に示す配置位置に限られない。例えば、メイントランジスタＭＴ１，ＭＴ２の何れか一方がサブトランジスタＳＴ１の代わりにパッケージ中央に配置されてもよい。
　サブトランジスタＳＴ１のサイズは、メイントランジスタＭＴ１，ＭＴ２のサイズより小さい。具体的には、サブトランジスタＳＴ１のゲート幅Ｗａは、メイントランジスタＭＴ１，ＭＴ２のゲート幅Ｗｂより小さい。好適には、サブトランジスタＳＴ１のサイズは、メイントランジスタＭＴ１，ＭＴ２のサイズの１／２～１／２０程度である。
　トランジスタパッケージＰＫＧ１から張り出すようにして、メイントランジスタＭＴ１のドレイン電極ＤＭＴ１及びゲート電極ＧＭＴ１と、メイントランジスタＭＴ２のドレイン電極ＤＭＴ２及びゲート電極ＧＭＴ２と、サブトランジスタＳＴ１のドレイン電極ＤＳＴ１及びゲート電極ＧＳＴ１と、が設けられている。なお、メイントランジスタＭＴ１，ＭＴ２及びサブトランジスタＳＴ１のそれぞれのソースは、接地されている。
　このような構成により、図１に示すトランジスタパッケージＰＫＧ１は、オートバイアス機能が付加されたドハティ増幅回路や、拡張型ドハティ増幅回路等、様々な種類のドハティ増幅回路を構成することができる。ここで、図１に示すトランジスタパッケージＰＫＧ１は、サブトランジスタＳＴ１のサイズが小さいため、様々な種類のドハティ増幅回路を小規模で実現することができる。
　なお、メイントランジスタＭＴ１，ＭＴ２及びサブトランジスタＳＴ１は、単位ゲート幅あたりの直流特性および高周波特性が略同一の特性を有することが好ましい。例えば、メイントランジスタＭＴ１，ＭＴ２及びサブトランジスタＳＴ１は、同一ダイにて形成されることで、単位ゲート幅あたりの直流特性および高周波特性が略同一の特性を有する。それにより、トランジスタパッケージＰＫＧ１が適用されるドハティ増幅回路の性能を向上させることができる。例えば、オートバイアス機能が付加されたドハティ増幅回路の場合には、各トランジスタに対して所望のバイアスを、バラつきを抑えてより精度良く与えることが可能になる。また、拡張型ドハティ増幅回路の場合には、キャリア増幅器及びピーク増幅器に対して所望の分配率で電力を分配合成し、ドハティ増幅器としての所望の利得や出力電力をより安定して得ることが可能になる。また、製造調整コストの低減や小型化の面でも有利になることは言うまでもない。これらの増幅回路の詳細については、実施の形態２以降で説明する。
　また、図１の例では示されていないが、トランジスタパッケージＰＫＧ１内部に、トランジスタ入出力整合回路等が配置される場合も考えられる。本発明の本質が変わるものではなく、また、必須の構成でもないので説明は省略している。
＜実施の形態２＞
　本実施の形態では、図１に示すトランジスタパッケージＰＫＧ１が適用されたドハティ増幅回路の一例として、オートバイアス機能が付加されたドハティ増幅回路について説明する。
　図２は、実施の形態２に係るドハティ増幅回路１の構成例を示す図である。図２に示すドハティ増幅回路１は、キャリア増幅器（第１増幅器）ＣＡ１と、ピーク増幅器（第２増幅器）ＰＡ１と、オートバイアス回路１０と、分配器１１と、合成器１２と、を備える。なお、図２では、簡略化のため、整合回路やバイパスキャパシタ等は省略されている。
（分配器１１）
　分配器１１は、入力信号を分配して第１及び第２分配信号を生成する。分配器１１は、キャリア増幅器ＣＡ１及びピーク増幅器ＰＡ１のそれぞれの出力信号が合成器１２にて合成されるときに、それらの位相が同相となるように、入力信号の位相を調整して第１及び第２分配信号を生成する。例えば、分配器１１は、１／４波長の伝送線路や９０°ハイブリッド回路などによって構成されている。
（キャリア増幅器ＣＡ１）
　キャリア増幅器ＣＡ１は、トランジスタパッケージＰＫＧ１に設けられたメイントランジスタＭＴ１により構成され、メイントランジスタＭＴ１のゲートに入力された第１分配信号を増幅してトランジスタＭＴ１のドレインから出力する。ここで、キャリア増幅器ＣＡ１は、例えば、ＡＢ級やＢ級にバイアスされ、第１分配信号を線形増幅する。
（ピーク増幅器ＰＡ１）
　ピーク増幅器ＰＡ１は、トランジスタパッケージＰＫＧ１に設けられたメイントランジスタＭＴ２により構成され、メイントランジスタＭＴ２のゲートに入力された第２分配信号を増幅してトランジスタＭＴ２のドレインから出力する。ここで、ピーク増幅器ＰＡ１は、例えば、Ｃ級にバイアスされ、第２分配信号を非線形増幅する。つまり、ピーク増幅器ＰＡ１は、高電力出力時にのみ増幅動作を行う。
（合成器１２）
　合成器１２は、キャリア増幅器ＣＡ１及びピーク増幅器ＰＡ１のそれぞれの出力信号を合成し、ドハティ増幅回路１の出力信号として出力する。例えば、合成器１２は、トランス、インピーダンス変換器、又は、マイクロ波帯等の信号を扱う場合には通常１／４波長の伝送経路等によって構成されている。
　ドハティ増幅回路１は、飽和出力電力近傍にて飽和を維持しながら動作するキャリア増幅器ＣＡ１と、飽和出力電力近傍のみで動作するピーク増幅器ＰＡ１と、を備えることで、飽和電力からバックオフをとった出力時においても、通常のＡ級、ＡＢ級の増幅回路よりも高い電力効率を実現している。
　ここで、キャリア増幅器ＣＡ１及びピーク増幅器ＰＡ１は、１個のパッケージに内蔵されている。そのため、キャリア増幅器ＣＡ１及びピーク増幅器ＰＡ１がそれぞれ別のパッケージに内蔵されている構成と比較して、ドハティ増幅回路１の小型化を実現することができる。また、キャリア増幅器ＣＡ１及びピーク増幅器ＰＡ１のそれぞれの出力から合成器１２における信号合成点までの伝送線路長が短くなるため、伝送損失が減少する、その結果、ドハティ増幅回路１の電力効率を向上させることができる。
（オートバイアス回路１０）
　オートバイアス回路１０は、キャリア増幅器ＣＡ１及びピーク増幅器ＰＡ１のそれぞれに対して自動でバイアス電流やバイアス電圧を設定する回路である。なお、図２には示されていないが、実際には、各増幅器の入出力信号線上に直流遮断用のキャパシタが設けられることでオートバイアス回路１０は動作する。オートバイアス回路１０の具体的な構成例については、図４等を用いて後述する。
　まず、オートバイアス回路１０は、サブトランジスタＳＴ１のドレイン電流（バイアス電流）を所定値Ｉａに保つようなサブトランジスタＳＴ１のゲート電圧を検出する。
　次に、オートバイアス回路１０は、検出されたゲート電圧に応じたバイアス電圧Ｖｂ１を（本例では、検出されたゲート電圧をそのままバイアス電圧Ｖｂ１として）メイントランジスタＭＴ１のゲートに供給する。それにより、キャリア増幅器ＣＡ１を構成するメイントランジスタＭＴ１のドレイン電流（バイアス電流）は所望値Ｉｂに設定される。例えば、バイアス電圧Ｖｂ１は、キャリア増幅器ＣＡ１がＡＢ級やＢ級の増幅器として動作するようなバイアス電圧値に設定される。
　ここで、サブトランジスタＳＴ１のバイアス電流をＩａ、メイントランジスタＭＴ１のバイアス電流をＩｂとすると、バイアス電流Ｉａ，Ｉｂの関係は、例えば、Ｉａ＝（Ｗａ／Ｗｂ）×Ｉｂと表される。
　次に、オートバイアス回路１０は、検出されたゲート電圧に応じたバイアス電圧Ｖｂ２をメイントランジスタＭＴ２のゲートに供給する。本例では、オートバイアス回路１０は、電圧加減算部１３を用いてバイアス電圧Ｖｂ１から電圧を減算することで、当該バイアス電圧Ｖｂ１より低い電圧レベルのバイアス電圧Ｖｂ２を生成する。それにより、ピーク増幅器ＰＡ１を構成するメイントランジスタＭＴ２のドレイン電流（バイアス電流）は所望値に設定される。例えば、バイアス電圧Ｖｂ２は、ピーク増幅器ＰＡ１がＣ級増幅器として動作するようなバイアス電圧値に設定される。
　図３は、各クラスの増幅回路の出力振幅とドレイン電流との関係を示す図である。前述のように、キャリア増幅器ＣＡ１は、例えば、出力振幅の増加に伴ってドレイン電流が増加するＡＢ級にバイアスされる。
　ここで、仮に、オートバイアス回路１０がメイントランジスタＭＴ１のゲートに直接バイアス電圧Ｖｂ１を供給する構成である場合、キャリア増幅器ＣＡ１のドレイン電流は、出力振幅が増加しても、オートバイアス回路１０が有する所望の負帰還作用によって、一定の値に保持されてしまう（図３の点線）。そのため、キャリア増幅器ＣＡ１は所望の増幅動作を行うことができない。また、通常、ドレイン電流の検出のために電源とキャリア増幅器ＣＡ１のドレインとの間には抵抗素子等の電流検出素子が設けられる。そのため、この電流検出素子によって消費電力が増大してしまう。
　そこで、本実施の形態にかかるオートバイアス回路１０は、サブトランジスタＳＴ１を用いてバイアス電圧Ｖｂ１（Ｖｂ２）を検出し設定している。ここで、サブトランジスタＳＴ１には信号の入出力が無いため、バイアス電圧Ｖｂ１は信号の入出力によって変化することはない。つまり、キャリア増幅器ＣＡ１のバイアス電圧Ｖｂ１は信号の入出力によらずオートバイアス回路１０によって所望の値に保たれる。そのため、キャリア増幅器ＣＡ１のドレイン電流は、出力振幅が増加しても一定の値に保持されることはない（図３の実線）。そのため、キャリア増幅器ＣＡ１は所望の増幅動作を行うことができる。さらに、サブトランジスタＳＴ１のサイズが小さいため、電源とサブトランジスタＳＴ１のドレインとの間に抵抗素子等の電流検出素子が設けられた場合でも、この電流検出素子によって消費される電力をより小さくすることが可能である。
　このように、トランジスタパッケージＰＫＧ１を用いて、オートバイアス機能が付加されたドハティ増幅回路を構成することができる。ここで、トランジスタパッケージＰＫＧ１は、サブトランジスタＳＴ１のサイズが小さいため、オートバイアス機能が付加されたドハティ増幅回路を小規模で実現することができる。
　また、キャリア増幅器ＣＡ１及びピーク増幅器ＰＡ１のそれぞれの出力から信号合成点までの伝送線路長が短くなるため、伝送損失が減少する。その結果、ドハティ増幅回路１の電力効率を向上させることができる。
　なお、サブトランジスタＳＴ１のゲート電圧は、例えば、ドハティ増幅回路１の前段に設けられた非常に小さい出力電力のドライバ又はプリドライバのバイアス設定に用いられてもよい。ここで、非常に小さいとは、動作点近傍で出力電力によらずドレイン電流が略一定とみなせる領域のことを指す。オートバイアス回路１０によって消費される電力の一部を、ドライバ又はプリドライバのバイアス設定に用いることができるため、増幅回路全体の電力効率をさらに向上させることができる。なお、当然ながら、ドライバ又はプリドライバは、例えば、図２に示すようなオートバイアス機能付きのドハティ増幅回路の構成を有していてもよい。
　また、図２に示すオートバイアス回路１０の構成は本発明の動作原理を説明する一例にすぎず、同等の機能を有する他の構成に適宜変更可能である。以下、幾つかの具体例を説明する。
（ドハティ増幅回路１の第１具体的構成例）
　図４は、ドハティ増幅回路１の第１具体的構成例を示す図である。図４では、オートバイアス回路１の具体的構成例が示されている。
　図４に示すオートバイアス回路１０は、容量素子Ｃ１～Ｃ５と、コイルＬ１～Ｌ６と、抵抗素子Ｒ１～Ｒ４と、電圧加減算部１３と、バイポーラトランジスタＴｒ１と、トランジスタパッケージＰＫＧ１に設けられたサブトランジスタＳＴ１と、を有する。ここで、コイルＬ１～Ｌ６はＲＦチョークコイルを意味している。
　抵抗素子Ｒ１，Ｒ２は、接地電圧端子ＧＮＤと電源電圧端子Ｖｄｄ１との間に直列に設けられている。バイポーラトランジスタＴｒ１では、ベースが抵抗素子Ｒ１，Ｒ２間のノードに接続され、コレクタがノードＮ１に接続され、エミッタがノードＮ２に接続されている。抵抗素子Ｒ３は、電源電圧端子Ｖｄｄ２とノードＮ１との間に設けられている。抵抗素子Ｒ４は、電源電圧端子Ｖｄｄ１とノードＮ２との間に設けられている。
　容量素子Ｃ１は、ドハティ増幅回路１の外部入力端子と分配器１１の入力端子との間のノードと、キャリア増幅器ＣＡ１の入力端子（トランジスタＭＴ１のゲート電極）と、の間に設けられている。容量素子Ｃ２は、分配器１１の出力端子と、ピーク増幅器ＰＡ１の入力端子（トランジスタＭＴ２のゲート電極）と、の間に設けられている。容量素子Ｃ３は、キャリア増幅器ＣＡ１の出力端子（トランジスタＭＴ１のドレイン電極）と、合成器１２の入力端子と、の間に設けられている。容量素子Ｃ４は、ピーク増幅器ＰＡ１の出力端子（トランジスタＭＴ２のドレイン電極）と、ドハティ増幅回路１の外部出力端子と合成器１２の出力端子との間のノードと、の間に設けられている。容量素子Ｃ５は、接地電圧端子ＧＮＤと、ノードＮ１と、の間に設けられている。
　コイルＬ１は、キャリア増幅器ＣＡ１の入力端子と、ノードＮ１と、の間に設けられている。コイルＬ２は、ピーク増幅器ＰＡ１の入力端子と、ノードＮ１と、の間に設けられている。コイルＬ３は、キャリア増幅器ＣＡ１の出力端子と、電源電圧端子Ｖｄｄ１と、の間に設けられている。コイルＬ４は、ピーク増幅器ＰＡ１の出力端子と、電源電圧端子Ｖｄｄ１と、の間に設けられている。コイルＬ５は、サブトランジスタＳＴ１のゲート電極と、ノードＮ１と、の間に設けられている。コイルＬ６は、サブトランジスタＳＴ１のドレイン電極と、ノードＮ２と、の間に設けられている。電圧加減算部１３は、コイルＬ２と、ノードＮ１と、の間に設けられている。
　なお、不要発振防止のため、サブトランジスタＳＴ１の入出力は適切に終端することが好ましい。また、回路の配置や用途が決まっているのであれば、ゲートバイアスはパッケージ内においてＲＦチョークして配線しておくことも可能である。
（ドハティ増幅回路１の第２具体的構成例）
　図５は、ドハティ増幅回路１の第２具体的構成例をドハティ増幅回路１ａとして示す図である。図５に示すドハティ増幅回路１ａは、図４に示すドハティ増幅回路１と比較して、電圧加減算部１３として、Ｎ（Ｎは自然数）個のダイオードＤ１～ＤＮと、抵抗素子Ｒ１３と、を備える。
　ダイオードＤ１～ＤＮは、ノードＮ１とコイルＬ２との間に直列に設けられている。なお、各ダイオードＤ１～ＤＮのアノードはノードＮ１側に接続され、各ダイオードＤ１～ＮのカソードはコイルＬ２側に接続されている。抵抗素子Ｒ１３は、ダイオードＤ１～ＤＮとコイルＬ２との間のノードと、電源電圧端子Ｖｄｄ３と、の間に設けられている。
　ここで、ダイオード１個当たりの電圧降下分をＶｆとすると、バイアス電圧Ｖｂ１，Ｖｂ２の関係は、Ｖｂ２＝Ｖｂ１－Ｎ×Ｖｆと表される。ダイオード１個当たりの電圧降下分は０．７Ｖ程度であるから、例えば、ダイオードの数が３個の場合、バイアス電圧Ｖｂ１，Ｖｂ２間に生じる電位差は２．１Ｖ程度である。なお、当然ながら電圧降下の程度の異なるダイオードと組み合わせて用いられてもよい。
（ドハティ増幅回路１の第３具体的構成例）
　図６は、ドハティ増幅回路１の第３具体的構成例をドハティ増幅回路１ｂとして示す図である。図６に示すドハティ増幅回路１ｂは、図４に示すドハティ増幅回路１と比較して、電圧加減算部１３として、ツェナーダイオードＺＤ１と、抵抗素子Ｒ１３と、を備える。
　ツェナーダイオードＺＤ１のカソードはノードＮ１に接続され、ツェナーダイオードＺＤ１のアノードはコイルＬ２に接続されている。抵抗素子Ｒ１３は、ツェナーダイオードＺＤ１とコイルＬ２との間のノードと、電源電圧端子Ｖｄｄ３と、の間に設けられている。
　ここで、ツェナーダイオードＺＤ１のブレークダウン電圧をＶｚｄとすると、バイアス電圧Ｖｂ１，Ｖｂ２の関係は、Ｖｂ２＝Ｖｂ１－Ｖｚｄと表される。
（ドハティ増幅回路１の第４具体的構成例）
　図７は、ドハティ増幅回路１の第４具体的構成例をドハティ増幅回路１ｃとして示す図である。図７に示すドハティ増幅回路１ｃは、図４に示すドハティ増幅回路１と比較して、電圧加減算部１３として、ＮＰＮ型のバイポーラトランジスタＴｒ２と、抵抗素子Ｒ１１～Ｒ１３と、を備える。
　バイポーラトランジスタＴｒ２のコレクタはノードＮ１に接続され、バイポーラトランジスタＴｒ２のエミッタはコイルＬ２に接続されている。抵抗素子Ｒ１１は、バイポーラトランジスタＴｒ２のベース及びコレクタ間に設けられている。抵抗素子Ｒ１２は、バイポーラトランジスタＴｒ２のベース及びエミッタ間に設けられている。抵抗素子Ｒ１３は、バイポーラトランジスタＴｒ２のエミッタと、電源電圧端子Ｖｄｄ３と、の間に設けられている。
　ここで、バイポーラトランジスタＴｒ２のコレクタ－エミッタ間電圧をＶｔｒ２とすると、バイアス電圧Ｖｂ１，Ｖｂ２の関係は、Ｖｂ２＝Ｖｂ１－Ｖｔｒ２と表される。ただし、バイポーラトランジスタＴｒ２のベース－エミッタ間電圧をＶｂｅとすると、Ｖｔｒ２≒（１＋Ｒ１１／Ｒ１２）・Ｖｂｅである。
（ドハティ増幅回路１の第５具体的構成例）
　図８は、ドハティ増幅回路１の第５具体的構成例をドハティ増幅回路１ｄとして示す図である。図８に示すドハティ増幅回路１ｄは、図４に示すドハティ増幅回路１と比較して、電圧加減算部１３として、ＰＮＰ型のバイポーラトランジスタＴｒ３と、抵抗素子Ｒ１１～Ｒ１３と、を備える。
　バイポーラトランジスタＴｒ３のエミッタはノードＮ１に接続され、バイポーラトランジスタＴｒ３のコレクタはコイルＬ２に接続されている。抵抗素子Ｒ１１は、バイポーラトランジスタＴｒ３のベース及びエミッタ間に設けられている。抵抗素子Ｒ１２は、バイポーラトランジスタＴｒ３のベース及びコレクタ間に設けられている。抵抗素子Ｒ１３は、バイポーラトランジスタＴｒ３のコレクタと、電源電圧端子Ｖｄｄ３と、の間に設けられている。
　ここで、バイポーラトランジスタＴｒ３のコレクタ－エミッタ間電圧をＶｔｒ３とすると、バイアス電圧Ｖｂ１，Ｖｂ２の関係は、Ｖｂ２＝Ｖｂ１－Ｖｔｒ３と表される。ただし、バイポーラトランジスタＴｒ３のベース－エミッタ間電圧をＶｂｅとすると、Ｖｔｒ３≒（１＋Ｒ１２／Ｒ１１）・Ｖｂｅと表される。
　図５～図８に示す電圧加減算部１３の具体的構成例は、何れも単純な構成であるため、例えばオートバイアス回路１０、メイントランジスタＭＴ１，ＭＴ２、及び、サブトランジスタＳＴ１の全部又は一部とともに集積化したり同一パッケージに搭載することができる。なお、当然ながら、ダイオードの温度特性を補償する回路等がさらに設けられてもよい。
＜実施の形態３＞
　本実施の形態では、図１に示すトランジスタパッケージＰＫＧ１が適用されたドハティ増幅回路の他の例として、拡張型ドハティ増幅回路について説明する。
（ドハティ増幅回路２の第１構成例）
　図９は、実施の形態３に係るドハティ増幅回路２の第１構成例を示す図である。図９に示すドハティ増幅回路２は、キャリア増幅器ＣＡ１と、ピーク増幅器ＰＡ１と、分配器１１と、合成器１２と、を備える。各構成要素の基本動作及び接続関係については、前述のとおりであるため、その説明を省略する。
　図９の例では、キャリア増幅器ＣＡ１がトランジスタＭＴ１によって構成され、ピーク増幅器ＰＡ１がトランジスタＭＴ２によって構成されている。つまり、キャリア増幅器ＣＡ１及びピーク増幅器ＰＡ１は、互いに同じサイズのトランジスタにより構成されている。そのため、図９に示すドハティ増幅回路２では、キャリア増幅器ＣＡ１及びピーク増幅器ＰＡ１のそれぞれに分配される電力が同じになる。
（ドハティ増幅回路２の第２構成例）
　図１０は、実施の形態３に係るドハティ増幅回路２の第２構成例をドハティ増幅回路２ａとして示す図である。図１０に示すドハティ増幅回路２ａでは、図９に示すドハティ増幅回路２と比較して、キャリア増幅器ＣＡ１の構成が異なる。
　具体的には、図１０に示すキャリア増幅器ＣＡ１は、メイントランジスタＭＴ１及びサブトランジスタＳＴ１により構成され、トランジスタＭＴ１，ＳＴ１のゲートに入力された第１分配信号を増幅してトランジスタＭＴ１，ＳＴ１のドレインから出力する。図１０に示すドハティ増幅回路２ａのその他の構成については、図９に示すドハティ増幅回路２の場合と同様であるため、その説明を省略する。
　図１０に示すドハティ増幅回路２ａでは、キャリア増幅器ＣＡ１及びピーク増幅器ＰＡ１のそれぞれに分配される電力が異なる。つまり、図１０に示すドハティ増幅回路２ａは、所謂、拡張型ドハティ増幅回路を構成している。
（ドハティ増幅回路２の第３構成例）
　図１１は、実施の形態３に係るドハティ増幅回路２の第３構成例をドハティ増幅回路２ｂとして示す図である。図１１に示すドハティ増幅回路２ｂでは、図１０に示すドハティ増幅回路２ａと比較して、キャリア増幅器ＣＡ１及びピーク増幅器ＰＡ１の配置が入れ替わっている。
　具体的には、図１１に示すキャリア増幅器ＣＡ１は、メイントランジスタＭＴ２及びサブトランジスタＳＴ１により構成され、トランジスタＭＴ２，ＳＴ１のゲートに入力された第１分配信号を増幅してトランジスタＭＴ２，ＳＴ１のドレインから出力する。図１１に示すピーク増幅器ＰＡ１は、メイントランジスタＭＴ１により構成され、メイントランジスタＭＴ１のゲートに入力された第２分配信号を増幅してメイントランジスタＭＴ１のドレインから出力する。図１１に示すドハティ増幅回路２ｂのその他の構成については、図９に示すドハティ増幅回路２の場合と同様であるため、その説明を省略する。
　図１１に示すドハティ増幅回路２ｂでは、図１０に示すドハティ増幅回路２ａと同様の比率で、キャリア増幅器ＣＡ１及びピーク増幅器ＰＡ１のそれぞれに電力が分配されている。つまり、図１１に示すドハティ増幅回路２ｂは、キャリア増幅器ＣＡ１及びピーク増幅器ＰＡ１の配置が入れ替わっていることを除いて、図１０に示すドハティ増幅回路２ａと同様の拡張型ドハティ増幅回路を構成している。
（ドハティ増幅回路２の第４構成例）
　図１２は、実施の形態３に係るドハティ増幅回路２の第４構成例をドハティ増幅回路２ｃとして示す図である。図１２に示すドハティ増幅回路２ｃでは、図９に示すドハティ増幅回路２と比較して、ピーク増幅器ＰＡ１の構成が異なる。
　具体的には、図１２に示すピーク増幅器ＰＡ１は、メイントランジスタＭＴ２及びサブトランジスタＳＴ１により構成され、トランジスタＭＴ２，ＳＴ１のゲートに入力された第２分配信号を増幅してトランジスタＭＴ２，ＳＴ１のドレインから出力する。図１２に示すドハティ増幅回路２ｃのその他の構成については、図９に示すドハティ増幅回路２の場合と同様であるため、その説明を省略する。
　図１２に示すドハティ増幅回路２ｃでは、キャリア増幅器ＣＡ１及びピーク増幅器ＰＡ１のそれぞれに分配される電力が異なる。つまり、図１２に示すドハティ増幅回路２ｃは、所謂、拡張型ドハティ増幅回路を構成している。
（ドハティ増幅回路２の第５構成例）
　図１３は、実施の形態３に係るドハティ増幅回路２の第５構成例をドハティ増幅回路２ｄとして示す図である。図１３に示すドハティ増幅回路２ｄでは、図１２に示すドハティ増幅回路２ｃと比較して、キャリア増幅器ＣＡ１及びピーク増幅器ＰＡ１の配置が入れ替わっている。
　具体的には、図１３に示すキャリア増幅器ＣＡ１は、メイントランジスタＭＴ２により構成され、メイントランジスタＭＴ２のゲートに入力された第１分配信号を増幅してメイントランジスタＭＴ２のドレインから出力する。図１３に示すピーク増幅器ＰＡ１は、メイントランジスタＭＴ１及びサブトランジスタＳＴ１により構成され、トランジスタＭＴ１，ＳＴ１のゲートに入力された第２分配信号を増幅してトランジスタＭＴ１，ＳＴ１のドレインから出力する。図１３に示すドハティ増幅回路２ｄのその他の構成については、図９に示すドハティ増幅回路２の場合と同様であるため、その説明を省略する。
　図１３に示すドハティ増幅回路２ｄでは、図１２に示すドハティ増幅回路２ｃと同様の比率で、キャリア増幅器ＣＡ１及びピーク増幅器ＰＡ１のそれぞれに電力が分配されている。つまり、図１３に示すドハティ増幅回路２ｄは、キャリア増幅器ＣＡ１及びピーク増幅器ＰＡ１の配置が入れ替わっていることを除いて、図１２に示すドハティ増幅回路２ｃと同様の拡張型ドハティ増幅回路を構成している。
　図１４は、図１０～図１３に示すドハティ増幅回路２ａ～２ｄの電力と電力効率との関係を示す図である。図１４に示すように、キャリア増幅器ＣＡ１及びピーク増幅器ＰＡ１に対する電力分配比が異なるドハティ増幅回路２ａ，２ｂとドハティ増幅回路２ｃ，２ｄとでは、電力に対する電力効率のピークが異なっているのがわかる。つまり、トランジスタパッケージＰＫＧ１を用いて、様々な動作特性の拡張型ドハティ増幅回路を構成することができる。
　このように、トランジスタパッケージＰＫＧ１を用いて、所望の動作特性及び所望の配置の拡張型ドハティ増幅回路を構成することができる。ここで、トランジスタパッケージＰＫＧ１は、サブトランジスタＳＴ１のサイズが小さいため、所望の動作特性及び所望の配置の拡張型ドハティ増幅回路を小規模で実現することができる。また、サブトランジスタＳＴ１の数を増やせば電力分配比を細かく調整することができる。
　さらに、キャリア増幅器ＣＡ１及びピーク増幅器ＰＡ１のそれぞれの出力から信号合成点までの伝送線路長が短くなるため、伝送損失が減少する。その結果、拡張ドハティ増幅回路の電力効率を向上させることができる。
＜実施の形態４＞
　図１５は、実施の形態４に係るトランジスタパッケージＰＫＧ２の概略を示す平面図である。図１５に示すトランジスタパッケージＰＫＧ２は、図１に示すトランジスタパッケージＰＫＧ１と比較して、サブトランジスタＳＴ１と同じ構造のサブトランジスタ（第２サブトランジスタ）ＳＴ２をさらに備える。図１５に示すトランジスタパッケージＰＫＧ２のその他の構成については、図１に示すトランジスタパッケージＰＫＧ１の場合と同様であるため、その説明を省略する。
　図１５の例では、平面視上、メイントランジスタＭＴ１、サブトランジスタＳＴ１、メイントランジスタＭＴ２、及び、サブトランジスタＳＴ１の順に並んでパッケージ内に配置されている。
　図１６は、図１５に示すトランジスタパッケージＰＫＧ２が適用されたドハティ増幅回路を説明するための図である。図１６では、図１５に示すトランジスタパッケージＰＫＧ２の３つの適用事例が示されている。ここで、図中の「キャリア」は、トランジスタがキャリア増幅器ＣＡ１を構成することを示し、「ピーク」は、トランジスタがピーク増幅器ＰＡ１を構成することを示し、「バイアス」は、トランジスタがオートバイアス回路１０を構成することを示し、「拡張」は、トランジスタが他のメイントランジスタとともにキャリア増幅器ＣＡ１又はピーク増幅器ＰＡ１を構成することを示している。なお、図１６に示す３つの適用事例はほんの一例にすぎない。
（トランジスタパッケージＰＫＧ２の変形例）
　図１７は、本実施の形態に係るトランジスタパッケージＰＫＧ２の変形例をトランジスタパッケージＰＫＧ３として示す平面図である。図１７に示すトランジスタパッケージＰＫＧ３では、図１５に示すトランジスタパッケージＰＫＧ２と比較して、各トランジスタの配置位置が異なる。
　図１７の例では、平面視上、メイントランジスタＭＴ１、サブトランジスタＳＴ１、サブトランジスタＳＴ１、及び、メイントランジスタＭＴ２の順に並んでパッケージ内に配置されている。
　図１８は、図１７に示すトランジスタパッケージＰＫＧ３が適用されたドハティ増幅回路を説明するための図である。図１８では、図１７に示すトランジスタパッケージＰＫＧ３の４つの適用事例が示されている。
　このように、トランジスタパッケージＰＫＧ２，ＰＫＧ３は、２つのサブトランジスタＳＴ１，ＳＴ２を備えているため、オートバイアス機能が付加された拡張型ドハティ増幅回路等、より様々な種類のドハティ増幅回路を構成することができる。ここで、トランジスタパッケージＰＫＧ２，ＰＫＧ３は、サブトランジスタＳＴ１，ＳＴ２のサイズが小さいため、様々な種類のドハティ増幅回路を小規模で実現することができる。
　なお、トランジスタパッケージＰＫＧ２に設けられるサブトランジスタの数は、３個以上であってもよい。同じく、トランジスタパッケージＰＫＧ２に設けられるメイントランジスタの数は、３個以上であってもよい。
　以上のように、上記実施の形態にかかるトランジスタパッケージＰＫＧ１～ＰＫＧ３は、オートバイアス機能が付加されたドハティ増幅回路や、所望の動作特性の拡張型ドハティ増幅回路等、様々な種類のドハティ増幅回路を構成することができる。様々な種類のドハティ増幅回路を共通のトランジスタパッケージにより構成することができるため、様々な種類のドハティ増幅回路を設計し製造する場合において設計工数や管理調整工数を減らして効率化することができる。ここで、トランジスタパッケージＰＫＧ１～ＰＫＧ２は、サブトランジスタのサイズが小さいため、様々な種類のドハティ増幅回路を小規模で実現することができる。
　上記実施の形態では、メイントランジスタＭＴ１，ＭＴ２及びサブトランジスタＳＴ１，ＳＴ２が電界効果トランジスタである場合を例に説明したが、これに限られない。メイントランジスタＭＴ１，ＭＴ２及びサブトランジスタＳＴ１，ＳＴ２は、バイポーラトランジスタであってもよい。なお、電界効果トランジスタのサイズがゲート幅により代表的に表されるのに対し、バイポーラトランジスタのサイズはエミッタ面積により表されることとなる。また、電界効果トランジスタが電圧制御素子であるのに対し、バイポーラトランジスタは電流制御素子であるため、バイポーラトランジスタが用いられる場合には、バイアス等は電流によって与えられることとなる等、当業者にとっては容易な変更がなされることで本発明が成り立つことは言うまでもない。
　なお、必ずしも好適ではないが、トランジスタパッケージＰＫＧ１～ＰＫＧ３は、サブトランジスタＳＴ１，ＳＴ２のサイズをメイントランジスタＭＴ１，ＭＴ２のサイズと同等程度にして構成されてもよい。
　以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０１４年１月３１日に出願された日本出願特願２０１４－１７１７１を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　１　ドハティ増幅回路
　１ａ～１ｄ　ドハティ増幅回路
　２　ドハティ増幅回路
　２ａ～２ｄ　ドハティ増幅回路
　１０　オートバイアス回路
　１０ａ～１０ｄ　オートバイアス回路
　１１　分配器
　１２　合成器
　１３　電圧加減算部
　１３ａ～１３ｄ　電圧加減算部
　Ｃ１～Ｃ５　容量素子
　ＣＡ１　キャリア増幅器
　Ｄ１～ＤＮ　ダイオード
　ＤＭＴ１　ドレイン電極
　ＤＭＴ２　ドレイン電極
　ＤＳＴ１　ドレイン電極
　ＤＳＴ２　ドレイン電極
　ＧＭＴ１　ゲート電極
　ＧＭＴ２　ゲート電極
　ＧＳＴ１　ゲート電極
　ＧＳＴ２　ゲート電極
　Ｌ１～Ｌ６　コイル
　ＭＴ１，ＭＴ２　メイントランジスタ
　ＰＡ１　ピーク増幅器
　ＰＫＧ１～ＰＫＧ３　トランジスタパッケージ
　Ｒ１～Ｒ４　抵抗素子
　Ｒ１１～Ｒ１３　抵抗素子
　ＳＴ１，ＳＴ２　サブトランジスタ
　Ｔｒ１～Ｔｒ３　バイポーラトランジスタ
　ＺＤ１　ツェナーダイオード

Claims (18)

  1. 　第１及び第２メイントランジスタと、
    　前記第１及び前記第２メイントランジスタと同じパッケージ内に設けられ、前記第１及び前記第２メイントランジスタよりもサイズの小さい第１サブトランジスタと、を備えたトランジスタパッケージ。
  2. 　請求項１に記載のトランジスタパッケージを備えた増幅回路であって、
    　入力信号を分配して第１及び第２分配信号を生成する分配器と、
    　少なくとも前記第１メイントランジスタにより構成され、前記第１分配信号を線形増幅する第１増幅器と、
    　少なくとも前記第２メイントランジスタにより構成され、前記第２分配信号を非線形増幅する第２増幅器と、
    　前記第１及び前記第２増幅器のそれぞれの出力信号を合成する合成器と、を備えた、増幅回路。
  3. 　前記第１サブトランジスタは、前記第１又は前記第２メイントランジスタとともに、前記第１又は第２増幅器を構成する、請求項２に記載の増幅回路。
  4. 　前記第１メイントランジスタ、前記第２メイントランジスタ及び前記第１サブトランジスタは、何れも電界効果トランジスタであって、
    　前記第１サブトランジスタのドレイン電流を所定値に保つような前記第１サブトランジスタのゲート電圧を検出し、検出された前記ゲート電圧に応じた第１バイアス電圧を前記第１メイントランジスタのゲートに供給することで前記第１増幅器の動作点を設定する、オートバイアス回路をさらに備えた、請求項２に記載の増幅回路。
  5. 　前記オートバイアス回路は、さらに、検出された前記ゲート電圧に応じた第２バイアス電圧を前記第２メイントランジスタのゲートに供給することで前記第２増幅器の動作点を設定する、請求項４に記載の増幅回路。
  6. 　前記第１メイントランジスタ、前記第２メイントランジスタ及び前記第１サブトランジスタは、何れもバイポーラトランジスタであって、
    　前記第１サブトランジスタのコレクタ電流を所定値に保つような前記第１サブトランジスタのベース電流を検出し、検出された前記ベース電流に応じた第１バイアス電流を前記第１メイントランジスタのベースに供給することで前記第１増幅器の動作点を設定する、オートバイアス回路をさらに備えた、請求項２に記載の増幅回路。
  7. 　前記オートバイアス回路は、さらに、検出された前記ベース電流に応じた第２バイアス電流を前記第２メイントランジスタのベースに供給することで前記第２増幅器の動作点を設定する、請求項６に記載の増幅回路。
  8. 　前記第１メイントランジスタ、前記第２メイントランジスタ及び前記第１サブトランジスタの単位サイズあたりの特性は略同一である、請求項２～７の何れか一項に記載の増幅回路。
  9. 　前記第１及び前記第２メイントランジスタよりもサイズの小さい第２サブトランジスタをさらに備えた請求項１に記載のトランジスタパッケージ。
  10. 　請求項９に記載のトランジスタパッケージを備えた増幅回路であって、
    　入力信号を分配して第１及び第２分配信号を生成する分配器と、
    　少なくとも前記第１メイントランジスタにより構成され、前記第１分配信号を線形増幅する第１増幅器と、
    　少なくとも前記第２メイントランジスタにより構成され、前記第２分配信号を非線形増幅する第２増幅器と、
    　前記第１及び前記第２増幅器のそれぞれの出力信号を合成する合成器と、を備えた、増幅回路。
  11. 　前記第１サブトランジスタは、前記第１又は前記第２メイントランジスタとともに、前記第１又は第２増幅器を構成する、請求項１０に記載の増幅回路。
  12. 　前記第１メイントランジスタ、前記第２メイントランジスタ、前記第１サブトランジスタ及び前記第２サブトランジスタは、何れも電界効果トランジスタであって、
    　前記第２サブトランジスタのドレイン電流を所定値に保つような前記第２サブトランジスタのゲート電圧を検出し、検出された前記ゲート電圧に応じた第１バイアス電圧を前記第１メイントランジスタのゲートに供給することで前記第１増幅器の動作点を設定し、かつ、検出された前記ゲート電圧に応じた第２バイアス電圧を前記第２メイントランジスタのゲートに供給することで前記第２増幅器の動作点を設定する、オートバイアス回路をさらに備えた、請求項１０又は１１に記載の増幅回路。
  13. 　前記第１メイントランジスタ、前記第２メイントランジスタ、前記第１サブトランジスタ及び前記第２サブトランジスタは、何れもバイポーラトランジスタであって、
    　前記第２サブトランジスタのコレクタ電流を所定値に保つような前記第２サブトランジスタのベース電流を検出し、検出された前記ベース電流に応じた第１バイアス電流を前記第１メイントランジスタのベースに供給することで前記第１増幅器の動作点を設定し、かつ、検出された前記ベース電流に応じた第２バイアス電流を前記第２メイントランジスタのベースに供給することで前記第２増幅器の動作点を設定する、オートバイアス回路をさらに備えた、請求項１０又は１１に記載の増幅回路。
  14. 　前記第１メイントランジスタ、前記第２メイントランジスタ、前記第１サブトランジスタ及び第２サブトランジスタの単位サイズあたりの特性は略同一である、請求項１０～１３の何れか一項に記載の増幅回路。
  15. 　前記サイズはゲート幅である、請求項１又は９に記載のトランジスタパッケージ。
  16. 　前記サイズはゲート幅である、請求項２～８、１０～１４の何れか一項に記載の増幅回路。
  17. 　第１及び第２メイントランジスタと、前記第１及び前記第２メイントランジスタよりもサイズの小さい第１サブトランジスタと、を同じパッケージ内に設ける、トランジスタの構成方法。
  18. 　前記サイズはゲート幅である、請求項１７に記載のトランジスタの構成方法。
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