JP3265675B2 - バイアス回路およびこれを用いた集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はバイアス回路およびこれ
を用いた集積回路に関し、特に高周波帯で用いられるト
ランジスタのバイアス回路およびこのバイアス回路を用
いた高周波帯のモノリシック集積回路に関する。

【０００２】

【従来の技術】従来の電界効果トランジスタのバイアス
回路は、主に図１５に示す固定バイアス（Ａ）、（Ｂ）
に示す自己バイアスおよび（Ｃ）に示す電圧分割バイア
スの各回路のなかから、主回路の電界効果トランジスタ
に対し所望の特性を得るに適切と思われる方式が選択し
用いられていた。もちろん、主回路の電界効果トランジ
スタが複数の場合には２つ以上の方式を併用することも
あるが、各電界効果トランジスタのバイアス回路は基本
的には各々独立であり、相互作用は基本的に無いような
構成となっていた。

【０００３】上記固定、自己および電圧分割の各バイア
ス回路はそれぞれ一般に下記に示すような特徴を有して
いる。

【０００４】固定バイアス回路は、ソースを接地しゲー
トにバイアス電圧ＶＧを供給する回路である。この回路
の利点は（１）動作点を自由に選択できる、（２）ソー
スが直接接地されるので利得等の高周波特性が優れてい
る、（３）構成が最も簡単で小さくできることである。
欠点は、（１）バイアス電源ととして２電源必要であ
る、（２）素子のばらつき（すなわち、ドレイン電流飽
和値Ｉｄｓｓ）がそのままドレイン電流（Ｉｄ）のばら
つきになることである。

【０００５】自己バイアス回路は、ソースに一端がバイ
アス電圧ＶＧまたは接地電位に接続されたソース抵抗Ｒ
ｓを接続し、ゲートに抵抗Ｒ２を介して上記バイアス電
圧ＶＧまたは接地電位を供給する回路である。この回路
の利点は、（１）ソース抵抗ＲｓによりＩｄのばらつき
が抑えられる、（２）ソース抵抗Ｒｓ側を接地電位とす
ればバイアス電源は単電源でよいことである。欠点は
（１）ＩｄによりＲｓが決定され設計の自由度が小さ
い、（２）利得等の高周波特性が劣化する、（３）Ｒｓ
で消費されるエネルギーの分だけ効率が低下することで
ある。

【０００６】電圧分割バイアス回路は、自己バイアス回
路と同様の抵抗Ｒｓ，Ｒ２に加えて、ゲートに抵抗Ｒ１
を介して電源ＶＤをさらに供給し、電源ＶＤとＶＧ間の
電圧を抵抗Ｒ１，Ｒ２で分割した電圧を供給する回路で
ある。この回路の利点は、（１）設計自由度がある、
（２）Ｉｄのばらつきが最も小さく抑えられる、（３）
ソース抵抗Ｒｓ側を接地電位とすればバイアス電源は単
電源でよいことであり、欠点は（１）利得等と高周波特
性が劣化する、（２）Ｒｓで消費されるエネルギーの分
だけ効率が低下する、（３）構成が複雑で大きくなるこ
とである。なお、上記自己バイアス回路および電圧分割
バイアス回路では、高周波用途では、高周波的にソース
を接地する目的でソース抵抗Ｒｓに並列にコンデンサが
付加される。

【０００７】また、図１５（Ｄ）に示すような自動バイ
アス回路も考案されている。これはドレイン電流Ｉｄを
検出しこの情報をゲートバイアスにフィードバックしド
レイン電流Ｉｄを一定値に保つ方式で、トランジスタを
用いた一種の閉ループ制御回路である。この回路の利点
は、（１）設計自由度がある、（２）Ｉｄのばらつきが
最も小さく抑えられることであり、欠点は、構成が複雑
で大きくなることである。

【０００８】従来のバイポーラトランジスタのバイアス
回路も電界効果トランジスタと同様に、図１６（Ａ）、
（Ｂ）、（Ｃ）に示すようなバイアス回路の中から、適
切と思われる回路が選択し用いられていた。各バイアス
回路の特徴は、電界効果トランジスタの場合に示したも
のと同様である。

【０００９】

【発明が解決しようとする課題】この従来のバイアス回
路では、上述したようにそれぞれ一長一短があり、例え
ば、利得等の高周波特性を最優先にするために固定バイ
アス回路を用いると、製造上の素子のばらつきに対応し
ドレイン電流がそのままばらつくことを許容するか、あ
るいは許容できない場合には個々のバイアス調整を要す
るという欠点があった。また、上記ばらつきを吸収し歩
留まりを向上するなどの目的で電圧分割バイアスを用い
ると、利得等の高周波特性の劣化を許容せざるをえない
という欠点があった。

【００１０】さらに、自己バイアス回路および電圧分割
バイアス回路においては、高周波的にソースを接地する
ためにソース抵抗に並列に数ｐＦ〜数百ｐＦ程度のコン
デンサを付加する必要があり、回路規模の増大のみなら
ず、固定バイアス回路のような理想的な接地よりは利得
等の特性が劣るという欠点があった。

【００１１】また、自動バイアス回路では高周波特性を
確保しつつ、素子の製造ばらつきを吸収できるが、構成
および設計が複雑となり、閉ループ回路を構成している
ため、ループの発振等には注意が必要であるという欠点
があった。

【００１２】

【課題を解決するための手段】本発明のバイアス回路お
よびこれを用いた集積回路は、ゲートまたはベースに動
作点設定用の固定バイアス電圧または電流である固定バ
イアス信号が供給され直流的にソースまたはエミッタ接
地された電界効果トランジスタまたはバイポーラトラン
ジスタである第一のトランジスタを含み主機能を有する
主回路と、前記第一のトランジスタと同一の工程により
同時に形成した第二のトランジスタと前記第二のトラン
ジスタにバイアス電圧または電流を供給する副バイアス
回路とを含み前記第二のトランジスタのバイアス動作を
反映する第一および第二の電極の各々の電圧信号である
第一および第二のバイアス参照電圧を発生する副回路
と、前記第一および第二のバイアス参照電圧を演算処理
し前記固定バイアス信号を生成する演算回路とを備えて
構成されている。

【００１３】

【実施例】次に本発明について図面を用いて説明する。
図１は本発明の第一の実施例のバイアス回路を示す回路
図である。本実施例のバイアス回路は主要機能素子であ
る電界効果トランジスタ１を含む主回路２と、電界効果
トランジスタ１と同一チップ上に同一工程で同時に作ら
れた他のトランジスタ３および複数個の抵抗により構成
されバイアス参照電圧Ｖ１，Ｖ２を発生する副回路４
と、バイアス参照電圧Ｖ１，Ｖ２を演算処理しトランジ
スタ１のバイアス電圧Ｖ３を生成する演算回路５とを備
える。

【００１４】主回路２のトランジスタ１はソース接地の
固定バイアス方式でありドレイン端子には電圧ＶＤが供
給される。トランジスタ１のゲートには、副回路４の出
力電圧Ｖ１およびＶ２の差電圧Ｖ３＝Ｖ１−Ｖ２を出力
する演算回路５の出力電圧Ｖ３が供給される。したがっ
て、トランジスタ１のゲートバイアス電圧Ｖｇｓ１は、
トランジスタ３のゲートバイアス電圧Ｖｇｓｒと同一で
あり、次式で示される。

【００１５】Ｖｇｓ１＝Ｖ３＝Ｖｇｓｒ 図２は、ガリウム砒素電界効果トランジスタの平均的な
電圧電流特性およびそのばらつきの一例を示す図であ
る。

【００１６】副回路４は電圧分割バイアス方式が用いら
れてあり、図２（Ａ）に示すように、トランジスタ３の
ドレイン電流飽和値（Ｉｄｓｓ）が直線（Ｈ），
（Ｔ），（Ｌ）のようにばらついても、ドレイン電流Ｉ
ｄのばらつきがΔＩの範囲内に収まるようなゲートバイ
アス電圧Ｖｇｓｒを生成する抵抗Ｒ１，Ｒ２，Ｒｓの値
が設定されている。

【００１７】すなわち、図２（Ｂ）に示される電圧分割
バイアス回路において、 ｉ＝（Ｖｄｒ−Ｖｇｒ）／（Ｒ１＋Ｒ２） …（１） Ｖｇｓｒ＝Ｒ２／（Ｒ１＋Ｒ２）・（Ｖｄｒ−Ｖｇｒ）−Ｒｓ・Ｉｄ ＝Ｒ２・ｉ−Ｒｓ・Ｉｄ …（２） である故、トランジスタの相互コンダクタンスｇｍを一
定値とすると図２（Ａ）より直線Ｈおよび（Ｌ）は式
（３），（４）で示される。 Ｉｈ＝ｇｍ・Ｖｇｓ＋Ｉｄｓｓｈ …（３） Ｉ１＝ｇｍ・Ｖｇｓ＋Ｉｄｓｓｈ−ΔＩ ＝Ｉｈ−ΔＩ …（４） したがって、 Ｉｄｈｈ＝（Ｒ２・ｉ−Ｖｇｓｈ）／Ｒｓ ＝ｇｍ・Ｖｇｓｈ＋Ｉｄｓｓｈ …（５） Ｉｄｌｌ＝（Ｒ２・ｉ−Ｖｇｓｌ）／ＲＳ ＝ｇｍ・Ｖｇｓｌ＋Ｉｄｓｓｈ−ΔＩ …（６） 式（５），（６）より Ｖｇｓｈ＝（Ｒ２・ｉ−Ｒｓ・Ｉｄｓｓｈ）／（１＋ｇｍ・Ｒｓ） …（７） Ｖｇｓｌ＝｛Ｒ２・ｉ−Ｒｓ（Ｉｄｓｓｈ−ΔＩｄ）｝／（１＋ｇｍ・ＲＳ） …（８） ∴ΔＩ＝（Ｒ２・ｉ−Ｖｇｓｈ）／Ｒｓ−（Ｒ２・ｉ−Ｖｇｓｌ）／Ｒｓ ＝（Ｖｇｓｌ−Ｖｇｓｈ）／Ｒｓ＝ΔＩｄ／（１＋ｇｍ・Ｒｓ）…（９） ∴ΔＩ／ΔＩｄ＝１／（１＋ｇｍ・Ｒｓ） …（１０） すなわち、固定バイアス回路におけるドレイン電流ばら
つきΔＩｄに対し、電圧分割バイアス回路のドレイン電
流ばらつきΔＩは１／（１＋ｇｍ・Ｒｓ）に改善され
る。トランジスタ１およびトランジスタ３は同一チップ
上に同一工程で同時に製造された素子であるゆえ、両素
子のばらつきには正の強い相関がある。

【００１８】これにより、主回路２のトランジスタ１は
固定バイアス回路として高周波特性を損なうことなく、
トランジスタ３を含む副回路４から得られるＶ１，Ｖ２
なる電圧情報、すなわちトランジスタ３のゲートバイア
ス電圧Ｖｇｓｒと同一の電圧をトランジスタ１のバイア
ス電圧として供給することにより、素子の製造ばらつき
に対応するトランジスタ１のドレイン電流のばらつきを
抑圧することが可能となる。

【００１９】式（１０）から明らかなように、Ｒｓおよ
びｇｍが大きいほど、トランジスタ１のドレイン電流の
ばらつきは改善される。しかし、通常、電圧分割バイア
ス方式においてＲｓを大きくすると、Ｒｓで消費される
電力が増大しエネルギー効率が低下するため、あまり大
きくはできなかった。一方、本実施例によれば、副回路
４は主回路２とは独立であり、副回路４のトランジスタ
３は小規模でよいため回路電流は小さくできる。ゆえに
Ｒｓでの消費電力も小さい。したがって、Ｒｓの値を大
きく設定することが可能となるため、通常の電圧分割バ
イアス回路に比較して、よりドレイン電流のばらつきを
小さく抑えることが可能となる。

【００２０】さらに、主回路２で電圧分割バイアス回路
を用いた場合には、前述のごとくソース抵抗Ｒｓと並列
にコンデンサを付加する必要があるが、本実施例の方式
によればコンデンサを付加する必要はなく回路を小型化
できる。このことは、後述するように主回路の電界効果
トランジスタが複数個の場合に特に有効である。

【００２１】次に、具体的な設計例を示す。図２におい
て、素子のゲート幅１００μｍの場合、素子の特性およ
びばらつきは次のようになる。すなわち、Ｉｄｓｓ＝２
０ｍＡ，ｇｍ＝１５ｍＳ（一定）、ΔＩｄ＝１０ｍＡと
し、また、Ｉｄ＝７．５±０．７５ｍＡ（ΔＩ＝１．５
ｍＡ）に設定するとすれば、式（１０）より、ソース抵
抗Ｒｓは次式で求められる。 Ｒｓ＝１／ｇｍ・（ΔＩｄ／ΔＩ−１） ・・・（１１） ∴Ｒｓ ３７８Ω ここで、Ｉｄｓ＝７．５ｍＡの特に、トランジスタのド
レイン・ソース間電圧Ｖｄｓとして通常２Ｖ以上確保す
る必要があるため、 Ｖｄｓ＝（Ｖｄｒ−Ｖｇｒ）−Ｉｄ・Ｒｓ＞２Ｖ ∴Ｒｓ＜（Ｖｄｒ−Ｖｇｒ−２）／Ｉｄ でなければならない。Ｖｄｒ＝５Ｖ、Ｖｇｒ＝−２Ｖと
すると、（Ｖｄｒ−Ｖｇｒ−２）／Ｉｄ ６６７Ω ∴Ｒｓ ３７８Ω＜６６７ΩであるゆえＲｓの値として
は問題ない。

【００２２】また、Ｖｇｓ≒−０．５ＶにてＩｄｓ≒
７．５ｍＡとすると、式（２）より ｉ・Ｒ２≒２．３４Ｖ ここで、ｉ＝２ｍＡとすると Ｒ２＝１１７０Ω を得る。式（１）より Ｒ１＝（Ｖｄｒ−Ｖｇｒ）／ｉ＝３５００Ω となる。上記のごとく必要とされる特性に応じて副回路
４の回路設計がなされる。

【００２３】演算回路５は副回路４の出力電圧１および
Ｖ２を受けて Ｖ３＝Ｖ１−Ｖ２ なる電圧を供給する回路であればどのような回路形成で
もかまわない。図３はこのような演算をおこなう回路の
一例を示す図であり、（Ａ）は汎用演算増幅器を用いた
ごく一般的な差動増幅回路であり、電圧利得を１倍とし
たものである。図３（Ｂ）はトランジスタを用いた最も
一般的な差動増幅回路である。トランジスタのエミッタ
抵抗をｒｅとすると、抵抗ＲＣ，ＲＥの値を次式を満足
するように設定することにより所望の機能を満足するこ
とができる。 Ｖ３＝Ｒｃ／２（ｒｅ＋Ｒｅ）・（Ｖ１−Ｖ２） …（１２） ∴Ｒｃ／２（ｒｅ＋Ｒｅ）＝１ …（１３） これらはほんの一例に過ぎず、他にも様々な回路形式で
演算回路５の機能を実現できることはいうまでもない。

【００２４】図４は本発明の第二の実施例のバイアス回
路を示す回路図である。本実施例の副回路４Ａは第一の
実施例の副回路４において、Ｒ１＝∞すなわちｉ＝０と
した場合に相当しており、いわゆる自己バイアス回路と
なっている。したがって、第一の実施例で説明したと同
様に、ドレイン電流のばらつきΔＩｄは１／（１＋ｇｍ
・Ｒｓ）に改善される。

【００２５】図５（Ａ）は自己バイアス回路を、図５
（Ｂ）は（Ａ）の回路における素子のばらつきとバイア
スの様子を示している。図５（Ｂ）からも明らかなよう
に自己バイアス回路においては、電圧分割バイアスの場
合ほどＲｓの値を大きくできないため、ΔＩも電圧分割
バイアス方式の場合に比較すると大きくなる。ただし、
電界効果トランジスタのバイアスとして、必ずしもドレ
イン電流を一定とすることが最良とは限らない。場合に
よっては、素子のばらつきに応じて適度にドレイン電流
が変わる方が良いこともある。例えば、Ａ級動作の増幅
器を実現する場合において、素子の特性がばらついても
なるべく広範囲の入力信号レベルにおいてＡ級動作させ
るには、素子のばらつきに対してドレイン電流を一定値
となるようにバイアスを設定するよりも、自己バイアス
方式を用いるほうが適している。

【００２６】図６（Ａ），（Ｂ）はＡ級動作とバイアス
方式の関係を表す図である。例えば、素子の相互コンダ
クタンスｇｍが一定であり、ドレイン電流は最大、Ｖｇ
ｓ＝０Ｖのときの値（Ｉｄｓｓ）まで流れるとし、図中
（Ｔ）で示される平均的な特性の素子の場合にＡ級動作
として最適な点にバイアスする設定とすることを考え
る。すなわち、Ｉｄ＝Ｉｄｓｓｔ／２に設定する。図６
（Ａ）は定ドレイン電流バイアス方式の場合を示してお
り、出力信号がΔＩ１以上では波形はクリップされ歪
む。同様に、図６（Ｂ）は自己バイアス方式の場合を示
しており、出力信号はΔＩ２以下ではＡ級動作であるが
やはり歪む。しかしながら図６から明らかなように、同
一素子のばらつきに対し、ΔＩ１＜ΔＩ２であり、
（Ｂ）の自己バイアス方式の方が、素子がばらついても
広範囲な入力レベルに対しＡ級動作が可能であることが
理解される。このような用途では、本発明の第二の実施
例のバイアス回路が有効である。

【００２７】なお、副回路４，４Ａの具体例として電圧
分割バイアス回路および自己バイアス回路の最も典型的
な例を示したが、当然のことながらこれらの変形及び応
用回路を副回路４，４Ａとしても同様の結果が得られる
ことはいうまでもない。

【００２８】図７は本発明の第三の実施例のバイアス回
路を示すブロック図である。本実施例のバイアス回路
は、第一および第二の実施例において演算回路５と主回
路２との問にバッファ回路６を設けた構成となってい
る。演算回路５の駆動能力が、主回路２のトランジスタ
１のゲートを駆動するに十分でない場合に必要となる。
特に、トランジスタ１が大規模な場合や、或いは後述の
ごとくトランジスタ１が複数個のトランジスタから成る
場合にバッファ回路６が必要となる。

【００２９】電界効果トランジスタは理想的には電圧制
御型の素子であり通常ゲート電流は無視し得る程度に小
さいが、それでもわずかながら漏れ電流が流れる。特に
入力信号レベルが大きい、いわゆる大振幅動作の場合に
は小信号動作の場合に比較して大幅にゲート電流が流れ
ることがある。このような用途の場合にはバッファ回路
が必要となる。また、後述のバイポーラトランジスタの
場合は、本質的に電流制御素子であるため、大抵の場合
バッファ回路が必要となる。

【００３０】バッファ回路６は入力電圧と等しい電圧を
出力し、出力の電流駆動能力が所望の能力以上の回路で
あればどのような回路でもかまわない。図８にバッファ
回路の一例を示す。図８（Ａ）は汎用演算増幅器を用い
たバッファ回路の一例であり、電圧フォロアと呼ばれる
最も基本的な回路である。図８（Ｂ）および（Ｃ）は電
界効果トランジスタを用いた典型的なバッファ回路の一
例である。（Ｂ）の回路においては、二つの電界効果ト
ランジスタは特性の揃ったものであることが望ましい。
また、（Ｃ）はコンプリメンタリ電界効果トランジスタ
を使用したものである。

【００３１】図９は第４の実施例のバイアス回路のブロ
ック図である。本実施例のバイアス回路は、温度検出回
路８から得られた温度情報、信号レベル検出回路９から
得られた信号レベル情報等の各種検出回路からの情報を
得て、演算制御回路７において演算回路５より得られた
バイアス電圧を演算処理し、より高度なバイアス制御を
行うバイアス回路の概念図である。

【００３２】図１０は演算制御回路７の一例を示す回路
図である。これは汎用演算増幅器を用いた加算器を基本
とした構成となっている。温度情報等の各種情報Ｖｔ，
Ｖｐ，Ｖｘは関数回路１０，１１，１２等によりｆ（Ｖ
ｔ），ｇ（Ｖｐ），ｈ（Ｖｘ）と変換され加算器１３に
入力される。加算器１３の出力は反転増幅器１４を経て
極性反転されバッファ１５を経て主回路２のトランジス
タ１のゲートバイアス電圧Ｖｇとして出力される。この
演算制御回路７の出力電圧Ｖｇは次式で示される。 Ｖｇ＝（ｒ３／Ｒｆ）Ｖ３＋（ｒｔ／Ｒｆ）ｆ（Ｖｔ）＋（ｒｐ／Ｒｆ）ｇ（Ｖ ｐ）＋…＋（ｒｘ／Ｒｆ）ｈ（Ｖｘ） …（１４） したがって、Ｒｆおよびｒｔ，ｒｐ…，ｒｘの抵抗値お
よび関数回路１０，１１，…，１２を所望の特性が得ら
れるように設定することでより高度なバイアス制御が実
現可能となる。

【００３３】図１１は第五の実施例のバイアス回路を示
すブロック図である。これは主回路２Ａのトランジスタ
が複数個のトランジスタ１ａ，１ｂ…１ｎから成る場合
を示している。この場合には、本発明のバイアス回路の
有効性がますます高くなる。すなわち、主回路２Ａの電
界効果トランジスタ１ａ〜１ｎのバイアス回路は最も簡
易な固定バイアス方式でよいため主回路２のバイアス回
路を最も小規模に構成することができる。したがって、
主回路２そのものの規模も小さくすることが可能となり
価格の低減に有効である。勿論この場合も、利得等の高
周波特性を損なうことなく素子の製造ばらつき等に対応
することができるのみならず、さらに高度なバイアス制
御を行うことができる。

【００３４】図１２は本発明の第６の実施例のバイアス
回路を示すブロック図である。これは主回路２Ｂのトラ
ンジスタが複数個あり、二種類以上の副回路４Ｂ，４Ｃ
を設け、目的に応じたバイアス供給方式を用いる回路で
ある。例えば、副回路４Ｂは自己バイアス方式、副回路
４Ｃは電圧分割バイアス方式としておき、主回路２Ｂの
複数個のトランジスタの各々はそれぞれ都合のよい方の
バイアス電圧を用いてバイアスされる。この場合も第一
〜第五の実施例と同様、主回路２Ｂの電界効果トランジ
スタ自体は固定バイアス形式となっているゆえ高周波特
性を最大限引き出すことができ、また回路を小型化する
ことができる。

【００３５】図１３は本発明のバイアス回路を用いた第
７の実施例を示す集積回路のブロック図である。副回路
４の電界効果トランジスタ３は、主回路２の電界効果ト
ランジスタ１となるべく相関が強い方が望ましい。した
がって、モノリシック集積回路は本発明のバイアス回路
を実現するには最適である。

【００３６】通常モノリシック集積回路のチップサイズ
は数ｍｍ角程度であり、その中に主回路２の電界効果ト
４ランジスタ１といっしょに副回路４の電界効果トラン
ジスタ３を作り込むことにより、非常に強い正の相関を
持たせることが可能である。副回路４のトランジスタ３
は非常に小規模なサイズでよく、また副回路４は単なる
直流回路であるゆえモノリシック集積回路においては、
空いている空間を効率よく利用して構成すれば良い。し
たがって、本発明のバイアス回路を用いた集積回路は、
単に固定バイアス方式を用いた従来の集積回路の比較し
てチップサイズの増大は殆ど無視できる。

【００３７】図１３では主回路２および副回路４をひと
つのモノリシック集積回路１６とし、演算回路５その他
の回路は外部回路とした構成の例を示したが、勿論、演
算回路５その他の回路をひとつのモノリシック集積回路
としてもよい。あるいはまた副回路４のほかにバッファ
６を集積化し残りの回路は外部回路とするなど構成は様
々である。いずれにせよ、少なくとも副回路４の電界効
果トランジスタ３を主回路の電界効果トランジスタ１を
一つのチップ上に形成することで本発明の目的は達成さ
れる。

【００３８】以上の説明はトランジスタ素子として電界
効果トランジスタをトランジスタ素子とした例を述べた
が、バイポーラトランジスタであっても本発明のバイア
ス供給方式はもちろん有効である。

【００３９】電界効果トランジスタとバイポーラトラン
ジスタとの相違点は、前者が電圧制御素子であるのに対
し後者は電流制御素子である点である。したがって、バ
イポーラトランジスタの場合には参照バイアスを生成す
る副回路のトランジスタのベース電流Ｉｂを検出し主回
路のトランジスタヘフィードバックすることにより本発
明のバイアス回路が実現される。

【００４０】図１４は本発明の第８の実施例を示すバイ
ポーラトランジスタの場合のバイアス回路のブロック図
である。主回路１９のトランジスタ１８は、高周波特性
が最高となるようにエミッタを直流的に接地する固定バ
イアス回路とする。副回路２１は主回路１９のバイポー
ラトランジスタ１８と同一工程で同時に製造されたトラ
ンジスタ２０を用いて自己バイアス回路を構成してお
り、ベース抵抗Ｒｂの両端の電位差を検出し、演算回路
２２においてトランジスタ１８の規模に応じたベース電
流Ｉｂｍを流す構成となっている。

【００４１】また、演算回路２２は、副回路２１の検出
電圧を受けて所望の値と差動増幅し、抵抗ＲｘないしＲ
ｙにて定電流化する。

【００４２】また、電界効果トランジスタの場合と同様
に、副回路として電圧分割バイアス方式を用いても良
い。また、バッファ回路や各種検出回路からの情報を含
め演算処理してさらに高度なバイアス制御が可能なこと
も電界効果トランジスタの場合と同様である。さらに、
集積化しモノリシック集積回路として構成することも電
界効果トランジスタの場合に述べたのと同様本発明の効
果がよく表れて有効である。

【００４３】

【発明の効果】以上説明したように本発明は、主回路の
第一のトランジスタと同一工程で同時に製造された第二
のトランジスタの動作状態を反映する第一および第二の
電極の各々の電圧信号である第一および第二のバイアス
参照電圧から演算処理して上記第一のトランジスタに対
する固定バイアス信号を生成し供給することにより、上
記第一のトランジスタは最も高周波特性の優れた固定バ
イアス回路としつつ、素子の製造ばらつきを適切に吸収
するバイアス状態を実現できる。また、本発明のバイア
ス回路をモノリシック集積回路に応用することにより、
高周波特性を損なうことなく集積回路の小型化が可能と
なる。

【図面の簡単な説明】

【図１】本発明の第一の実施例を示すバイアス回路のブ
ロック図である。

【図２】電圧分割バイアス回路の回路図とその電圧電流
特性図である。

【図３】図１の演算回路の一例を示す回路図である。

【図４】本発明の第二の実施例を示すバイアス回路のブ
ロック図である。

【図５】自己バイアス回路の回路図とその電圧電流特性
図である。

【図６】トランジスタのＡ級動作特性とバイアス方式と
の関係を示す図である。

【図７】本発明の第三の実施例を示すバイアス回路のブ
ロック図である。

【図８】本実施例のバッファ回路の一例を示す回路図で
ある。

【図９】本発明の第四の実施例を示すバイアス回路のブ
ロック図である。

【図１０】本実施例の演算制御回路の一例を示す回路図
である。

【図１１】本発明の第五の実施例を示すバイアス回路の
ブロック図である。

【図１２】本発明の第六の実施例を示すバイアス回路の
ブラック図である。

【図１３】本発明の第七の実施例を示す集積回路のブロ
ック図である。

【図１４】本発明の第八の実施例を示すバイアス回路の
ブロック図である。

【図１５】従来のバイアス回路の第一〜第四の例を示す
ブロック図である。

【図１６】従来のバイアス回路の第五〜第七の例を示す
ブロック図である。

【符号の説明】

１，３，１８，２０ トランジスタ ２，２Ａ，２Ｂ，１９ 主回路 ４，４Ａ，４Ｂ，４Ｃ，２１ 副回路 ５，２２ 演算回路 ６ バッファ回路 ７ 演算制御回路 ８ 温度検出回路 ９ 信号レベル検出回路 １０〜１２ 関数回路 １３ 加算器 １４ 反転増幅器 １５ バッファ １６ 集積回路

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 ゲートまたはベースに動作点設定用の固
   定バイアス電圧または電流である固定バイアス信号が供
   給され直流的にソースまたはエミッタ接地された電界効
   果トランジスタまたはバイポーラトランジスタである第
   一のトランジスタを含み主機能を有する主回路と、 前記第一のトランジスタと同一の工程により同時に形成
   した第二のトランジスタと前記第二のトランジスタにバ
   イアス電圧または電流を供給する副バイアス回路とを含
   み前記第二のトランジスタのバイアス動作を反映する第
   一および第二の電極の各々の電圧信号である第一および
   第二のバイアス参照電圧を発生する副回路と、 前記第一および第二のバイアス参照電圧を演算処理し前
   記固定バイアス信号を生成する演算回路とを備えること
   を特徴とするバイアス回路。
2. 【請求項２】 前記副バイアス回路が、前記第二のトラ
   ンジスタのゲートまたはベースと各々一端が共通接続さ
   れ他端がそれぞれ第一および第二の電源に接続された第
   一および第二の抵抗と前記第二のトランジスタのソース
   またはエミッタと前記第二の電源との間に接続された第
   三の抵抗とを含む電圧分割バイアス回路を備えることを
   特徴とする請求項１記載のバイアス回路。
3. 【請求項３】 前記副バイアス回路が、前記第二のトラ
   ンジスタのゲートまたはベースと一端が共通接続され他
   端が第二の電源に接続された第二の抵抗と前記第二のト
   ランジスタのソースまたはエミッタと前記第二の電源と
   の間に接続された第三の抵抗とを含む自己バイアス回路
   を備えることを特徴とする請求項１記載のバイアス回
   路。
4. 【請求項４】 前記演算回路の出力側に前記固定バイア
   ス信号の電流供給能力を向上するバッファ回路をさらに
   備えることを特徴とする請求項１記載のバイアス回路。
5. 【請求項５】 前記演算回路が、前記第一および第二の
   バイアス参照電圧の演算により生成した第一のバイアス
   信号と温度や信号レベルを含む動作環境のパラメータの
   検出信号である第二のバイアス信号との演算処理結果に
   より前記固定バイアス信号を生成する演算制御回路を備
   えることを特徴とする請求項１記載のバイアス回路。
6. 【請求項６】 前記第一のトランジスタが、同一の工程
   により同時に製造した複数のトランジスタを有するトラ
   ンジスタ群であることを特徴とする請求項１記載のバイ
   アス回路。
7. 【請求項７】 各々ゲートまたはベースに動作点設定用
   の固定バイアス電圧または電流である第一および第二の
   固定バイアス信号の供給を受け直流的にソースまたはエ
   ミッタ接地された電界効果トランジスタまたはバイポー
   ラトランジスタである第一および第二のトランジスタを
   備え主機能を有する主回路と、前 記第一および第二のトランジスタと同一の工程により
   同時に形成した第三のトランジスタと前記第三のトラン
   ジスタにバイアス電圧または電流を供給する第一の副バ
   イアス回路とを含み前記第三のトランジスタのバイアス
   動作を反映する第一の電極対の各々の電圧信号である第
   一のバイアス参照電圧対を発生する第一の副回路と、前 記第一および第二のトランジスタと同一の工程により
   同時に形成した第四のトランジスタと前記第四のトラン
   ジスタにバイアス電圧または電流を供給する第二の副バ
   イアス回路とを含み前記第四のトランジスタのバイアス
   動作を反映する第二の電極対の各々の電圧信号である第
   二のバイアス参照電圧対を発生する第二の副回路と、 前記第一および第二の前記バイアス参照電圧対をそれぞ
   れ演算処理し前記第一および第二の固定バイアス信号を
   それぞれ生成する第一および第二の演算回路とを備え、 前記第一の副バイアス回路が、前記第三のトランジスタ
   のゲートまたはベースと各々一端が共通接続され他端が
   それぞれ第一および第二の電源に接続された第一および
   第二の抵抗と前記第三のトランジスタのソースまたはエ
   ミッタと前記第二の電源との間に接続された第三の抵抗
   とを含む電圧分割バイアス回路を備え、 前記第二の副バイアス回路が、前記第四のトランジスタ
   のゲートまたはベースと一端が共通接続され他端が前記
   第二の電源に接続された第五の抵抗と前記第四のトラン
   ジスタのソースまたはエミッタと前記第二の電源との間
   に接続された第三の抵抗とを含む自己バイアス回路を備
   え ることを特徴とするバイアス回路。
8. 【請求項８】 少なくとも前記第一および第二のトラン
   ジスタを同一の工程により同時に同一チップ上に形成し
   請求項１〜６記載のバイアス回路のいずれかを用いたこ
   とを特徴とする集積回路。