WO2011111140A1 - 可変利得増幅器 - Google Patents

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WO2011111140A1
WO2011111140A1 PCT/JP2010/007110 JP2010007110W WO2011111140A1 WO 2011111140 A1 WO2011111140 A1 WO 2011111140A1 JP 2010007110 W JP2010007110 W JP 2010007110W WO 2011111140 A1 WO2011111140 A1 WO 2011111140A1
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variable
transistor
bias voltage
gain amplifier
circuits
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土方克昌
岩井田峰之
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パナソニック株式会社
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Definitions

  • the present invention relates to a variable gain amplifier, and more particularly, to a variable gain amplifier having a low distortion and a wide variable gain range suitable for a wireless communication device or the like.
  • CMOS complementary metal-oxide-semiconductor
  • the performance of MOS transistors has been dramatically improved. Accordingly, a receiving unit of a wireless communication apparatus that has been configured with a SiGe bipolar transistor having excellent high frequency characteristics can be realized with a MOS transistor.
  • the receiving unit and the digital demodulating unit composed of CMOS can be made into one chip, and the cost, size and power consumption of the wireless communication apparatus can be reduced. For this reason, in the development of various wireless communication devices, studies are being actively conducted to make the receiving unit CMOS.
  • the TV broadcast signal has a wide band and multi-channel configuration, requires high sensitivity characteristics and anti-jamming wave characteristics, and it is difficult to satisfy the specifications with a CMOS process that can use only a low power supply voltage. is there.
  • the input signal is a signal bandwidth of 6 MHz per channel and 50 channels from 13 channels (473.143 MHz) to 62 channels (767.143 MHz). Composed.
  • a sensitivity characteristic of about ⁇ 84 dBm is required for each reception channel, while an anti-jamming wave characteristic of about 45 dBc to 60 dBc is required under the condition that the interference channel input level is ⁇ 8 dBm.
  • variable gain amplifier low noise amplifier
  • FIG. 16 shows a circuit configuration of a general source grounded amplifier.
  • the signal Vin is input to the gate terminal of the amplifying transistor 41 biased by the bias voltage generation unit 100 and the bias resistor 2 through the DC blocking capacitor 1 and converted into a current signal. Further, the current signal is converted into a voltage Vout by the load impedance unit 3.
  • the input / output characteristics are as follows when approximated to a third-order nonlinear term.
  • IIP3 which is an index of distortion characteristics, can be expressed by the following formula (for example, see Non-Patent Document 1). Note that gm is the transconductance of the amplification transistor 41, and gm ′′ is the second derivative of gm.
  • the drain current Ids of a MOS transistor considering carrier velocity saturation is given by the following equation.
  • ⁇ 0 is the mobility
  • C OX is the oxide film capacitance
  • W is the channel width
  • L is the channel length
  • V gs is the gate-source voltage
  • V th is the threshold voltage
  • ⁇ is a coefficient.
  • V eff V gs ⁇ V th is set.
  • gm and gm ′′ are respectively equal to Ids obtained by first-order differentiation and third-order differentiation with V eff , and can be expressed by the following equations.
  • IIP3 can be expressed by the following equation by substituting Equations (4) and (5) into Equation (2).
  • Equation (6) means that distortion characteristics are improved by increasing V eff . That is, in the amplifier of FIG. 16, the distortion characteristics can be improved by increasing the bias voltage supplied from the bias voltage generator 100 (see FIG. 17).
  • FIG. 18 shows a circuit configuration of a general variable gain amplifier.
  • the variable bias voltage generation unit 101 adjusts the bias voltage supplied to the amplification transistor 41 under the control of the gain control unit 102, thereby realizing variable gain.
  • variable gain amplifiers that can control the gain without lowering the bias voltage by controlling the substantial amplification transistor size by using the switching characteristics of MOS transistors have been used. Yes.
  • a variable amplifying unit having a variable transistor size is provided instead of the amplifying transistor 41, and the gain is variable by changing the transistor size of the variable amplifying unit while keeping the bias voltage constant (for example, Patent Document 1). reference).
  • a variable amplifying unit having a variable transistor size instead of the amplifying transistor 41, and changing the transistor size of the variable amplifying unit while keeping the bias current constant (for example, non-patent document). 1).
  • the bias voltage if the bias voltage is too large, a large bias current flows through the variable amplifying unit when the gain is set, that is, when the transistor size of the variable amplifying unit is set large. As a result, power consumption increases.
  • the voltage drop of the load impedance unit 3 becomes large, it is not possible to secure a voltage for operating each transistor constituting the variable amplification unit in the saturation region, and there is a possibility that the distortion characteristic is greatly deteriorated.
  • the upper limit of the bias voltage is limited in order to suppress the current consumption and secure the operating point when setting the high gain, and the distortion characteristics cannot be improved much.
  • the bias current flowing through the variable amplification unit is constant regardless of the gain setting, it is difficult to ensure the operating point of the variable amplification unit from the low gain setting to the high gain setting. It is difficult to ensure a variable gain range.
  • the power consumption is the same as that when a high gain setting is performed, so that the power consumption increases.
  • an object of the present invention is to realize low distortion characteristics and low power consumption in a wide variable gain range with respect to a variable gain amplifier.
  • a variable gain amplifier is connected to a DC blocking capacitor that receives an input signal at one end, a variable transistor size variable amplifying unit that amplifies the output of the other end of the DC blocking capacitor, and an output of the variable amplifying unit.
  • a load impedance unit a bias resistor having one end connected to the other end of the DC blocking capacitor, a variable bias voltage generating unit for applying a variable bias voltage to the other end of the bias resistor, and a substantial amount of the variable amplifying unit Gain control for controlling to increase the variable bias voltage when performing control to increase the variable bias voltage when performing control to decrease the variable bias voltage when performing control to increase the transistor size Department.
  • substantially transistor size of the variable amplification unit refers to the total size of the transistors biased so as to exhibit an amplification action in the variable amplification unit, and the amplification factor of the variable amplification unit is the variable amplification unit's amplification factor. It varies depending on the substantial transistor size. That is, the larger the substantial transistor size of the variable amplification section, the larger the amplification factor of the variable amplification section.
  • a variable gain amplifier includes a plurality of DC cutoff capacitors to which an input signal is commonly applied at one end, and a variable amplifier having a plurality of amplification transistors that amplify outputs at the other ends of the plurality of DC cutoff capacitors.
  • a variable bias voltage generating unit having a current source and a reference transistor and having a plurality of bias voltage generating circuits for applying a bias voltage to the other end of each of the plurality of bias resistors; and the variable amplifying unit and the variable bias voltage generating unit And a gain control unit that controls each of the plurality of outputs independently of each other.
  • the density of the bias current flowing through the variable amplifying unit increases in the low gain mode where the substantial transistor size of the variable amplifying unit is small. This improves IIP3 in the low gain mode.
  • the bias current density flowing in the variable amplifying unit is reduced in the high gain mode in which the substantial transistor size of the variable amplifying unit is large. Thereby, the increase in power consumption can be suppressed.
  • distortion characteristics can be improved over a wide range from low gain to high gain while reducing power consumption.
  • FIG. 1 is a circuit configuration diagram of the variable gain amplifier according to the first embodiment.
  • FIG. 2 is a diagram illustrating a modification of the variable bias voltage generation unit.
  • FIG. 3 is a table showing the effects of the variable gain amplifier according to the first embodiment.
  • FIG. 4 is a graph showing gain versus IIP3 characteristics of the variable gain amplifier according to the first embodiment.
  • FIG. 5 is a circuit configuration diagram of the variable gain amplifier according to the second embodiment.
  • FIG. 6 is a table showing the effect of the variable gain amplifier according to the second embodiment.
  • FIG. 7 is a graph showing the gain versus IIP3 characteristic of the variable gain amplifier according to the second embodiment.
  • FIG. 8 is a circuit configuration diagram of the variable gain amplifier according to the third embodiment.
  • FIG. 1 is a circuit configuration diagram of the variable gain amplifier according to the first embodiment.
  • FIG. 2 is a diagram illustrating a modification of the variable bias voltage generation unit.
  • FIG. 3 is a table showing the effects of the variable gain amplifier according to the first
  • FIG. 9 is a diagram illustrating a modification of the variable bias voltage generation unit.
  • FIG. 10 is a table showing the effect of the variable gain amplifier according to the third embodiment.
  • FIG. 11 is a graph showing the gain versus IIP3 characteristic of the variable gain amplifier according to the third embodiment.
  • FIG. 12 is a circuit configuration diagram of the variable gain amplifier according to the fourth embodiment.
  • FIG. 13 is a circuit configuration diagram of a variable bias voltage generation unit according to a modification of the fourth embodiment.
  • FIG. 14 is a table showing the effects of the variable gain amplifier according to the fourth embodiment.
  • FIG. 15 is a graph showing gain versus IIP3 characteristics of the variable gain amplifier according to the fourth embodiment.
  • FIG. 16 is a circuit configuration diagram of a general source grounded amplifier.
  • FIG. 17 is a graph showing the relationship between the bias voltage and the distortion characteristics.
  • FIG. 18 is a circuit configuration diagram of a general variable gain amplifier.
  • FIG. 1 shows a circuit configuration of a variable gain amplifier according to the first embodiment.
  • the signal Vin is input to the variable amplifying unit 4 through the DC blocking capacitor 1 and converted into a current signal. Further, the current signal is converted into a voltage Vout by the load impedance unit 3.
  • the input of the variable amplifier 4 is biased with a variable bias voltage supplied from the variable bias voltage generator 5 via the bias resistor 2.
  • the variable amplifying unit 4 is configured by a circuit in which a cascode circuit in which a cascode transistor 41 i (1 ⁇ i ⁇ n) and an amplification transistor 42 i are cascode-connected is connected in n stages in parallel.
  • the variable bias voltage generator 5 includes a variable current source 6 and a reference transistor 52.
  • the variable current source 6 includes a circuit in which a current source circuit in which a constant current source 51 i and a switch 61 i are connected in series is connected in parallel in n stages, and a constant current source 51 connected in parallel thereto.
  • the constant current source 51 may be omitted.
  • the reference transistor 52 and the amplification transistor 42 i form a current mirror circuit, and a bias current corresponding to the transistor size ratio is supplied to the variable amplification unit 4 with respect to the reference current supplied from the variable current source 6.
  • the variable current source 6 may supply a sink current as a reference current.
  • the sink current supplied from the variable current source 6 may be mirrored by the current mirror circuit and supplied to the reference transistor 52 as shown in FIG.
  • the gain control unit 9 performs control to lower the variable bias voltage when controlling to increase the substantial transistor size of the variable amplification unit 4, and reduces the substantial transistor size of the variable amplification unit 4.
  • the variable bias voltage is increased.
  • the gain controller 9 outputs the control code Ti and its inverted Tib, and controls the cascode transistor 41 i and the switch 61 i , respectively. That is, the cascode transistor 41 i is when the on switch 61 i is turned off, the cascode transistor 41 i is off controls to switch 61 i is turned on.
  • FIG. 3 is a table showing the effects of the variable gain amplifier according to the present embodiment.
  • the number of control bits is set to 7
  • the size of the amplification transistor 42 i is weighted by a power of 2 (1 ⁇ m, 2 ⁇ m, 4 ⁇ m, 8 ⁇ m, 16 ⁇ m, 32 ⁇ m, and 64 ⁇ m)
  • the size of the reference transistor 52 is 1 ⁇ m.
  • the variable current source 6 can be controlled in the range of 20 ⁇ A to 30 ⁇ A
  • the current of the current source 51 is 20 ⁇ A
  • the total current of the current source 51 i is 10 ⁇ A.
  • the current source 51 i is also a current weighted by a power of 2 (0.08 ⁇ A, 0.16 ⁇ A, 0.32 ⁇ A, 0.64 ⁇ A, 1.28 ⁇ A, 2.56 ⁇ A, 5.12 ⁇ A).
  • the table shows the control codes in the gain modes 1, 8, 32, 64, and 127 when the load impedance unit 3 is a resistance of 100 ⁇ , the substantial amplification transistor size, the reference current flowing through the reference transistor 52, and the amplification transistor 42 i. Shows the current density, current consumption, gain, and IIP3 of the bias current flowing through.
  • the evaluation conditions for IIP3 are those obtained by simultaneously inputting 600 MHz and 610 MHz sine waves and calculating from the output power of 600 MHz and the output power of 590 MHz, which is the third-order distortion.
  • Patent Document 1 The prior art compared with the present embodiment is disclosed in Patent Document 1.
  • the reference current increases as the gain decreases, that is, the current density increases.
  • IIP3 in the low gain mode is improved as compared with the conventional case.
  • the lower the gain the greater the improvement effect of IIP3, and the improvement effect of about 8 dB at maximum.
  • variable amplifying unit 4 and the variable current source 6 are arranged so that the variable bias voltage decreases when the substantial transistor size of the variable amplifying unit 4 is increased, and the variable bias voltage increases when the substantial transistor size of the variable amplifying unit 4 is decreased. What is necessary is just to comprise.
  • FIG. 5 shows a circuit configuration of the variable gain amplifier according to the second embodiment.
  • differences from the first embodiment will be described.
  • the variable bias voltage generator 5 includes a constant current source 51 and a variable reference transistor circuit 7.
  • the variable reference transistor circuit 7 includes a circuit in which a reference transistor circuit in which a reference transistor 52 i and a switch 71 i are connected in series is connected in n stages in parallel, and a reference transistor 52 connected in parallel thereto.
  • the reference transistor 52 may be omitted.
  • the variable reference transistor circuit 7 and the amplification transistor 42 i constitute a current mirror circuit, and a bias current corresponding to the transistor size ratio is supplied to the variable amplification unit 4 with respect to the reference current supplied from the constant current source 51.
  • the gain control unit 9 controls to increase the substantial transistor size of the variable amplifying unit 4
  • the gain control unit 9 performs control to lower the variable bias voltage and controls to decrease the substantial transistor size of the variable amplifying unit 4.
  • Control to increase the variable bias voltage Specifically, the gain controller 9 outputs the control code Ti and controls the cascode transistor 41 i and the switch 61 i . That is, when the cascode transistor 41 i is on, the switch 71 i is also turned on, and when the cascode transistor 41 i is off, the switch 71 i is also turned off.
  • FIG. 6 is a table showing the effect of the variable gain amplifier according to the present embodiment.
  • the number of control bits is 7, and the amplification transistor 42 i has a size (1 ⁇ m, 2 ⁇ m, 4 ⁇ m, 8 ⁇ m, 16 ⁇ m, 32 ⁇ m, 64 ⁇ m) weighted by a power of 2.
  • the size of the reference transistor 52 is 10 ⁇ m, and the reference transistor 52 i is also weighted by a power of 2 (0.04 ⁇ m, 0.08 ⁇ m, 0.16 ⁇ m, 0.32 ⁇ m, 0.64 ⁇ m, 1.28 ⁇ m, 2. 56 ⁇ m), and the transistor size of the variable reference transistor circuit 7 is variable from 10 ⁇ m to 15 ⁇ m.
  • the current of the constant current source 52 is set to 300 ⁇ A.
  • the table shows the control codes in the gain modes 1, 8, 32, 64, and 127 when the load impedance unit 3 is a resistance of 100 ⁇ , the substantial amplification transistor size, the transistor size of the variable reference transistor circuit 7, and the amplification transistor 42.
  • the current density, current consumption, gain, and IIP3 of the bias current flowing through i are shown.
  • the evaluation conditions for IIP3 are those obtained by simultaneously inputting 600 MHz and 610 MHz sine waves and calculating from the output power of 600 MHz and the output power of 590 MHz, which is the third-order distortion.
  • Patent Document 1 The prior art compared with the present embodiment is disclosed in Patent Document 1.
  • variable gain amplifier in the variable gain amplifier according to the present embodiment, the mirror ratio increases and the current density increases as the gain is decreased.
  • IIP3 in the low gain mode is improved as compared with the conventional case.
  • the lower the gain the greater the improvement effect of IIP3, and the improvement effect of about 6 dB at the maximum.
  • variable amplifying unit 4 and the variable reference transistor circuit 7 are configured such that when the substantial transistor size of the variable amplifying unit 4 is increased, the variable bias voltage is decreased, and when the substantial transistor size of the variable amplifying unit 4 is decreased, the variable bias voltage is increased. May be configured.
  • FIG. 8 shows a circuit configuration of the variable gain amplifier according to the third embodiment. Hereinafter, differences from the first embodiment will be described.
  • the variable bias voltage generator 5 includes a constant voltage source 53 and a variable voltage dividing circuit 8.
  • the variable voltage dividing circuit 8 includes a circuit in which a resistor circuit in which a resistor 81 i and a switch 82 i are connected in series is connected in parallel in n stages, and a resistor 83 connected in series thereto.
  • the variable bias voltage is given as a voltage obtained by dividing the voltage supplied from the constant voltage source 53 by the resistor 81 i and the resistor 83.
  • the resistor 81 i may be all connected in series in the variable dividing circuit 8. In that case, as shown in FIG. 9, one end of the switch 82 i controlled by the control signal S i may be used as a bias voltage output end.
  • the gain control unit 9 when the gain control unit 9 performs control to increase the substantial transistor size of the variable amplifying unit 4, the gain control unit 9 performs control to reduce the variable bias voltage, and reduces the substantial transistor size of the variable amplifying unit 4.
  • the control is performed, the variable bias voltage is increased.
  • the gain controller 9 outputs the control code Ti and controls the cascode transistor 41 i and the switch 82 i . That is, control is performed such that when the cascode transistor 41 i is on, the switch 82 i is also on, and when the cascode transistor 41 i is off, the switch 82 i is also off.
  • FIG. 10 is a table showing the effect of the variable gain amplifier according to the present embodiment.
  • the number of control bits is 7, and the amplification transistor 42 i has a size (1 ⁇ m, 2 ⁇ m, 4 ⁇ m, 8 ⁇ m, 16 ⁇ m, 32 ⁇ m, 64 ⁇ m) weighted by a power of 2.
  • the voltage of the constant voltage source 53 is 594 mV
  • the variable bias voltage is variable from 557 mV to 593 mV.
  • the table shows the control codes, the substantial amplification transistor size, the variable bias voltage, and the bias current flowing through the amplification transistor 42 i in the gain modes 1, 8, 32, 64, and 127 when the load impedance unit 3 is a resistance of 100 ⁇ . Current density, current consumption, gain, and IIP3.
  • the evaluation conditions for IIP3 are those obtained by simultaneously inputting 600 MHz and 610 MHz sine waves and calculating from the output power of 600 MHz and the output power of 590 MHz, which is the third-order distortion.
  • Patent Document 1 The prior art compared with the present embodiment is disclosed in Patent Document 1.
  • variable gain amplifier in the variable gain amplifier according to the present embodiment, the bias voltage increases and the current density increases as the gain decreases.
  • IIP3 in the low gain mode is improved as compared with the conventional case.
  • the lower the gain the greater the improvement effect of IIP3, and the improvement effect of about 6 dB at the maximum.
  • variable amplifying unit 4 and the variable voltage dividing circuit 8 are arranged so that the variable bias voltage decreases when the substantial transistor size of the variable amplifying unit 4 is increased, and the variable bias voltage increases when the substantial transistor size of the variable amplifying unit 4 is decreased. May be configured. Further, depending on the setting of the resistance values of the resistor 83 and the resistor 82 i , these resistors function as a bias resistor, so that the bias resistor 2 may be omitted.
  • the current consumption in the low gain mode of the variable gain amplifier according to each of the above embodiments is larger than that in the conventional case.
  • the current consumption in the high gain mode in which the absolute value of the current consumption is large the current consumption is almost the same as that in the conventional case. do not become.
  • the conventional variable gain amplifier it was necessary to increase the current consumption in order to improve the distortion characteristics, but in the variable gain amplifier according to each of the above embodiments, the distortion characteristics were improved while suppressing an increase in the current consumption. can do.
  • FIG. 12 shows a circuit configuration of a variable gain amplifier according to the fourth embodiment.
  • the signal Vin is input to the variable amplifying unit 4 via the DC blocking capacitor 1 i and converted into a current signal. Further, the current signal is converted into a voltage Vout by the load impedance unit 3.
  • the input of the variable amplifier 4 is biased with a variable bias voltage supplied from the variable bias voltage generator 5 via the bias resistor 2 i .
  • the variable amplification unit 4 is composed of n amplification transistors 42 i .
  • the variable bias voltage generator 5 is composed of n bias voltage generators.
  • Each bias voltage generation circuit includes a constant current source 51 i , a reference transistor 52 i and a switch 61 i connected in series, and a switch 62 i connected between the bias resistor 2 i and the ground.
  • the gain control unit 9 controls each of the plurality of outputs of the variable bias voltage generation unit 5 independently of each other. Specifically, the gain control unit 9 outputs the control code Ti and its inverted Tib, and controls the switches 61 i and 62 i , respectively. That is, control is performed such that when the switch 61 i is on, the switch 62 i is off, and when the switch 61 i is off, the switch 62 i is on.
  • FIG. 13 shows a circuit configuration of a variable gain amplifier according to a modification of the present embodiment.
  • the variable amplifying unit 4 includes n cascode circuits each including a cascode transistor 41 i and an amplifying transistor 42 i that are cascode-connected.
  • the variable bias voltage generation unit 5 includes n bias voltage generation circuits each including a constant current source 51 i and a reference transistor 52 i .
  • the gain control unit 9 controls each of the plurality of outputs of the variable amplification unit 4 independently of each other. Specifically, the gain control unit 9 outputs the control code Ti and controls the cascode transistor 41 i .
  • FIG. 14 is a table showing the effects of the variable gain amplifier according to the present embodiment.
  • the number of control bits is 7
  • the size of the amplification transistor 42 i is weighted by a power of 2 (1 ⁇ m, 2 ⁇ m, 4 ⁇ m, 8 ⁇ m, 16 ⁇ m, 32 ⁇ m, 64 ⁇ m)
  • the reference transistor 52 i is also weighted by a power of 2 Size (1 ⁇ m, 2 ⁇ m, 4 ⁇ m, 8 ⁇ m, 16 ⁇ m, 32 ⁇ m, 64 ⁇ m).
  • the constant current source 51 i includes current values (30 ⁇ A, 29.8 ⁇ A, 29.5 ⁇ A, 28.8 ⁇ A, 27.6 ⁇ A, 25.1 ⁇ A, 20 ⁇ A) at which the corresponding amplification transistor 52 i operates in a linear region.
  • the table shows control codes, substantial amplification transistor size, current consumption, gain, and IIP3 in the gain modes 1, 7, 31, 63, and 127 when the load impedance unit 3 has a resistance of 100 ⁇ .
  • the evaluation conditions for IIP3 are those obtained by simultaneously inputting 600 MHz and 610 MHz sine waves and calculating from the output power of 600 MHz and the output power of 590 MHz, which is the third-order distortion.
  • the prior art compared with the present embodiment is disclosed in Non-Patent Document 1.
  • variable gain amplifier in the variable gain amplifier according to the present embodiment, a bias current for linear operation is independently supplied to the amplification transistor 42 i , so that IIP3 does not deteriorate even when the gain is lowered.
  • the improvement effect of IIP3 of this embodiment is great except for some gain settings.
  • the bias current since the bias current is constant regardless of the size of the amplification transistor, the operating point as the amplifier cannot be maintained in the low gain mode, and the gain characteristic and the distortion characteristic are greatly deteriorated. That is, since it cannot be used in the low gain mode, the variable gain range cannot be widened.
  • variable gain amplifier the current consumption in the high gain mode is larger than that in the conventional case, but there is almost no difference in the average current consumption in all gain modes.
  • the variable gain amplifier according to the present embodiment can improve the distortion characteristics while suppressing an increase in current consumption.
  • a bias inductor may be provided in place of the bias resistor 2 in each of the above embodiments.
  • some or all of the transistors of the variable gain amplifier according to each of the above embodiments may be bipolar transistors.
  • variable gain amplifier is useful as a low noise amplifier such as a TV tuner because it has low distortion characteristics and low power consumption in a wide variable gain range.

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Abstract

　可変利得増幅器は、一端に入力信号が与えられる直流遮断容量（１）と、直流遮断容量（１）の他端の出力を増幅する可変トランジスタサイズの可変増幅部（４）と、可変増幅部（４）の出力に接続された負荷インピーダンス部（３）と、一端が直流遮断容量（１）の他端に接続されたバイアス抵抗（２）と、バイアス抵抗（２）の他端に可変バイアス電圧を印加する可変バイアス電圧生成部（５）と、可変増幅部（４）の実質的なトランジスタサイズを大きくする制御をするとき、可変バイアス電圧を下げる制御をし、可変増幅部（４）の実質的なトランジスタサイズを小さくする制御をするとき、可変バイアス電圧を上げる制御をする利得制御部（９）とを備えている。

Description

可変利得増幅器
　本発明は、可変利得増幅器に関し、特に、無線通信装置などに好適な低歪かつ広可変利得レンジの可変利得増幅器に関する。
　近年のＣＭＯＳプロセス技術の発展により、ＭＯＳトランジスタの性能が飛躍的に向上している。これに伴い、これまで高周波特性に優れたＳｉＧｅバイポーラトランジスタ等で構成されていた無線通信装置の受信部が、ＭＯＳトランジスタで実現できるようになってきている。受信部をＣＭＯＳ化することにより、受信部とＣＭＯＳで構成されたデジタル復調部とのワンチップ化が可能となり、無線通信装置の低コスト化、小型化、低消費電力化が可能となる。そのため、各種無線通信装置の開発において、受信部のＣＭＯＳ化の検討が盛んに行われている。
　しかしながら、無線通信装置のなかでも需要が多いテレビチューナのＣＭＯＳ化は、長年検討されてきたにもかかわらず、あまり進展していない。その理由は、テレビ放送信号が広帯域、多チャンネル構成である上、高い感度特性と耐妨害波特性が要求され、低電源電圧しか使用できないＣＭＯＳプロセスでその仕様を満足させることが困難なためである。例えば、日本の地上波デジタルテレビ放送（ＩＳＤＢ－Ｔ）向けテレビチューナの場合、入力信号は１チャンネル当たり信号帯域６ＭＨｚで、１３チャンネル（４７３．１４３ＭＨｚ）から６２チャンネル（７６７．１４３ＭＨｚ）の５０チャンネルで構成される。そして、各受信チャンネルにおいて－８４ｄＢｍ程度の感度特性が求められる一方で、妨害チャンネル入力レベルが－８ｄＢｍの条件で４５ｄＢｃから６０ｄＢｃ程度の耐妨害波特性が求められる。
　これらの受信特性を実現するためには、アンテナで受信した直後の信号を処理する可変利得増幅器（低雑音増幅器）の設計が特に重要である。つまり、所定の雑音特性を維持しながら、広い可変利得レンジと、低利得設定時における低歪特性をいかに実現するかが、チューナ実現の可否を決めていると言っても過言ではない。しかしながら、低電源電圧しか使用できないＣＭＯＳプロセスにおいては、要求される仕様のなかでも、特に歪の仕様を満足させることは極めて困難である。
　このことを具体的に示すために、一般的なＣＭＯＳ増幅器の歪特性ついて説明する。図１６は、一般的なソース接地増幅器の回路構成を示す。信号Ｖｉｎは、直流遮断容量１を経て、バイアス電圧生成部１００とバイアス抵抗２によりバイアスされた増幅トランジスタ４１のゲート端子に入力され、電流信号に変換される。さらに、その電流信号は負荷インピーダンス部３により電圧変換されて信号Ｖｏｕｔとなる。
　一般に、増幅器の歪特性は、バイアス電圧生成部１００から供給されるバイアス電圧を上げることにより、向上することが知られている。以下、このことについて数式を用いて定量的に示す。
　図１６の増幅器において、入力をｘ、出力をｙとすると、入出力特性は３次の非線形項まで近似した場合、次式のようになる。
Figure JPOXMLDOC01-appb-M000001
　歪特性の指標であるＩＩＰ３は次式で表すことができる（例えば、非特許文献１参照）。なお、ｇｍは増幅トランジスタ４１のトランスコンダクタンス、ｇｍ”はｇｍの２階微分である。
Figure JPOXMLDOC01-appb-M000002
　一方、キャリアの速度飽和を考慮したＭＯＳトランジスタのドレイン電流Ｉｄｓは次式で与えられることが知られている。なお、μ０は移動度、ＣＯＸは酸化膜容量、Ｗはチャネル幅、Ｌはチャネル長、Ｖｇｓはゲート－ソース間電圧、Ｖｔｈはしきい値電圧、ξは係数である。また、数式の簡略化のため、Ｖｅｆｆ＝Ｖｇｓ－Ｖｔｈとしている。
Figure JPOXMLDOC01-appb-M000003
　ｇｍ、ｇｍ”はそれぞれ、ＩｄｓをＶｅｆｆで１階微分、３階微分したものに等しく、次式で表すことができる。
Figure JPOXMLDOC01-appb-M000004
Figure JPOXMLDOC01-appb-M000005
　数式（４）、（５）を数式（２）へ代入するとＩＩＰ３は次式で表すことができる。
Figure JPOXMLDOC01-appb-M000006
　数式（６）は、Ｖｅｆｆを大きくすることにより、歪特性が向上することを意味している。すなわち、図１６の増幅器において、バイアス電圧生成部１００から供給されるバイアス電圧を大きくすることにより、歪特性を向上させることができる（図１７参照）。
　しかしながら、Ｖｅｆｆを大きくすることによるＩＩＰ３の改善には限界がある。Ｖｅｆｆを大きくし過ぎると、電源電圧の制限から増幅トランジスタ４１が飽和領域で動作できなくなるため、歪特性を含め増幅器としての機能が著しく劣化する。すなわち、ＶｅｆｆにはＩＩＰ３を最大にする最適値が存在し、電源電圧が低い程その値が低くなる。したがって、低電源電圧では低歪特性を実現することが困難となる。
　次に、可変利得増幅器について説明する。図１８は、一般的な可変利得増幅器の回路構成を示す。可変バイアス電圧生成部１０１が利得制御部１０２の制御に従って増幅トランジスタ４１に供給するバイアス電圧を調整することにより、可変利得を実現している。
　しかしながら、低利得設定時にバイアス電圧を下げると歪特性が大きく劣化する（図１７参照）。これを回避するために、近年、ＭＯＳトランジスタのスイッチング特性を利用し、実質的な増幅トランジスタサイズを制御することにより、バイアス電圧を下げることなく、利得の制御が可能な可変利得増幅器が用いられている。例えば、増幅トランジスタ４１に代えて可変トランジスタサイズの可変増幅部を設け、バイアス電圧を一定にしながら可変増幅部のトランジスタサイズを変更することで利得を可変にしているものがある（例えば、特許文献１参照）。また、増幅トランジスタ４１に代えて可変トランジスタサイズの可変増幅部を設け、バイアス電流を一定にしながら可変増幅部のトランジスタサイズを変更することで利得を可変にしているものがある（例えば、非特許文献１参照）。
米国特許第６６５７４９８号明細書（第３（ａ）図）
飯塚邦彦、第１７回シリコンアナログRF研究会招待講演資料「テレビ放送受信用ＲＦ回路の集積化動向」、第３１頁、２００８年９月２９日
　第１の従来例では、バイアス電圧が大き過ぎると、高利得設定時、すなわち、可変増幅部のトランジスタサイズを大きく設定した場合に可変増幅部に大きなバイアス電流が流れる。その結果、消費電力が増大する。また、負荷インピーダンス部３の電圧降下が大きくなるため、可変増幅部を構成する各トランジスタが飽和領域で動作するための電圧が確保できなくなり、歪特性が大きく劣化するおそれがある。すなわち、第１の従来例では、高利得設定時の消費電流抑制と動作点確保のためにバイアス電圧の上限が制限され、歪特性をあまり向上させることができない。
　第２の従来例では、可変増幅部に流れるバイアス電流が利得設定によらず一定となるため、低利得設定から高利得設定までの可変増幅部の動作点を確保することが困難であり、広い可変利得レンジを確保することが困難である。また、本来消費電力を抑制できる低利得設定時においても、高利得設定時と同じ消費電力となるため、消費電力が大きくなる。
　上記問題に鑑み、本発明は、可変利得増幅器に関して広い可変利得レンジで低歪特性および低消費電力を実現することを課題とする。
　一例に係る可変利得増幅器は、一端に入力信号が与えられる直流遮断容量と、前記直流遮断容量の他端の出力を増幅する可変トランジスタサイズの可変増幅部と、前記可変増幅部の出力に接続された負荷インピーダンス部と、一端が前記直流遮断容量の他端に接続されたバイアス抵抗と、前記バイアス抵抗の他端に可変バイアス電圧を印加する可変バイアス電圧生成部と、前記可変増幅部の実質的なトランジスタサイズを大きくする制御をするとき、前記可変バイアス電圧を下げる制御をし、前記可変増幅部の実質的なトランジスタサイズを小さくする制御をするとき、前記可変バイアス電圧を上げる制御をする利得制御部とを備えている。
　ここで、「可変増幅部の実質的なトランジスタサイズ」とは、可変増幅部において増幅作用を呈するようにバイアスされたトランジスタの合計サイズのことを指し、可変増幅部の増幅率は可変増幅部の実質的なトランジスタサイズに応じて変化する。つまり、可変増幅部の実質的なトランジスタサイズが大きいほど可変増幅部の増幅率は大きくなる。
　また、別例に係る可変利得増幅器は、一端に入力信号が共通に与えられる複数の直流遮断容量と、前記複数の直流遮断容量のそれぞれの他端の出力を増幅する複数の増幅トランジスタを有する可変増幅部と、前記複数の増幅部の出力に共通に接続された負荷インピーダンス部と、一端が前記複数の直流遮断容量のそれぞれの他端に接続された複数のバイアス抵抗と、直列接続された定電流源および参照トランジスタを有し、前記複数のバイアス抵抗のそれぞれの他端にバイアス電圧を印加する複数のバイアス電圧生成回路を有する可変バイアス電圧生成部と、前記可変増幅部および可変バイアス電圧生成部のいずれか一方の複数の出力のそれぞれを互いに独立に制御する利得制御部とを備えている。
　これら構成によると、可変増幅部の実質的なトランジスタサイズが小さい低利得モードにおいて可変増幅部に流れるバイアス電流密度が大きくなる。これにより、低利得モードにおけるＩＩＰ３が改善される。また、可変増幅部の実質的なトランジスタサイズが大きい高利得モードにおいて可変増幅部に流れるバイアス電流密度が小さくなる。これにより、消費電力の増大を抑制することができる。
　本発明によると、低消費電力化を図りつつ、低利得から高利得までの広範囲に亘って歪特性を向上することができる。
図１は、第１の実施形態に係る可変利得増幅器の回路構成図である。 図２は、可変バイアス電圧生成部の変形例を示す図である。 図３は、第１の実施形態に係る可変利得増幅器の効果を示す表である。 図４は、第１の実施形態に係る可変利得増幅器の利得対ＩＩＰ３特性を示すグラフである。 図５は、第２の実施形態に係る可変利得増幅器の回路構成図である。 図６は、第２の実施形態に係る可変利得増幅器の効果を示す表である。 図７は、第２の実施形態に係る可変利得増幅器の利得対ＩＩＰ３特性を示すグラフである。 図８は、第３の実施形態に係る可変利得増幅器の回路構成図である。 図９は、可変バイアス電圧生成部の変形例を示す図である。 図１０は、第３の実施形態に係る可変利得増幅器の効果を示す表である。 図１１は、第３の実施形態に係る可変利得増幅器の利得対ＩＩＰ３特性を示すグラフである。 図１２は、第４の実施形態に係る可変利得増幅器の回路構成図である。 図１３は、第４の実施形態の変形例に係る可変バイアス電圧生成部の回路構成図である。 図１４は、第４の実施形態に係る可変利得増幅器の効果を示す表である。 図１５は、第４の実施形態に係る可変利得増幅器の利得対ＩＩＰ３特性を示すグラフである。 図１６は、一般的なソース接地増幅器の回路構成図である。 図１７は、バイアス電圧と歪特性との関係を表すグラフである。 図１８は、一般的な可変利得増幅器の回路構成図である。
　（第１の実施形態）
　図１は、第１の実施形態に係る可変利得増幅器の回路構成を示す。信号Ｖｉｎは、直流遮断容量１を介して可変増幅部４に入力され、電流信号に変換される。さらに、その電流信号は負荷インピーダンス部３により電圧変換されて信号Ｖｏｕｔとなる。可変増幅部４の入力は、バイアス抵抗２を介して可変バイアス電圧生成部５から供給される可変バイアス電圧でバイアスされる。
　可変増幅部４は、カスコードトランジスタ４１ｉ（１≦ｉ≦ｎ）と増幅トランジスタ４２ｉとがカスコード接続されてなるカスコード回路がｎ段並列に接続された回路で構成される。可変バイアス電圧生成部５は、可変電流源６および参照トランジスタ５２で構成される。可変電流源６は、定電流源５１ｉとスイッチ６１ｉが直列接続されてなる電流源回路がｎ段並列に接続された回路とそれに並列接続された定電流源５１で構成される。定電流源５１は省略してもよい。参照トランジスタ５２と増幅トランジスタ４２ｉとでカレントミラー回路が構成され、可変電流源６から供給される参照電流に対して、そのトランジスタサイズ比に応じたバイアス電流が可変増幅部４に供給される。
　なお、可変電流源６は参照電流としてシンク電流を供給するものであってもよい。その場合、図２に示したように、可変電流源６から供給されるシンク電流をカレントミラー回路でミラーして参照トランジスタ５２に供給すればよい。
　図１に戻り、利得制御部９は、可変増幅部４の実質的なトランジスタサイズを大きくする制御をするとき、可変バイアス電圧を下げる制御をし、可変増幅部４の実質的なトランジスタサイズを小さくする制御をするとき、可変バイアス電圧を上げる制御をする。具体的には、利得制御部９は、制御コードＴｉおよびその反転Ｔｉｂを出力し、カスコードトランジスタ４１ｉおよびスイッチ６１ｉをそれぞれ制御する。すなわち、カスコードトランジスタ４１ｉがオンのときはスイッチ６１ｉはオフとなり、カスコードトランジスタ４１ｉがオフのときはスイッチ６１ｉはオンとなるように制御する。
　図３は、本実施形態に係る可変利得増幅器の効果を示す表である。ここで、制御ビット数を７とし、増幅トランジスタ４２ｉは２のべき乗で重み付けしたサイズ（１μｍ、２μｍ、４μｍ、８μｍ、１６μｍ、３２μｍ、６４μｍ）とし、参照トランジスタ５２のサイズを１μｍとする。また、可変電流源６は２０μＡから３０μＡの範囲で制御可能とし、電流源５１の電流を２０μＡ、電流源５１ｉの総電流を１０μＡとする。電流源５１ｉもまた２のべき乗で重み付けした電流（０．０８μＡ、０．１６μＡ、０．３２μＡ、０．６４μＡ、１．２８μＡ、２．５６μＡ、５．１２μＡ）とする。同表は、負荷インピーダンス部３を１００Ωの抵抗とした場合の利得モード１，８，３２，６４，１２７における制御コード、実質的な増幅トランジスタサイズ、参照トランジスタ５２に流れる参照電流、増幅トランジスタ４２ｉに流れるバイアス電流の電流密度、消費電流、利得、ＩＩＰ３を示している。ＩＩＰ３の評価条件は、６００ＭＨｚと６１０ＭＨｚの正弦波を同時に入力し、６００ＭＨｚの出力パワーと、３次歪である５９０ＭＨｚの出力パワーから算出したものである。本実施形態と対比される従来技術は特許文献１に開示されたものである。
　同表からわかるように、本実施形態に係る可変利得増幅器では、利得を下げるほど参照電流が増大する、すなわち、電流密度が大きくなる。これにより、従来と比べ、低利得モードにおけるＩＩＰ３が改善される。図４のグラフからわかるように、本実施形態では利得が低い程、ＩＩＰ３の改善効果は大きく、最大で８ｄＢ程度の改善効果がある。
　なお、カスコードトランジスタ４１ｉとスイッチ６１ｉの個数は同じでなくてもよい。可変増幅部４の実質的なトランジスタサイズを大きくすると可変バイアス電圧が下がり、可変増幅部４の実質的なトランジスタサイズを小さくすると可変バイアス電圧が上がるように、可変増幅部４および可変電流源６を構成すればよい。
　（第２の実施形態）
　図５は、第２の実施形態に係る可変利得増幅器の回路構成を示す。以下、第１の実施形態と異なる点について説明する。
　可変バイアス電圧生成部５は、定電流源５１および可変参照トランジスタ回路７で構成される。可変参照トランジスタ回路７は、参照トランジスタ５２ｉとスイッチ７１ｉが直列接続されてなる参照トランジスタ回路がｎ段並列に接続された回路とそれに並列接続された参照トランジスタ５２で構成される。参照トランジスタ５２は省略してもよい。可変参照トランジスタ回路７と増幅トランジスタ４２ｉとでカレントミラー回路が構成され、定電流源５１から供給される参照電流に対して、そのトランジスタサイズ比に応じたバイアス電流が可変増幅部４に供給される。
　利得制御部９は、可変増幅部４の実質的なトランジスタサイズを大きくする制御をするとき、可変バイアス電圧を下げる制御をし、可変増幅部４の実質的なトランジスタサイズを小さくする制御をするとき、可変バイアス電圧を上げる制御をする。具体的には、利得制御部９は、制御コードＴｉを出力し、カスコードトランジスタ４１ｉおよびスイッチ６１ｉを制御する。すなわち、カスコードトランジスタ４１ｉがオンのときはスイッチ７１ｉもオンとなり、カスコードトランジスタ４１ｉがオフのときはスイッチ７１ｉもオフとなるように制御する。
　図６は、本実施形態に係る可変利得増幅器の効果を示す表である。ここで、制御ビット数を７とし、増幅トランジスタ４２ｉは２のべき乗で重み付けしたサイズ（１μｍ、２μｍ、４μｍ、８μｍ、１６μｍ、３２μｍ、６４μｍ）とする。また、参照トランジスタ５２のサイズを１０μｍとし、参照トランジスタ５２ｉも２のべき乗で重み付けしたサイズ（０．０４μｍ、０．０８μｍ、０．１６μｍ、０．３２μｍ、０．６４μｍ、１．２８μｍ、２．５６μｍ）とし、可変参照トランジスタ回路７のトランジスタサイズは１０μｍから１５μｍまで可変とする。また、定電流源５２の電流を３００μＡとする。同表は、負荷インピーダンス部３を１００Ωの抵抗とした場合の利得モード１，８，３２，６４，１２７における制御コード、実質的な増幅トランジスタサイズ、可変参照トランジスタ回路７のトランジスタサイズ、増幅トランジスタ４２ｉに流れるバイアス電流の電流密度、消費電流、利得、ＩＩＰ３を示している。ＩＩＰ３の評価条件は、６００ＭＨｚと６１０ＭＨｚの正弦波を同時に入力し、６００ＭＨｚの出力パワーと、３次歪である５９０ＭＨｚの出力パワーから算出したものである。本実施形態と対比される従来技術は特許文献１に開示されたものである。
　同表からわかるように、本実施形態に係る可変利得増幅器では、利得を下げるほどミラー比が増大して電流密度が大きくなる。これにより、従来と比べ、低利得モードにおけるＩＩＰ３が改善される。図７のグラフからわかるように、本実施形態では利得が低い程、ＩＩＰ３の改善効果は大きく、最大で６ｄＢ程度の改善効果がある。
　なお、カスコードトランジスタ４１ｉとスイッチ７１ｉの個数は同じでなくてもよい。可変増幅部４の実質的なトランジスタサイズを大きくすると可変バイアス電圧が下がり、可変増幅部４の実質的なトランジスタサイズを小さくすると可変バイアス電圧が上がるように、可変増幅部４および可変参照トランジスタ回路７を構成すればよい。
　（第３の実施形態）
　図８は、第３の実施形態に係る可変利得増幅器の回路構成を示す。以下、第１の実施形態と異なる点について説明する。
　可変バイアス電圧生成部５は、定電圧源５３および可変分圧回路８で構成される。可変分圧回路８は、抵抗８１ｉとスイッチ８２ｉが直列接続されてなる抵抗回路がｎ段並列に接続された回路とそれに直列接続された抵抗８３で構成される。可変バイアス電圧は、定電圧源５３から供給される電圧を抵抗８１ｉと抵抗８３で分圧した電圧として与えられる。なお、可変分圧回路８において抵抗８１ｉをすべて直列接続してもよい。その場合、図９に示したように、制御信号Ｓｉで制御されるスイッチ８２ｉの一端をバイアス電圧出力端にすればよい。
　図８に戻り、利得制御部９は、可変増幅部４の実質的なトランジスタサイズを大きくする制御をするとき、可変バイアス電圧を下げる制御をし、可変増幅部４の実質的なトランジスタサイズを小さくする制御をするとき、可変バイアス電圧を上げる制御をする。具体的には、利得制御部９は、制御コードＴｉを出力し、カスコードトランジスタ４１ｉおよびスイッチ８２ｉを制御する。すなわち、カスコードトランジスタ４１ｉがオンのときはスイッチ８２ｉもオンとなり、カスコードトランジスタ４１ｉがオフのときはスイッチ８２ｉもオフとなるように制御する。
　図１０は、本実施形態に係る可変利得増幅器の効果を示す表である。ここで、制御ビット数を７とし、増幅トランジスタ４２ｉは２のべき乗で重み付けしたサイズ（１μｍ、２μｍ、４μｍ、８μｍ、１６μｍ、３２μｍ、６４μｍ）とする。また、抵抗８３を１００Ωとし、抵抗８１ｉを２－１のべき乗で重み付けした値（１９２ｋΩ、９６ｋΩ、４８ｋΩ、２４ｋΩ、１２ｋΩ、６ｋΩ、３ｋΩ）とし、分圧比は０．９３８から０．９９９まで可変とする。また、定電圧源５３の電圧を５９４ｍＶとし、可変バイアス電圧は５５７ｍＶから５９３ｍＶまで可変とする。同表は、負荷インピーダンス部３を１００Ωの抵抗とした場合の利得モード１，８，３２，６４，１２７における制御コード、実質的な増幅トランジスタサイズ、可変バイアス電圧、増幅トランジスタ４２ｉに流れるバイアス電流の電流密度、消費電流、利得、ＩＩＰ３を示している。ＩＩＰ３の評価条件は、６００ＭＨｚと６１０ＭＨｚの正弦波を同時に入力し、６００ＭＨｚの出力パワーと、３次歪である５９０ＭＨｚの出力パワーから算出したものである。本実施形態と対比される従来技術は特許文献１に開示されたものである。
　同表からわかるように、本実施形態に係る可変利得増幅器では、利得を下げるほどバイアス電圧が増大し、電流密度が大きくなる。これにより、従来と比べ、低利得モードにおけるＩＩＰ３が改善される。図１１のグラフからわかるように、本実施形態では利得が低い程、ＩＩＰ３の改善効果は大きく、最大で６ｄＢ程度の改善効果がある。
　なお、カスコードトランジスタ４１ｉとスイッチ８２ｉの個数は同じでなくてもよい。可変増幅部４の実質的なトランジスタサイズを大きくすると可変バイアス電圧が下がり、可変増幅部４の実質的なトランジスタサイズを小さくすると可変バイアス電圧が上がるように、可変増幅部４および可変分圧回路８を構成すればよい。また、抵抗８３および抵抗８２ｉの抵抗値の設定によっては、これら抵抗がバイアス抵抗として機能するため、バイアス抵抗２を省略してもよい。
　上記各実施形態に係る可変利得増幅器の低利得モード時の消費電流は従来よりも大きくなるが、消費電流の絶対値が大きな高利得モード時では消費電流は従来とほぼ同一であるため、特に問題にならない。言い換えると、従来の可変利得増幅器では歪特性改善のために消費電流を大きくする必要があったが、上記各実施形態に係る可変利得増幅器では、消費電流の増大を抑制しながら、歪特性を改善することができる。
　（第４の実施形態）
　図１２は、第４の実施形態に係る可変利得増幅器の回路構成を示す。信号Ｖｉｎは、直流遮断容量１ｉを介して可変増幅部４に入力され、電流信号に変換される。さらに、その電流信号は負荷インピーダンス部３により電圧変換されて信号Ｖｏｕｔとなる。可変増幅部４の入力は、バイアス抵抗２ｉを介して可変バイアス電圧生成部５から供給される可変バイアス電圧でバイアスされる。
　可変増幅部４は、ｎ個の増幅トランジスタ４２ｉで構成される。可変バイアス電圧生成部５は、ｎ個のバイアス電圧生成回路で構成される。各バイアス電圧生成回路は、直列接続された定電流源５１ｉ、参照トランジスタ５２ｉ、およびスイッチ６１ｉ、ならびにバイアス抵抗２ｉとグランドとの間に接続されたスイッチ６２ｉで構成される。利得制御部９は、可変バイアス電圧生成部５の複数の出力のそれぞれを互いに独立に制御する。具体的には、利得制御部９は、制御コードＴｉおよびその反転Ｔｉｂを出力し、スイッチ６１ｉおよび６２ｉをそれぞれ制御する。すなわち、スイッチ６１ｉがオンのときはスイッチ６２ｉはオフとなり、スイッチ６１ｉがオフのときはスイッチ６２ｉはオンとなるように制御する。
　可変バイアス電圧生成部５の複数の出力に代えて可変増幅部４の複数の出力のそれぞれを互いに独立に制御してもよい。図１３は、本実施形態の変形例に係る可変利得増幅器の回路構成を示す。可変増幅部４は、カスコード接続されたカスコードトランジスタ４１ｉおよび増幅トランジスタ４２ｉからなるカスコード回路をｎ個備えている。可変バイアス電圧生成部５は、定電流源５１ｉおよび参照トランジスタ５２ｉからなるバイアス電圧生成回路をｎ個備えている。利得制御部９は、可変増幅部４の複数の出力のそれぞれを互いに独立に制御する。具体的には、利得制御部９は、制御コードＴｉを出力し、カスコードトランジスタ４１ｉを制御する。
　図１４は、本実施形態に係る可変利得増幅器の効果を示す表である。ここで、制御ビット数を７とし、増幅トランジスタ４２ｉは２のべき乗で重み付けしたサイズ（１μｍ、２μｍ、４μｍ、８μｍ、１６μｍ、３２μｍ、６４μｍ）とし、参照トランジスタ５２ｉも２のべき乗で重み付けしたサイズ（１μｍ、２μｍ、４μｍ、８μｍ、１６μｍ、３２μｍ、６４μｍ）とする。また、定電流源５１ｉは、対応する増幅トランジスタ５２ｉが線形領域で動作する電流値（３０μＡ、２９．８μＡ、２９．５μＡ、２８．８μＡ、２７．６μＡ、２５．１μＡ、２０μＡ、）とする。同表は、負荷インピーダンス部３を１００Ωの抵抗とした場合の利得モード１，７，３１，６３，１２７における制御コード、実質的な増幅トランジスタサイズ、消費電流、利得、ＩＩＰ３を示している。ＩＩＰ３の評価条件は、６００ＭＨｚと６１０ＭＨｚの正弦波を同時に入力し、６００ＭＨｚの出力パワーと、３次歪である５９０ＭＨｚの出力パワーから算出したものである。本実施形態と対比される従来技術は非特許文献１に開示されたものである。
　同表からわかるように、本実施形態に係る可変利得増幅器では、増幅トランジスタ４２ｉに線形動作するようなバイアス電流が独立に供給されるため、利得を下げてもＩＩＰ３は劣化しない。図１５のグラフからわかるように、一部の利得設定の除き、本実施形態のＩＩＰ３の改善効果は大きい。従来の可変利得増幅器では、増幅トランジスタサイズによらずバイアス電流が一定であるため、低利得モードにおいては増幅器としての動作点が維持できなくなり、利得特性や歪特性が大きく劣化する。すなわち、低利得モードでの使用ができないため、可変利得レンジがあまり広くとれない。これに対して、本実施形態に係る可変利得増幅器では、高利得モード時の消費電流が従来よりも大きくなるものの、全利得モードの平均消費電流はほとんど差がない。言い換えると、本実施形態に係る可変利得増幅器では、消費電流の増大を抑制しながら、歪特性を改善することができる。
　なお、高周波向けの可変利得増幅器の場合には、上記各実施形態においてバイアス抵抗２に代えてバイアスインダクタを設けてもよい。また、上記各実施形態に係る可変利得増幅器の一部またはすべてのトランジスタをバイポーラトランジスタにしてもよい。
　本発明に係る可変利得増幅器は、広い可変利得レンジで低歪特性および低消費電力が可能であるため、テレビチューナ等の低雑音増幅器として有用である。
　１　　　直流遮断容量
　１ｉ　　直流遮断容量
　２　　　バイアス抵抗
　２ｉ　　バイアス抵抗
　３　　　負荷インピーダンス部
　４　　　可変増幅部
　４１ｉ　カスコードトランジスタ（第１のトランジスタ）
　４２ｉ　増幅トランジスタ（第２のトランジスタ）
　５　　　可変バイアス電圧生成部
　５１　　定電流源
　５１ｉ　定電流源
　５２　　参照トランジスタ
　５２ｉ　参照トランジスタ
　５３　　定電圧源
　６　　　可変電流源
　６１ｉ　スイッチ
　７　　　可変参照トランジスタ回路
　７１ｉ　スイッチ
　８　　　可変分圧回路
　８１ｉ　抵抗
　８２ｉ　スイッチ
　８３　　抵抗
　９　　　利得制御部

Claims (11)

  1. 　一端に入力信号が与えられる直流遮断容量と、
    　前記直流遮断容量の他端の出力を増幅する可変トランジスタサイズの可変増幅部と、
    　前記可変増幅部の出力に接続された負荷インピーダンス部と、
    　一端が前記直流遮断容量の他端に接続されたバイアス抵抗と、
    　前記バイアス抵抗の他端に可変バイアス電圧を印加する可変バイアス電圧生成部と、
    　前記可変増幅部の実質的なトランジスタサイズを大きくする制御をするとき、前記可変バイアス電圧を下げる制御をし、前記可変増幅部の実質的なトランジスタサイズを小さくする制御をするとき、前記可変バイアス電圧を上げる制御をする利得制御部とを備えている
    ことを特徴とする可変利得増幅器。
  2. 請求項１の可変利得増幅器において、
    　前記可変増幅部は、２個のトランジスタがカスコード接続されてなるカスコード回路が複数個並列接続されて構成されたものであり、
    　前記複数のカスコード回路のそれぞれにおける第１のトランジスタは、前記利得制御部によって互いに独立にスイッチング制御され、第２のトランジスタのゲートは、前記直流遮断容量の他端に接続されており、
    　前記可変バイアス電圧生成部は、
    　　前記利得制御部によって供給電流量が制御される可変電流源と、
    　　前記可変電流源から供給される電流を前記可変バイアス電圧に変換する参照トランジスタとを有するものである
    ことを特徴とする可変利得増幅器。
  3. 請求項２の可変利得増幅器において、
    　前記可変電流源は、定電流源およびスイッチが直列接続されてなる電流源回路が複数個並列接続されて構成されたものであり、
    　前記複数の電流源回路のそれぞれにおけるスイッチは、前記利得制御部によって互いに独立にスイッチング制御されるものである
    ことを特徴とする可変利得増幅器。
  4. 請求項３の可変利得増幅器において、
    　前記可変電流源は、前記複数の電流源回路に並列接続された定電流源を有するものであり、
    　前記カスコード回路および電流源回路の個数は同じであり、
    　前記利得制御部は、対応関係にある前記カスコード回路および電流源回路における前記第１のトランジスタおよびスイッチに対して互いに逆のスイッチング制御をする
    ことを特徴とする可変利得増幅器。
  5. 請求項１の可変利得増幅器において、
    　前記可変増幅部は、２個のトランジスタがカスコード接続されてなるカスコード回路が複数個並列接続されて構成されたものであり、
    　前記複数のカスコード回路のそれぞれにおける第１のトランジスタは、前記利得制御部によって互いに独立にスイッチング制御され、第２のトランジスタのゲートは、前記直流遮断容量の他端に接続されており、
    　前記可変バイアス電圧生成部は、
    　　定電流源と、
    　　前記利得制御部によってトランジスタサイズが制御され、前記定電流源から供給される電流を前記可変バイアス電圧に変換する可変参照トランジスタ回路とを有するものである
    ことを特徴とする可変利得増幅器。
  6. 請求項５の可変利得増幅器において、
    　前記可変参照トランジスタ回路は、参照トランジスタおよびスイッチが直列接続されてなる参照トランジスタ回路が複数個並列接続されて構成されたものであり、
    　前記複数の参照トランジスタ回路のそれぞれにおけるスイッチは、前記利得制御部によって互いに独立にスイッチング制御されるものである
    ことを特徴とする可変利得増幅器。
  7. 請求項６の可変利得増幅器において、
    　前記可変参照トランジスタ回路は、前記複数の参照トランジスタ回路に並列接続された参照トランジスタを有するものであり、
    　前記カスコード回路および参照トランジスタ回路の個数は同じであり、
    　前記利得制御部は、対応関係にある前記カスコード回路および参照トランジスタ回路における前記第１のトランジスタおよびスイッチに対して同じスイッチング制御をする
    ことを特徴とする可変利得増幅器。
  8. 請求項１の可変利得増幅器において、
    　前記可変増幅部は、２個のトランジスタがカスコード接続されてなるカスコード回路が複数個並列接続されて構成されたものであり、
    　前記複数のカスコード回路のそれぞれにおける第１のトランジスタは、前記利得制御部によって互いに独立にスイッチング制御され、第２のトランジスタのゲートは、前記直流遮断容量の他端に接続されており、
    　前記可変バイアス電圧生成部は、
    　　定電圧源と、
    　　前記利得制御部によって分圧比が制御され、前記定電圧源から供給される電圧を分圧して前記可変バイアス電圧を生成する可変分圧回路とを有するものである
    ことを特徴とする可変利得増幅器。
  9. 請求項８の可変利得増幅器において、
    　前記可変分圧回路は、
    　　一端が前記定電圧源に接続された抵抗と、
    　　それぞれが前記抵抗の他端に直列接続された抵抗およびスイッチからなり、互いに並列接続された複数の抵抗回路とを有するものであり、
    　前記複数の抵抗回路のそれぞれにおけるスイッチは、前記利得制御部によって互いに独立にスイッチング制御されるものである
    ことを特徴とする可変利得増幅器。
  10. 請求項９の可変利得増幅器において、
    　前記カスコード回路および抵抗回路の個数は同じであり、
    　前記利得制御部は、対応関係にある前記カスコード回路および抵抗回路における前記第１のトランジスタおよびスイッチに対して同じスイッチング制御をする
    ことを特徴とする可変利得増幅器。
  11. 　一端に入力信号が共通に与えられる複数の直流遮断容量と、
    　前記複数の直流遮断容量のそれぞれの他端の出力を増幅する複数の増幅トランジスタを有する可変増幅部と、
    　前記複数の増幅部の出力に共通に接続された負荷インピーダンス部と、
    　一端が前記複数の直流遮断容量のそれぞれの他端に接続された複数のバイアス抵抗と、
    　直列接続された定電流源および参照トランジスタを有し、前記複数のバイアス抵抗のそれぞれの他端にバイアス電圧を印加する複数のバイアス電圧生成回路を有する可変バイアス電圧生成部と、
    　前記可変増幅部および可変バイアス電圧生成部のいずれか一方の複数の出力のそれぞれを互いに独立に制御する利得制御部とを備えている
    ことを特徴とする可変利得増幅器。
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