JP2007158422A - 可変利得増幅回路 - Google Patents
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Abstract
【課題】入力信号の低レベル領域から高レベル領域まで、良好な信号対ノイズ特性と歪み特性を実現する。
【解決手段】入力信号を増幅するMai(i=1〜4)と、増幅トランジスタと出力端子Toとの間に接続され、増幅トランジスタMaiの直流バイアス電流を制御する制御トランジスタQiと、N個の制御トランジスタの制御ノードに印加する直流バイアス電圧を個別に変化させることにより、N個の増幅トランジスタの少なくとも一をオン状態、他をオフ状態にし、オン状態の増幅トランジスタとオフ状態の増幅トランジスタとの組み合わせを切り換えるバイアス回路4とを有する。
【選択図】図1
【解決手段】入力信号を増幅するMai(i=1〜4)と、増幅トランジスタと出力端子Toとの間に接続され、増幅トランジスタMaiの直流バイアス電流を制御する制御トランジスタQiと、N個の制御トランジスタの制御ノードに印加する直流バイアス電圧を個別に変化させることにより、N個の増幅トランジスタの少なくとも一をオン状態、他をオフ状態にし、オン状態の増幅トランジスタとオフ状態の増幅トランジスタとの組み合わせを切り換えるバイアス回路4とを有する。
【選択図】図1
Description
本発明は、並列接続された複数の増幅トランジスタを有し、当該複数の増幅トランジスタの利得(総合利得)を制御可能な可変利得増幅回路に関する。
テレビジョン(TV)受信装置に用いるチューナ回路(例えばチューナIC)の入力受信信号レベルは−70[dBm]〜−30[dBm]であり、最大130波の信号がアンテナを通して入ってくる。したがって、チューナ回路は、大きな強電界の受信電波から小さい弱電界の受信電波までを取り扱い、かつ、最大130波の信号が受信可能で、通常、最低でも10数波の信号を常に受信している。
多くのチューナ回路で採用されている方式では、受信したRF信号を増幅し、その中から所望の周波数の電波を検波して生成したIF信号を更に増幅する構成となっている。また一般に、チューナ回路では、検波した信号レベルに応じてRF増幅時の利得を制御するために、RF増幅、IF増幅の双方で可変利得増幅器が用いられる。
そのようなチューナ回路では、特にRF増幅時に歪み特性を如何に良くするかが、良い可変利得増幅を設計する上で重要である。
多くのチューナ回路で採用されている方式では、受信したRF信号を増幅し、その中から所望の周波数の電波を検波して生成したIF信号を更に増幅する構成となっている。また一般に、チューナ回路では、検波した信号レベルに応じてRF増幅時の利得を制御するために、RF増幅、IF増幅の双方で可変利得増幅器が用いられる。
そのようなチューナ回路では、特にRF増幅時に歪み特性を如何に良くするかが、良い可変利得増幅を設計する上で重要である。
可変利得増幅器として、ディアルゲート電界効果トランジスタ(FET)を用いた構成が知られている(例えば、特許文献1参照)。
また、バイポーラトランジスタやFETをカスケード接続した可変利得増幅器が知られている(例えば、特許文献2参照)。
これらの可変利得増幅器では、受信信号の増幅用トランジスタ(以下、単に増幅トランジスタという)にFETを用い、FETのバイアス電流制御用トランジスタ(以下、単に制御トランジスタという)にバイポーラトランジスタまたはFETを用いる構成が一般的である。
また、バイポーラトランジスタやFETをカスケード接続した可変利得増幅器が知られている(例えば、特許文献2参照)。
これらの可変利得増幅器では、受信信号の増幅用トランジスタ(以下、単に増幅トランジスタという)にFETを用い、FETのバイアス電流制御用トランジスタ(以下、単に制御トランジスタという)にバイポーラトランジスタまたはFETを用いる構成が一般的である。
図12に、バイポーラトランジスタを制御トランジスタとして用いている可変利得増幅器の回路を示す。
図12に示す可変利得増幅器100は、電源電圧Vccの供給線101と基準電圧、例えば接地電圧の供給線102との間に、負荷抵抗103、バイポーラトランジスタからなる制御トランジスタQ、FETからなる増幅トランジスタMが縦続接続されている。制御トランジスタQのベース(B)に可変直流電圧源104が接続され、そのコレクタ(C)と負荷抵抗103との接続中点に出力端子Toが設けられている。増幅トランジスタMのゲート(G)と接地電圧の供給線102との間に、抵抗105および直流電圧源106からなるバイアス回路が接続され、ゲート(G)に入力端子Tiが設けられている。
このようにカスケード接続された増幅トランジスタMと制御トランジスタQを有する可変利得増幅器100においては、増幅トランジスタMのゲート(G1)に信号を入力し、制御トランジスタQのコレクタ(C)から信号を出力する。このとき可変直流電圧源104によって制御トランジスタQのベース(B)電圧を介してエミッタ(E)電圧を変化させることにより増幅トランジスタMの増幅率制御を行う。制御トランジスタQのベース(B)電圧を下げると、そのエミッタ(E)電圧が下がり、増幅トランジスタMのドレイン(D)とソース(S)間の電圧(ドレイン−ソース電圧Vds)が小さくなる。ドレイン−ソース間電圧Vdsが小さくなるほど、増幅トランジスタMの相互コンダクタンス(gm)は小さくなる。つまり増幅トランジスタMの増幅率が低下する。
図12に示す可変利得増幅器100は、電源電圧Vccの供給線101と基準電圧、例えば接地電圧の供給線102との間に、負荷抵抗103、バイポーラトランジスタからなる制御トランジスタQ、FETからなる増幅トランジスタMが縦続接続されている。制御トランジスタQのベース(B)に可変直流電圧源104が接続され、そのコレクタ(C)と負荷抵抗103との接続中点に出力端子Toが設けられている。増幅トランジスタMのゲート(G)と接地電圧の供給線102との間に、抵抗105および直流電圧源106からなるバイアス回路が接続され、ゲート(G)に入力端子Tiが設けられている。
このようにカスケード接続された増幅トランジスタMと制御トランジスタQを有する可変利得増幅器100においては、増幅トランジスタMのゲート(G1)に信号を入力し、制御トランジスタQのコレクタ(C)から信号を出力する。このとき可変直流電圧源104によって制御トランジスタQのベース(B)電圧を介してエミッタ(E)電圧を変化させることにより増幅トランジスタMの増幅率制御を行う。制御トランジスタQのベース(B)電圧を下げると、そのエミッタ(E)電圧が下がり、増幅トランジスタMのドレイン(D)とソース(S)間の電圧(ドレイン−ソース電圧Vds)が小さくなる。ドレイン−ソース間電圧Vdsが小さくなるほど、増幅トランジスタMの相互コンダクタンス(gm)は小さくなる。つまり増幅トランジスタMの増幅率が低下する。
このような可変利得増幅器100では、増幅トランジスタMはそのゲート幅Wが大きくなるほど、利得は上がり、ゲート抵抗の上昇を抑えることを条件にノイズ指数NFは良くなるが、歪み特性は低下する(悪くなる)。
利得を大きくするため制御トランジスタQのエミッタ(E)と接地電圧の供給線102との間に複数の増幅トランジスタMを接続させて、これらのゲート(G)を入力端子Tiに接続させるようにしてもよい。この場合、複数の増幅トランジスタMの総ゲート幅が大きくなり利得は上がり、信号対ノイズ特性(ノイズ指数NF)は良くなるが、歪み特性は更に低下する。
これは、一般に、トランジスタのゲート幅Wが大きいほど、また、ゲート長Lが小さいほどノイズ指数NFは良いが、歪み特性が低下するというトレードオフが存在するためである。
以上の動作および特性間のトレードオフは、制御トランジスタをFETで構成した場合でも基本的に同じである。このように制御トランジスタQが単一の構成では、歪み特性を重視するとノイズ指数NFが低下して、要求特性を満足する可変利得増幅器は実現できない。
利得を大きくするため制御トランジスタQのエミッタ(E)と接地電圧の供給線102との間に複数の増幅トランジスタMを接続させて、これらのゲート(G)を入力端子Tiに接続させるようにしてもよい。この場合、複数の増幅トランジスタMの総ゲート幅が大きくなり利得は上がり、信号対ノイズ特性(ノイズ指数NF)は良くなるが、歪み特性は更に低下する。
これは、一般に、トランジスタのゲート幅Wが大きいほど、また、ゲート長Lが小さいほどノイズ指数NFは良いが、歪み特性が低下するというトレードオフが存在するためである。
以上の動作および特性間のトレードオフは、制御トランジスタをFETで構成した場合でも基本的に同じである。このように制御トランジスタQが単一の構成では、歪み特性を重視するとノイズ指数NFが低下して、要求特性を満足する可変利得増幅器は実現できない。
そこで上述した特許文献2に記載されている技術では、入力端子と出力端子間にカスケード接続されている制御トランジスタと増幅トランジスタの対を複数設け、即ち、増幅トランジスタごとに制御トランジスタを設けている。
図13に、特許文献2に記載されている可変利得増幅器の回路図を示す。
図13に示す可変利得増幅器110は、図12の制御トランジスタQと増幅トランジスタMを2対並列に接続した構成と等価となっている。本例では制御トランジスタがFETからなり、符合“Mci”(i=1,2)で示されている。また、増幅トランジスタは符号“Mai”で示されている。
制御トランジスタMc1とMc2は個別のゲート電圧(制御電圧)が印加可能に制御電圧発生回路107の出力に接続され、制御電圧発生回路107の入力に可変直流電圧源104から可変DC電圧Vagcが供給される。一方、増幅トランジスタMa1とMa2のゲートは共に入力端子Tiに接続されている。出力端子To、負荷抵抗103、および、抵抗105と直流電圧源106からなるバイアス回路の、増幅トランジスタや制御トランジスタに対する接続関係は図12と同様である。
上記特許文献2の記載によれば、増幅トランジスタMa1とMa2は、特性が同じ場合、ゲート長Lとゲート幅Wが異なる場合の両方が存在する。
図13に示す可変利得増幅器110は、図12の制御トランジスタQと増幅トランジスタMを2対並列に接続した構成と等価となっている。本例では制御トランジスタがFETからなり、符合“Mci”(i=1,2)で示されている。また、増幅トランジスタは符号“Mai”で示されている。
制御トランジスタMc1とMc2は個別のゲート電圧(制御電圧)が印加可能に制御電圧発生回路107の出力に接続され、制御電圧発生回路107の入力に可変直流電圧源104から可変DC電圧Vagcが供給される。一方、増幅トランジスタMa1とMa2のゲートは共に入力端子Tiに接続されている。出力端子To、負荷抵抗103、および、抵抗105と直流電圧源106からなるバイアス回路の、増幅トランジスタや制御トランジスタに対する接続関係は図12と同様である。
上記特許文献2の記載によれば、増幅トランジスタMa1とMa2は、特性が同じ場合、ゲート長Lとゲート幅Wが異なる場合の両方が存在する。
特許文献2に記載されている図13の回路の動作を、以下に説明する。
ここで図13の制御電圧発生回路107から供給される制御トランジスタMc1のゲート電圧(制御電圧)を符号“Vcon1”で表し、制御トランジスタMc2の制御電圧を符号“Vcon2”で表す。
ここで図13の制御電圧発生回路107から供給される制御トランジスタMc1のゲート電圧(制御電圧)を符号“Vcon1”で表し、制御トランジスタMc2の制御電圧を符号“Vcon2”で表す。
図14及び図15は、制御電圧発生回路107の入出力特性、即ち可変DC電圧Vagcに対する制御電圧Vcon1及びVcon2の変化を示すグラフである。
図14に示す制御を行う場合、可変DC電圧Vagcを0[V]から上げていくと、制御電圧発生回路107は最初に制御電圧Vcon1をリニアに出力し、これによって制御トランジスタMc1がオフ状態からオン状態に遷移する。この間、制御電圧Vcon2は0[V]なので制御トランジスタMc2はオフ状態を維持する。
さらに可変DC電圧Vagcを上げると、制御電圧発生回路107は、制御電圧Vcon1を最大電圧(2.5[V])で保持し、ほぼその時点から制御電圧Vcon2を同様な傾きでリニアに出力し、このため制御トランジスタMc2がオフ状態からオン状態に遷移する。
図14に示す制御を行う場合、可変DC電圧Vagcを0[V]から上げていくと、制御電圧発生回路107は最初に制御電圧Vcon1をリニアに出力し、これによって制御トランジスタMc1がオフ状態からオン状態に遷移する。この間、制御電圧Vcon2は0[V]なので制御トランジスタMc2はオフ状態を維持する。
さらに可変DC電圧Vagcを上げると、制御電圧発生回路107は、制御電圧Vcon1を最大電圧(2.5[V])で保持し、ほぼその時点から制御電圧Vcon2を同様な傾きでリニアに出力し、このため制御トランジスタMc2がオフ状態からオン状態に遷移する。
図15に示す制御を行う場合、制御電圧発生回路107は、可変DC電圧Vagcの上昇に伴って制御電圧Vcon1をリニアに出力する途中で、制御電圧Vcon2もほぼ同様な傾きでリニアに上げていく。このため制御トランジスタMc1のオフからオンの状態遷移に少し遅れて制御トランジスタMc2の状態遷移が開始される。
特許文献2の記載によれば、上記図14又は図15に示す制御を行うことによって、利得最大時の利得並びにノイズ指数NFに係る特性を悪化させることなく、利得減衰時の歪み特性を改善できる。
また特許文献2の記載によれば、特に図15に示す制御を行うことによって、制御電圧Vcon1とVcon2とで電圧変化範囲に重なりがあるため、可変電圧源11の電圧値Vagcと利得減衰量との間に、ある程度の線形的な関係を持たせることができて利得制御を容易にするとともに、約2dB利得減衰時におけるIIP3(アンプの歪み特性指標)の劣化を緩和できる等の効果を奏する。
特開2002−176371号公報
特開2004−112299号公報
また特許文献2の記載によれば、特に図15に示す制御を行うことによって、制御電圧Vcon1とVcon2とで電圧変化範囲に重なりがあるため、可変電圧源11の電圧値Vagcと利得減衰量との間に、ある程度の線形的な関係を持たせることができて利得制御を容易にするとともに、約2dB利得減衰時におけるIIP3(アンプの歪み特性指標)の劣化を緩和できる等の効果を奏する。
このように特許文献2に開示されている増幅トランジスタのオンとオフの駆動制御方法では、可変利得増幅器のゲインを上げる際に、複数設けた制御トランジスタの一をオンさせ、その状態から更に、他のトランジスタを順次オンさせることによって増幅トランジスタ全体を流れる駆動電流を重加算する。逆に可変利得増幅器のゲインを下げる際には、全てのトランジスタをオンさせた駆動電流の重加算状態から他のトランジスタを順次オフする動作がとられると考えられる。
この増幅トランジスタの駆動制御方法では、アンプ全体のノイズ指数NFと歪み特性の両方を十分に満足できないという課題がある。その理由を以下に述べる。
チューナ回路などのように自動利得制御回路における可変利得増幅器は、最小利得時には入力信号が大きい場合であるため、高いノイズ指数NFを有することよりも、良好な歪み特性を有することが要求され、その要求に適合した特性の一の増幅トランジスタが選択され、それのみオンさせる。
一方、最大利得時には入力信号が小さい場合であるため、増幅トランジスタに対して、良好な歪み特性に優先して高いノイズ指数NFが要求される。
チューナ回路などのように自動利得制御回路における可変利得増幅器は、最小利得時には入力信号が大きい場合であるため、高いノイズ指数NFを有することよりも、良好な歪み特性を有することが要求され、その要求に適合した特性の一の増幅トランジスタが選択され、それのみオンさせる。
一方、最大利得時には入力信号が小さい場合であるため、増幅トランジスタに対して、良好な歪み特性に優先して高いノイズ指数NFが要求される。
しかし、上述した駆動電流の重加算で利得を上げていく制御では、利得が高い領域でノイズ指数NFが良好な増幅トランジスタはオンしているが、ノイズ指数NFが良くない増幅トランジスタもオンしているため、そのことがアンプ全体としてのノイズ指数NFの向上を妨げている。
逆に、高利得領域でのアンプのノイズ指数NFを上げようとすると、低利得領域での歪み特性が犠牲となる。
この不利益は、単一の増幅トランジスタを有する図12の構成よりも改善されているが、増幅トランジスタの駆動電流を重加算する制御方法、そのための構成は、上記不利益の克服が十分でないという課題を有する。
逆に、高利得領域でのアンプのノイズ指数NFを上げようとすると、低利得領域での歪み特性が犠牲となる。
この不利益は、単一の増幅トランジスタを有する図12の構成よりも改善されているが、増幅トランジスタの駆動電流を重加算する制御方法、そのための構成は、上記不利益の克服が十分でないという課題を有する。
本発明が解決しようとする課題は、入力信号が低い領域から高い領域まで、その入力信号レベルに応じて良好な信号対ノイズ特性と歪み特性を有する可変利得増幅回路を実現することである。
本発明に係る可変利得増幅回路は、入力信号を増幅する増幅トランジスタと、前記増幅トランジスタと出力端子との間に接続され、前記増幅トランジスタの直流バイアス電流を制御する制御トランジスタと、から各々が構成されているN(N:2以上の自然数)個のトランジスタ対と、N個の制御トランジスタの制御ノードに印加する直流バイアス電圧を個別に変化させることにより、N個の増幅トランジスタの少なくとも一をオン状態、他をオフ状態にし、前記オン状態の増幅トランジスタと前記オフ状態の増幅トランジスタとの組み合わせを切り換えるバイアス回路とを有する。
本発明に係る他の可変利得増幅回路は、互いに並列に接続され、各々が同一の入力信号を増幅し、共通の出力端子から一の出力信号を出力するN(N:2以上の自然数)個の増幅トランジスタと、N個の増幅トランジスタの少なくとも一をオン状態、他をオフ状態にし、前記オン状態の増幅トランジスタと前記オフ状態のトランジスタとの組み合わせを切り換えることにより、前記N個の増幅トランジスタの総合利得を制御する利得制御部とを有する。
本発明では好適に、前記バイアス回路は、前記オン状態の増幅トランジスタと前記オフ状態の増幅トランジスタの組み合わせ、及び、状態遷移のタイミングを制御して、前記複数の制御トランジスタの制御ノードに印加する前記直流バイアス電圧の合計値を入力電圧に対してリニアに変化させる。
本発明では好適に、前記複数の増幅トランジスタは、利得及び信号対ノイズ特性に関する第1構造パラメータ(例えば実効ゲート幅)と、信号対ノイズ特性及び耐歪み特性に関する第2構造パラメータ(例えば実効ゲート長)とが各増幅トランジスタで互いに異なり、前記バイアス回路は、信号対ノイズ特性を改善する前記第1構造パラメータの変化の向きと逆の向きで、耐歪み特性を改善する前記第2構造パラメータが変化するように、前記オン状態の増幅トランジスタと前記オフ状態の増幅トランジスタの組み合わせの選択と、その切り換えを制御する。
あるいは好適に、前記複数の増幅トランジスタは、利得及び信号対ノイズ特性に関する第1構造パラメータ(例えば実効ゲート幅)と、信号対ノイズ特性及び耐歪み特性に関する第2構造パラメータ(例えば実効ゲート長)とが各増幅トランジスタで互いに異なり、前記バイアス回路は、前記第1構造パラメータが信号対ノイズ特性改善のために大きいほど、前記第2構造パラメータが耐歪み特性改善のために小さくなるように、前記オン状態の増幅トランジスタと前記オフ状態の増幅トランジスタの組み合わせの選択と、その切り換えを制御する。
本発明では好適に、前記複数の増幅トランジスタは、利得及び信号対ノイズ特性に関する第1構造パラメータ(例えば実効ゲート幅)と、信号対ノイズ特性及び耐歪み特性に関する第2構造パラメータ(例えば実効ゲート長)とが各増幅トランジスタで互いに異なり、前記バイアス回路は、信号対ノイズ特性を改善する前記第1構造パラメータの変化の向きと逆の向きで、耐歪み特性を改善する前記第2構造パラメータが変化するように、前記オン状態の増幅トランジスタと前記オフ状態の増幅トランジスタの組み合わせの選択と、その切り換えを制御する。
あるいは好適に、前記複数の増幅トランジスタは、利得及び信号対ノイズ特性に関する第1構造パラメータ(例えば実効ゲート幅)と、信号対ノイズ特性及び耐歪み特性に関する第2構造パラメータ(例えば実効ゲート長)とが各増幅トランジスタで互いに異なり、前記バイアス回路は、前記第1構造パラメータが信号対ノイズ特性改善のために大きいほど、前記第2構造パラメータが耐歪み特性改善のために小さくなるように、前記オン状態の増幅トランジスタと前記オフ状態の増幅トランジスタの組み合わせの選択と、その切り換えを制御する。
以下、バイアス回路を有する場合を例として、本発明の作用を説明する。
入力端子に印加される入力電圧の振幅が0から徐々に大きくなる場合を考える。入力電圧の振幅が小さい小信号のときは、利得が大きくなるように高利得領域にバイアス回路によって制御される。このときバイアス回路は、少なくとも一の制御トランジスタがオン状態、他の制御トランジスタがオフ状態となるように、オン状態の制御トランジスタとオフ状態の制御トランジスタの組み合わせを選択し、その組み合わせを適宜変更するようにN個の制御トランジスタの各制御ノードに印加する直流バイアス電圧を個別に制御する。
具体的に、例えば常に一の制御トランジスタがオン、他の制御トランジスタがオフの場合を想定すると、小信号領域(高利得領域)では、第1構造パラメータ(実効ゲート幅)が最大で、第2構造パラメータ(実効ゲート長)が最小の制御トランジスタがオン状態、他のトランジスタがオフ状態となるように制御される。
この状態から入力信号の振幅が大きくなると、オン状態の制御トランジスタが次に実効ゲート幅が大きい制御トランジスタに切り替えられ、今までオン状態であった最大実効ゲート幅の制御トランジスタがオフとなる。このときオン状態に切り替えられる制御トランジスタの実効ゲート長は、最大実効ゲート幅の制御トランジスタの実効ゲート長より小さくなることはない。つまり、実効ゲート長の変化の向きが、実効ゲート幅の変化の向きと逆であるため、実効ゲート幅が相対的に小さい制御トランジスタの実効ゲート長は、実効ゲート幅が相対的に大きい制御トランジスタの実効ゲート長以上となる関係が常に保たれている。
信号振幅が小さくなる(利得が大きくなる)に従って上記制御トランジスタの切り換えを順次実行する。信号振幅が逆の場合も同様である。
なお、この制御以外に、複数の制御トランジスタをオンさせる制御が可能である。但し本発明では、常に、少なくとも1つの制御トランジスタはオフしている。
入力端子に印加される入力電圧の振幅が0から徐々に大きくなる場合を考える。入力電圧の振幅が小さい小信号のときは、利得が大きくなるように高利得領域にバイアス回路によって制御される。このときバイアス回路は、少なくとも一の制御トランジスタがオン状態、他の制御トランジスタがオフ状態となるように、オン状態の制御トランジスタとオフ状態の制御トランジスタの組み合わせを選択し、その組み合わせを適宜変更するようにN個の制御トランジスタの各制御ノードに印加する直流バイアス電圧を個別に制御する。
具体的に、例えば常に一の制御トランジスタがオン、他の制御トランジスタがオフの場合を想定すると、小信号領域(高利得領域)では、第1構造パラメータ(実効ゲート幅)が最大で、第2構造パラメータ(実効ゲート長)が最小の制御トランジスタがオン状態、他のトランジスタがオフ状態となるように制御される。
この状態から入力信号の振幅が大きくなると、オン状態の制御トランジスタが次に実効ゲート幅が大きい制御トランジスタに切り替えられ、今までオン状態であった最大実効ゲート幅の制御トランジスタがオフとなる。このときオン状態に切り替えられる制御トランジスタの実効ゲート長は、最大実効ゲート幅の制御トランジスタの実効ゲート長より小さくなることはない。つまり、実効ゲート長の変化の向きが、実効ゲート幅の変化の向きと逆であるため、実効ゲート幅が相対的に小さい制御トランジスタの実効ゲート長は、実効ゲート幅が相対的に大きい制御トランジスタの実効ゲート長以上となる関係が常に保たれている。
信号振幅が小さくなる(利得が大きくなる)に従って上記制御トランジスタの切り換えを順次実行する。信号振幅が逆の場合も同様である。
なお、この制御以外に、複数の制御トランジスタをオンさせる制御が可能である。但し本発明では、常に、少なくとも1つの制御トランジスタはオフしている。
本発明によれば、特性を低下させる少なくとも1つの制御トランジスタをオフさせる制御が可能で、これによって入力信号が低い領域から高い領域まで、その入力信号レベルに応じて良好な信号対ノイズ特性と歪み特性とを有する可変利得増幅回路を実現できる。
本発明の可変利得増幅回路は、制御トランジスタと増幅トランジスタの対をN(N:2以上の自然数)有する。制御トランジスタは、電界効果トランジスタ(FET)、バイポーラトランジスタの何れであってもよい。
以下、本発明の実施形態を、制御トランジスタがバイポーラトランジスタからなる場合を例として説明する。
以下、本発明の実施形態を、制御トランジスタがバイポーラトランジスタからなる場合を例として説明する。
[第1実施形態]
図1に、第1実施形態の可変利得増幅器の回路図を示す。
図1に示す可変利得増幅器1Aは、電源電圧Vccの供給線2と基準電圧、例えば接地電圧の供給線3との間に、負荷抵抗5、NPNバイポーラトランジスタからなる制御トランジスタQ1、FETからなる増幅トランジスタMa1が縦続接続されている。制御トランジスタQ1と増幅トランジスタMa1との縦続接続部と並列に3つのトランジスタ対、即ち、制御トランジスタQ2と増幅トランジスタMa2との対、制御トランジスタQ3と増幅トランジスタMa3との対、制御トランジスタQ4と増幅トランジスタMa4との対が接続されている。4つの増幅トランジスタMa1〜Ma4の各ゲート(G)は入力端子Tiに接続され、そこから共通な入力信号Vinが入力されるようになっている。
ここではN=4の場合を示すが、Nは2以上の自然数なら任意である。
図1に、第1実施形態の可変利得増幅器の回路図を示す。
図1に示す可変利得増幅器1Aは、電源電圧Vccの供給線2と基準電圧、例えば接地電圧の供給線3との間に、負荷抵抗5、NPNバイポーラトランジスタからなる制御トランジスタQ1、FETからなる増幅トランジスタMa1が縦続接続されている。制御トランジスタQ1と増幅トランジスタMa1との縦続接続部と並列に3つのトランジスタ対、即ち、制御トランジスタQ2と増幅トランジスタMa2との対、制御トランジスタQ3と増幅トランジスタMa3との対、制御トランジスタQ4と増幅トランジスタMa4との対が接続されている。4つの増幅トランジスタMa1〜Ma4の各ゲート(G)は入力端子Tiに接続され、そこから共通な入力信号Vinが入力されるようになっている。
ここではN=4の場合を示すが、Nは2以上の自然数なら任意である。
4つの制御トランジスタQ1〜Q4のコレクタ(C)が出力端子Toに共通に接続され、4つの増幅トランジスタMa1〜Ma4のソース(S)が接地電圧の供給線3に共通に接続されている。
4つの制御トランジスタQ1〜Q4の制御ノードであるベース(B)の電圧を個別に制御するバイアス回路4が設けられている。バイアス回路4は、等価回路としては、図1に示すように、個別に制御される4つの可変直流電圧源41,42,43,44から構成されている。
可変直流電圧源41は第1制御電圧Vcon1を生成して制御トランジスタQ1のベース(B)に印加する。同様に、可変直流電圧源42は制御電圧Vcon2を、可変直流電圧源43は制御電圧Vcon3を、可変直流電圧源44は制御電圧Vcon4を各々生成し、それぞれ制御トランジスタQ2,Q3,Q4の各ベース(B)に印加する。
なお、上記4つの制御トランジスタQ1〜Q4、バイアス回路4および抵抗5により、本発明の“利得制御部”の実施例が構成されている。
4つの制御トランジスタQ1〜Q4の制御ノードであるベース(B)の電圧を個別に制御するバイアス回路4が設けられている。バイアス回路4は、等価回路としては、図1に示すように、個別に制御される4つの可変直流電圧源41,42,43,44から構成されている。
可変直流電圧源41は第1制御電圧Vcon1を生成して制御トランジスタQ1のベース(B)に印加する。同様に、可変直流電圧源42は制御電圧Vcon2を、可変直流電圧源43は制御電圧Vcon3を、可変直流電圧源44は制御電圧Vcon4を各々生成し、それぞれ制御トランジスタQ2,Q3,Q4の各ベース(B)に印加する。
なお、上記4つの制御トランジスタQ1〜Q4、バイアス回路4および抵抗5により、本発明の“利得制御部”の実施例が構成されている。
このようにカスケード接続された増幅トランジスタMai(i=1,2,3,4)と制御トランジスタQiを有する可変利得増幅器1Aにおいては、増幅トランジスタMaiのゲート(G)に信号を入力し、制御トランジスタQiのコレクタ(C)から信号を出力する。このとき可変直流電圧源41〜44によって制御トランジスタQiのベース(B)電圧を介してエミッタ(E)電圧を変化させることにより増幅トランジスタMaiの増幅率制御を行う。制御トランジスタQのベース(B)電圧を下げると、そのエミッタ(E)電圧が下がり、増幅トランジスタMaiのドレイン(D)とソース(S)間の電圧(ドレイン−ソース電圧Vds)が小さくなる。ドレイン−ソース間電圧Vdsが小さくなるほど、増幅トランジスタMaiの相互コンダクタンス(gm)は小さくなる。つまり増幅トランジスタMaiの増幅率が低下する。
以下、バイアス回路4による制御動作例を2つ説明する。ここでバイアス回路4は、図13と同様に共通な可変基準電圧Vcon0を元に第1〜第4制御電圧Vcon1〜Vcon4を生成すると仮定する。
<動作例1>
図2(A)〜図2(C)に、動作例1の構造パラメータの設定例と状態遷移を示す。
動作例1ではオン状態の増幅トランジスタが単一の場合であり、そのゲート幅(総実効ゲート幅)Wtは、基本単位長さ(例えば10[μm])の倍数1〜4で表される。
図2(A)〜図2(C)に、動作例1の構造パラメータの設定例と状態遷移を示す。
動作例1ではオン状態の増幅トランジスタが単一の場合であり、そのゲート幅(総実効ゲート幅)Wtは、基本単位長さ(例えば10[μm])の倍数1〜4で表される。
図2(C)に示すように、増幅トランジスタMaiのゲート電極が、所定数m(m:任意の自然数)のゲートフィンガーからなる場合を想定する。なお、m=1の場合、1本のゲート電極の形態となる。
各ゲートフィンガーの長さ(単位実効ゲート幅)Wuと、その数mとの組み合わせは図示のようになる。また、各ゲートフィンガー部の幅(実効ゲート長)は単位ゲート長Lのα倍(α:0より大きい実数)となる。図2では簡略化のため単位実効ゲート幅Wuが基本単位長さ(例えば10[μm])の倍数である場合を例示するが、これに必ずしも限定されない。つまり、1つの増幅トランジスタ内でゲートフィンガーの長さが異なっていてもよい。
なお、図2(C)において括弧内には、実施例以外で取りうる数値の組み合わせ例を示す、この他にも取りうる組み合わせ例は存在し、単なる例示に過ぎない。括弧外が実施例で採用した数値の組み合わせである。
各ゲートフィンガーの長さ(単位実効ゲート幅)Wuと、その数mとの組み合わせは図示のようになる。また、各ゲートフィンガー部の幅(実効ゲート長)は単位ゲート長Lのα倍(α:0より大きい実数)となる。図2では簡略化のため単位実効ゲート幅Wuが基本単位長さ(例えば10[μm])の倍数である場合を例示するが、これに必ずしも限定されない。つまり、1つの増幅トランジスタ内でゲートフィンガーの長さが異なっていてもよい。
なお、図2(C)において括弧内には、実施例以外で取りうる数値の組み合わせ例を示す、この他にも取りうる組み合わせ例は存在し、単なる例示に過ぎない。括弧外が実施例で採用した数値の組み合わせである。
本実施形態では、利得及びノイズ指数NFに関係する第1構造パラメータが、例えば総実効ゲート幅Wtに相当し、耐歪み特性に関係する第2構造パラメータが、例えば実効ゲート長(αL)に相当する。ここで実効ゲート長αLが小さいほど、ノイズ指数NFが良好であるが、耐歪み特性は低下する。また、ノイズ指数NFはゲート抵抗がある程度低いことを条件に総実効ゲート幅Wtが大きいほど良好である。
ゲートフィンガー数mを大きくするとゲート抵抗の抑制効果が大きい。したがって、本例のようにノイズ指数NF改善のために総実効ゲート幅Wtが大きいほどゲートフィンガー数mを大きくすることは望ましい。ただし、ゲート抵抗の影響が小さい場合は、このようにすることは必須ではない。
ゲートフィンガー数mを大きくするとゲート抵抗の抑制効果が大きい。したがって、本例のようにノイズ指数NF改善のために総実効ゲート幅Wtが大きいほどゲートフィンガー数mを大きくすることは望ましい。ただし、ゲート抵抗の影響が小さい場合は、このようにすることは必須ではない。
動作例1では総実効ゲート幅Wtを基本単位の1,2,3,4と変化させる場合、図2(C)に示すように、増幅トランジスタMa1,Ma2,Ma3,Ma4の順で単一の増幅トランジスタのみオンさせ、他をオフさせる。
このとき、オンからオフへの遷移時間とオフからオンへの遷移時間を一定時間内に制御する。
このとき、オンからオフへの遷移時間とオフからオンへの遷移時間を一定時間内に制御する。
図3に、動作例1におけるバイアス回路4の入出力特性を示す。
図3に示すように、このような制御のためにバイアス回路4は、第1〜第4制御電圧Vcon1〜Vcon4をゼロから所定の目標値にリニアに増加させ、リニアに減少させ、かつ、減少期間が次の制御電圧の増加期間と重なるように制御する。このため第1〜第4制御電圧Vcon1〜Vcon4を加算した総制御電圧VconTが全体としてリニアに変化する。
図1の4つの増幅トランジスタMa1〜Ma4を線形領域で動作させるとすると、上記制御電圧の制御によって入力電圧Vinに対する出力電圧Voutの特性、即ち利得もリニアに変化させることができる。
図3に示すように、このような制御のためにバイアス回路4は、第1〜第4制御電圧Vcon1〜Vcon4をゼロから所定の目標値にリニアに増加させ、リニアに減少させ、かつ、減少期間が次の制御電圧の増加期間と重なるように制御する。このため第1〜第4制御電圧Vcon1〜Vcon4を加算した総制御電圧VconTが全体としてリニアに変化する。
図1の4つの増幅トランジスタMa1〜Ma4を線形領域で動作させるとすると、上記制御電圧の制御によって入力電圧Vinに対する出力電圧Voutの特性、即ち利得もリニアに変化させることができる。
<動作例2>
動作例2は、1〜3個までの範囲で増幅トランジスタをオンさせ、少なくとも1個の増幅トランジスタをオフさせる場合である。
動作例2は、1〜3個までの範囲で増幅トランジスタをオンさせ、少なくとも1個の増幅トランジスタをオフさせる場合である。
図4(A)〜図4(C)に、動作例2の構造パラメータの設定例と状態遷移を示す。
図4(A)及び図4(C)に示すように、4つの増幅トランジスタMa1〜Ma4の各実効ゲート幅W1〜W4を、2のM乗(M=0,1,2,3)に設定している。このため、図4(B)に示すようなオン状態の増幅トランジスタの組み合わせをとると、総実効ゲート幅Wtを基本単位長さの自然数倍で変化できる。
図5に、動作例2におけるバイアス回路4の入出力特性を示す。
図4(A)及び図4(C)に示すように、4つの増幅トランジスタMa1〜Ma4の各実効ゲート幅W1〜W4を、2のM乗(M=0,1,2,3)に設定している。このため、図4(B)に示すようなオン状態の増幅トランジスタの組み合わせをとると、総実効ゲート幅Wtを基本単位長さの自然数倍で変化できる。
図5に、動作例2におけるバイアス回路4の入出力特性を示す。
図6(A)に、上述した動作が可能なバイアス回路4の構成例を示す。なお、図6(A)では煩雑化を避けるため、制御電圧Vcon1〜制御電圧Vcon3の3出力の場合を例示する。
このバイアス回路4は、制御電圧Vcon1の出力部46Aが4つのNPNバイポーラトランジスタT1〜T4、4つの電流源I1〜I4及び4つの抵抗R1〜R4が図示のように接続されている。この構成は制御電圧Vcon2の出力部46Bでも同様である。一方、制御電圧Vcon3の出力部46Cは、2つのNPNバイポーラトランジスタT3とT4、2つの電流源I3とI4及び3つの抵抗R2〜R4が図示のように接続されている。
このうちトランジスタT3(とT1)に、可変基準電圧Vcon0を生成する回路45の出力に接続され、入力側となる。
トランジスタT4(とT2)は出力側又は固定基準電圧側のトランジスタである。
このバイアス回路4は、制御電圧Vcon1の出力部46Aが4つのNPNバイポーラトランジスタT1〜T4、4つの電流源I1〜I4及び4つの抵抗R1〜R4が図示のように接続されている。この構成は制御電圧Vcon2の出力部46Bでも同様である。一方、制御電圧Vcon3の出力部46Cは、2つのNPNバイポーラトランジスタT3とT4、2つの電流源I3とI4及び3つの抵抗R2〜R4が図示のように接続されている。
このうちトランジスタT3(とT1)に、可変基準電圧Vcon0を生成する回路45の出力に接続され、入力側となる。
トランジスタT4(とT2)は出力側又は固定基準電圧側のトランジスタである。
制御電圧Vcon3の出力部46CのトランジスタT4は正のC電圧によりバイアスされ、制御電圧Vcon2の出力部46BのトランジスタT2とT4は、C電圧よりB電圧(C>B)だけ低い(C−B)電圧によりバイアスされ、制御電圧Vcon1の出力部46AのトランジスタT2とT4は、(C−B)電圧よりさらにA電圧(C>B≒A)だけ低い(C−B−A)電圧によりバイアスされている。
このため可変基準電圧Vcon0をゼロから上げていくと、最初に制御電圧Vcon1の出力部46Aが動作して、制御電圧Vcon1を出力し、次に、制御電圧Vcon2の出力部46Bが動作して制御電圧Vcon2を出力し、最後に、制御電圧Vcon3の出力部46Cが動作して制御電圧Vcon3を出力する。
図6(B)に、この電圧出力の特性図を示す。ただし、制御電圧Vcon1〜Vcon3、さらに、これらの合計VconTになるほど縦軸のスケールが圧縮されている。
このため可変基準電圧Vcon0をゼロから上げていくと、最初に制御電圧Vcon1の出力部46Aが動作して、制御電圧Vcon1を出力し、次に、制御電圧Vcon2の出力部46Bが動作して制御電圧Vcon2を出力し、最後に、制御電圧Vcon3の出力部46Cが動作して制御電圧Vcon3を出力する。
図6(B)に、この電圧出力の特性図を示す。ただし、制御電圧Vcon1〜Vcon3、さらに、これらの合計VconTになるほど縦軸のスケールが圧縮されている。
ところで、一般に、可変利得増幅回路では、歪み特性を重視すればノイズ指数NFが低下する。特にTV用チューナに関しては入力信号が大きい場合(強電界地域)では利得(ゲイン)を小さくし、良好な歪み特性が要求され、逆に、入力信号が小さい場合(弱電界地域)では増幅器が歪まないように利得を下げ、かつ、良好な耐ノイズ特性が要求される。
本発明が適用されていない可変利得増幅回路では、強電界時にはノイズ指数NFの良い増幅トランジスタをオフさせることは出来るが、弱電界時にはノイズ指数NFが悪い増幅トランジスタも同時にオンしており、ノイズ指数NFを良くすることは限界がある。
上述したように本実施形態では、弱電界時(Vcont大)には耐ノイズ特性の良いFETを使用し強電界時(Vcont小)の時は歪み特性の良いFET(実効ゲート長αL:大)を使用する。その原理を利用してアナログ的に増幅トランジスタを切り替える。
そのとき制御電圧Vcontが大きい場合にノイズ指数NFが悪い増幅トランジスタをオフさせ、ノイズ指数NFが良い増幅トランジスタをオンさせてノイズ指数NFを向上させることができる。
以上より入力信号が低い領域から高い領域まで、その入力信号レベルに応じて良好な信号対ノイズ特性と歪み特性を有する可変利得増幅回路を実現することができる。
そのとき制御電圧Vcontが大きい場合にノイズ指数NFが悪い増幅トランジスタをオフさせ、ノイズ指数NFが良い増幅トランジスタをオンさせてノイズ指数NFを向上させることができる。
以上より入力信号が低い領域から高い領域まで、その入力信号レベルに応じて良好な信号対ノイズ特性と歪み特性を有する可変利得増幅回路を実現することができる。
[第2実施形態]
図7に、第2実施形態の可変利得増幅器の回路図を示す。なお、図7は増幅トランジスタ数N=2の場合を示すが、Nは2以上の自然数なら任意である。
図7に示す可変利得増幅器1Bは、図1の可変利得増幅器1Aに、直流成分帰還用の帰還抵抗8を、出力端子Toと入力端子Tiとの間に接続している。
これにより、2つの増幅トランジスタMa1とMa2のドレイン電流Idのバラツキによる特性変動を防止または抑制することができ、動作が安定する。
図7に、第2実施形態の可変利得増幅器の回路図を示す。なお、図7は増幅トランジスタ数N=2の場合を示すが、Nは2以上の自然数なら任意である。
図7に示す可変利得増幅器1Bは、図1の可変利得増幅器1Aに、直流成分帰還用の帰還抵抗8を、出力端子Toと入力端子Tiとの間に接続している。
これにより、2つの増幅トランジスタMa1とMa2のドレイン電流Idのバラツキによる特性変動を防止または抑制することができ、動作が安定する。
次に上記第1及び第2実施形態の効果を、具体的な実施例で示す。
図8は、上記実施例のパラメータをまとめた図である。各パラメータについては前述したので省略する。
ここでは4つの増幅トランジスタMa1〜Ma4の全部をオンさせるために、重加算の制御電圧VconTにより4つの制御トランジスタQ1〜Q4を制御した場合(図8(B1))と、そのうち増幅トランジスタMa3とMa4をオンし、増幅トランジスタMa1とMa2をオフした場合(図8(B2))とを比較した。前者を“4Trの場合”、後者を“2Trの場合”という。
図8は、上記実施例のパラメータをまとめた図である。各パラメータについては前述したので省略する。
ここでは4つの増幅トランジスタMa1〜Ma4の全部をオンさせるために、重加算の制御電圧VconTにより4つの制御トランジスタQ1〜Q4を制御した場合(図8(B1))と、そのうち増幅トランジスタMa3とMa4をオンし、増幅トランジスタMa1とMa2をオフした場合(図8(B2))とを比較した。前者を“4Trの場合”、後者を“2Trの場合”という。
図9にゲイン(Ga)の周波数依存性のグラフ、図10にノイズ指数NFの周波数依存性のグラフを示す。
これらの図からは、2Trの場合、総実効ゲート幅Wtが小さいのでゲインは低下しているが、ノイズ指数NFは1G[Hz]まで非常に良い特性が得られている。総実効ゲート幅Wtを同じにするならば、さらにノイズ指数NFの改善が見込まれる。
なお、本実施例は第2実施形態の帰還抵抗8の値を17[KΩ]とした場合であるが、帰還抵抗8の追加は動作の安定性に寄与し、第1実施形態でも同様な効果が得られる。
これらの図からは、2Trの場合、総実効ゲート幅Wtが小さいのでゲインは低下しているが、ノイズ指数NFは1G[Hz]まで非常に良い特性が得られている。総実効ゲート幅Wtを同じにするならば、さらにノイズ指数NFの改善が見込まれる。
なお、本実施例は第2実施形態の帰還抵抗8の値を17[KΩ]とした場合であるが、帰還抵抗8の追加は動作の安定性に寄与し、第1実施形態でも同様な効果が得られる。
[第3実施形態]
図11に、第3実施形態の可変利得増幅器の回路図を示す。
図11に示す可変利得増幅回路1Cは、各々がN個のトランジスタ対からなり互いに平衡に動作する2つの単位回路20(+)と20(-)を有する。
単位回路20(+)は、制御トランジスタQ1(+)、FETからなる増幅トランジスタMa1(+)とMa2(+)とを備える。単位回路20(-)は、制御トランジスタQ1(-)、FETからなる増幅トランジスタMa1(-)とMa2(-)とを備える。
バイアス回路4は、2つの単位回路20(+)と20(-)の各々に1つずつ、合計2個の選択トランジスタを単位に、制御電圧Vcon1と制御電圧Vcon2を独立に制御する。
このようにバランス型構成とすると、2次歪みの改善や同相雑音のキャンセルが可能である。
図11に、第3実施形態の可変利得増幅器の回路図を示す。
図11に示す可変利得増幅回路1Cは、各々がN個のトランジスタ対からなり互いに平衡に動作する2つの単位回路20(+)と20(-)を有する。
単位回路20(+)は、制御トランジスタQ1(+)、FETからなる増幅トランジスタMa1(+)とMa2(+)とを備える。単位回路20(-)は、制御トランジスタQ1(-)、FETからなる増幅トランジスタMa1(-)とMa2(-)とを備える。
バイアス回路4は、2つの単位回路20(+)と20(-)の各々に1つずつ、合計2個の選択トランジスタを単位に、制御電圧Vcon1と制御電圧Vcon2を独立に制御する。
このようにバランス型構成とすると、2次歪みの改善や同相雑音のキャンセルが可能である。
1A,1B,1C…可変利得増幅器、4…バイアス回路、5…負荷抵抗、41,42,43,44…可変直流電圧源、Q1〜Q4…制御トランジスタ、Ma1〜Ma4…増幅トランジスタ、Vin…入力電圧、Vout…出力電圧、Ti…入力端子、To…出力端子
Claims (9)
- 入力信号を増幅する増幅トランジスタと、前記増幅トランジスタと出力端子との間に接続され、前記増幅トランジスタの直流バイアス電流を制御する制御トランジスタと、から各々が構成されているN(N:2以上の自然数)個のトランジスタ対と、
N個の制御トランジスタの制御ノードに印加する直流バイアス電圧を個別に変化させることにより、N個の増幅トランジスタの少なくとも一をオン状態、他をオフ状態にし、前記オン状態の増幅トランジスタと前記オフ状態の増幅トランジスタとの組み合わせを切り換えるバイアス回路と、
を有する可変利得増幅回路。 - 互いに並列に接続され、各々が同一の入力信号を増幅し、共通の出力端子から一の出力信号を出力するN(N:2以上の自然数)個の増幅トランジスタと、
N個の増幅トランジスタの少なくとも一をオン状態、他をオフ状態にし、前記オン状態の増幅トランジスタと前記オフ状態のトランジスタとの組み合わせを切り換えることにより、前記N個の増幅トランジスタの総合利得を制御する利得制御部と、
を有する可変利得増幅回路。 - 前記バイアス回路は、前記オン状態の増幅トランジスタと前記オフ状態の増幅トランジスタの組み合わせ、及び、状態遷移のタイミングを制御して、前記複数の制御トランジスタの制御ノードに印加する前記直流バイアス電圧の合計値を入力電圧に対してリニアに変化させる
請求項1又は2に記載の可変利得増幅回路。 - 前記複数の増幅トランジスタは、利得及び信号対ノイズ特性に関する第1構造パラメータと、信号対ノイズ特性及び耐歪み特性に関する第2構造パラメータとが各増幅トランジスタで互いに異なり、
前記バイアス回路は、信号対ノイズ特性を改善する前記第1構造パラメータの変化の向きと逆の向きで、耐歪み特性を改善する前記第2構造パラメータが変化するように、前記オン状態の増幅トランジスタと前記オフ状態の増幅トランジスタの組み合わせの選択と、その切り換えを制御する
請求項1又は2に記載の可変利得増幅回路。 - 前記複数の増幅トランジスタは、利得及び信号対ノイズ特性に関する第1構造パラメータと、信号対ノイズ特性及び耐歪み特性に関する第2構造パラメータとが各増幅トランジスタで互いに異なり、
前記バイアス回路は、前記第1構造パラメータが信号対ノイズ特性改善のために大きいほど、前記第2構造パラメータが耐歪み特性改善のために小さくなるように、前記オン状態の増幅トランジスタと前記オフ状態の増幅トランジスタの組み合わせの選択と、その切り換えを制御する
請求項1又は2に記載の可変利得増幅回路。 - 前記第1構造パラメータが実効ゲート幅であり、前記第2構造パラメータが実効ゲート長であり、
前記複数の増幅トランジスタは、前記入力信号の振幅が変化したときに前記バイアス回路によりオン状態が選択される順序で、前記実効ゲート幅が大きくなる向きと、前記実効ゲート長が大きくなる向きが相反するように、各増幅トランジスタの実効ゲート幅と実効ゲート長が設定されている
請求項4に記載の可変利得増幅回路。 - 前記第1構造パラメータが実効ゲート幅であり、前記第2構造パラメータが実効ゲート長であり、
前記複数の増幅トランジスタは、前記入力信号の振幅が変化したときに前記バイアス回路によりオン状態が選択される順序で、前記実効ゲート幅が大きくなるほど、前記実効ゲート長が小さくなるように、各増幅トランジスタの実効ゲート幅と実効ゲート長が設定されている
請求項5に記載の可変利得増幅回路。 - 前記複数の増幅トランジスタの制御ノードに共通に印加する入力電圧に対して、前記出力電圧の直流電圧成分を帰還させて印加する直流電圧帰還経路を有する
請求項1又は2に記載の可変利得増幅回路。 - 各々が前記N個のトランジスタ対からなり、互いに平衡に動作する2つの単位回路を有し、
前記バイアス回路は、前記2つの単位回路の各々に1つずつ、合計2個の選択トランジスタを単位に、前記直流バイアス電圧を独立に制御する
請求項1に記載の可変利得増幅回路。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US8253492B2 (en) | 2010-03-10 | 2012-08-28 | Panasonic Corporation | Variable gain amplifier |
WO2024038635A1 (ja) * | 2022-08-19 | 2024-02-22 | 株式会社フジクラ | 差動型rfスイッチ機能付き増幅器 |
-
2005
- 2005-11-30 JP JP2005346659A patent/JP2007158422A/ja not_active Abandoned
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---|---|---|---|---|
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WO2024038635A1 (ja) * | 2022-08-19 | 2024-02-22 | 株式会社フジクラ | 差動型rfスイッチ機能付き増幅器 |
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