JP2016514439A - 改善された線形性をもつスプリット増幅器 - Google Patents

Abstract

構成可能利得と線形化回路とをもつスプリット増幅器が開示される。装置は、増幅器の一部であり得る第１（４３０）および第２（４４０）の増幅回路と線形化回路（４２０）とを含む。第１（４３０）および第２（４４０）の増幅回路は並列に増幅器入力（Ｘ）に結合され得る。線形化回路（４２０）も増幅器入力（Ｘ）に結合される。第１（４３０）および第２（４４０）の増幅回路が高利得モードで有効にされる。第１（４３０）および第２（４４０）の増幅回路のうちの１つが低利得モードで有効にされる。線形化回路（４２０）は、第２のモードで有効にされ、第１のモードで無効にされる。増幅器は複数のセクションに分割される。各セクションは、増幅回路を含み、増幅器の一部分である。低利得モードで１つの増幅回路と線形化回路とを使用して、高い線形性が取得され得る。

Description

[0001]本開示は、一般に電子機器に関し、より詳細には、増幅器に関する。

[0002]ワイヤレス通信システムにおけるワイヤレスデバイス（たとえば、セルラーフォンまたはスマートフォン）は、双方向通信のためのデータを送信および受信し得る。ワイヤレスデバイスは、データ送信のための送信機と、データ受信のための受信機とを含み得る。データ送信では、送信機は、局部発振器（ＬＯ）信号をデータで変調して被変調信号を取得し、被変調信号を増幅して、適切な送信電力レベルを有する出力無線周波数（ＲＦ）信号を取得し、アンテナを介して出力ＲＦ信号を基地局に送信し得る。データ受信では、受信機は、アンテナを介して受信ＲＦ信号を取得し得、受信ＲＦ信号を増幅し処理して、基地局によって送られたデータを復元し得る。

[0003]ワイヤレスデバイスは、異なる目的のための異なるタイプの増幅器を含み得る。たとえば、ワイヤレスデバイスは、受信機中に低雑音増幅器（ＬＮＡ：low noise amplifier）、送信機中に電力増幅器（ＰＡ：power amplifier）、ならびに受信機および／または送信機中に可変利得増幅器（ＶＧＡ：variable gain amplifier）を含み得る。増幅器は、利得、線形性などに関係する様々な要件を満たす必要があることがある。構成可能利得（configurable gain）と高い線形性とを有する増幅器が大いに望ましい。

[0004]図１は、ワイヤレスシステムと通信するワイヤレスデバイスを示す。 [0005]図２は、図１中のワイヤレスデバイスのブロック図を示す。 [0006]図３は、構成可能利得をもつＬＮＡの概略図を示す。 [0007]図４Ａは、構成可能利得と線形化回路とをもつスプリットＬＮＡの例示的な設計の概略図を示す。 図４Ｂは、構成可能利得と線形化回路とをもつスプリットＬＮＡの例示的な設計の概略図を示す。 図４Ｃは、構成可能利得と線形化回路とをもつスプリットＬＮＡの例示的な設計の概略図を示す。 [0008]図５Ａは、スプリット単入力多出力（ＳＩＭＯ：single-input multiple-output）ＬＮＡの例示的な設計の概略図を示す。 図５Ｂは、スプリット単入力多出力（ＳＩＭＯ）ＬＮＡの例示的な設計の概略図を示す。 [0009]スプリット多入力多出力（ＭＩＭＯ：multiple-input multiple-output）ＬＮＡの例示的な設計の概略図を示す。 [0010]図７は、図４Ｂ中のスプリットＬＮＡの性能のプロットを示す。 [0011]図８は、信号増幅を実行するためのプロセスを示す。

[0012]以下に示す発明を実施するための形態は、本開示の例示的な設計を説明するものとして意図されたものであり、本開示が実施され得る唯一の設計を表すように意図されたものではない。「例示的」という用語は、本明細書では、「例、事例、または例示の働きをすること」を意味するために使用される。「例示的」として本明細書で説明されるいかなる設計も、必ずしも他の設計よりも好ましいまたは有利であると解釈されるべきではない。発明を実施するための形態は、本開示の例示的な設計の完全な理解を与えるための具体的な詳細を含む。本明細書で説明される例示的な設計はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの事例では、本明細書で提示される例示的な設計の新規性を不明瞭にしないように、よく知られている構造およびデバイスがブロック図の形式で示される。

[0013]構成可能利得と線形化回路とをもつスプリット増幅器が本明細書で開示される。スプリット増幅器は、複数の増幅回路と、線形化回路とを備える増幅器である。１つまたは複数の増幅回路は、スプリット増幅器のための所望の利得を取得するために有効にされ得る。線形化回路は、スプリット増幅器のための所望の線形性を取得するために有効または無効にされ得る。スプリット増幅器は、複数の増幅回路にスプリットされていると見なされ得る。スプリット増幅器は、ワイヤレス通信デバイスなどの様々な電子デバイスのために使用され得る。

[0014]図１は、ワイヤレス通信システム１２０および１２２と通信するワイヤレスデバイス１１０を示す。各ワイヤレスシステムは、ロングタームエボリューション（ＬＴＥ：Long Term Evolution）システム、符号分割多元接続（ＣＤＭＡ）システム、モバイル通信用グローバルシステム（ＧＳＭ（登録商標）：Global System for Mobile Communications）システム、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ：wireless local area network）システム、または何らかの他のワイヤレスシステムであり得る。ＣＤＭＡシステムは、広帯域ＣＤＭＡ（ＷＣＤＭＡ（登録商標））、ＣＤＭＡ １Ｘ、時分割同期ＣＤＭＡ（ＴＤ−ＳＣＤＭＡ：Time Division Synchronous CDMA）、またはＣＤＭＡの何らかの他のバージョンを実装し得る。簡単のために、図１は、２つの基地局１３０および１３２ならびに１つのシステムコントローラ１４０を含むワイヤレスシステム１２０と、１つの基地局１３４を含むワイヤレスシステム１２２とを示す。概して、ワイヤレスシステムは、任意の数の基地局と、ネットワークエンティティの任意のセットとを含み得る。基地局は、ノードＢ、進化型ノードＢ（ｅＮＢ）、アクセスポイントなどと呼ばれることもある。

[0015]ワイヤレスデバイス１１０は、ユーザ機器（ＵＥ）、移動局、端末、アクセス端末、加入者ユニット、局などと呼ばれることもある。ワイヤレスデバイス１１０は、セルラーフォン、スマートフォン、タブレット、ワイヤレスモデム、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、ラップトップコンピュータ、スマートブック、ネットブック、コードレスフォン、ワイヤレスローカルループ（ＷＬＬ）局、Ｂｌｕｅｔｏｏｔｈ（登録商標）デバイスなどであり得る。ワイヤレスデバイス１１０はワイヤレスシステム１２０および／または１２２と通信し得る。ワイヤレスデバイス１１０はまた、放送局からの信号、１つまたは複数のグローバルナビゲーション衛星システム（ＧＮＳＳ：global navigation satellite systems）中の衛星（たとえば、衛星１５０）からの信号などを受信し得る。ワイヤレスデバイス１１０は、ＬＴＥ、ＷＣＤＭＡ、ＣＤＭＡ １Ｘ、ＴＤ−ＳＣＤＭＡ、ＧＳＭ、８０２．１１など、ワイヤレス通信のための１つまたは複数の無線技術をサポートし得る。

[0016]図２は、図１中のワイヤレスデバイス１１０の例示的な設計のブロック図を示す。この例示的な設計では、ワイヤレスデバイス１１０は、１次アンテナ２１０に結合されたトランシーバ２２０と、２次アンテナ２１２に結合されたトランシーバ２２２と、データプロセッサ／コントローラ２８０とを含む。トランシーバ２２０は、アンテナインターフェース回路２２４と、複数（Ｋ個）のＬＮＡ２３０ａ〜２３０ｋと、受信回路２４０と、送信回路２５０と、複数（Ｋ個）の電力増幅器（ＰＡ）２６０ａ〜２６０ｋとを含む。トランシーバ２２２は、アンテナインターフェース回路２２６と、複数（Ｍ個）のＬＮＡ２３２ａ〜２３２ｍと、受信回路２４２と、送信回路２５２と、複数（Ｍ個）のＰＡ２６２ａ〜２６２ｍとを含む。トランシーバ２２０および２２２は、複数の周波数帯域、キャリアアグリゲーション、複数の無線技術、複数のワイヤレスシステム、受信ダイバーシティ、送信ダイバーシティ、複数の送信アンテナから複数の受信アンテナへのＭＩＭＯ送信など、またはそれらの任意の組合せをサポートし得る。

[0017]データ受信のために、アンテナ２１０は、基地局および／または他の送信機局から信号を受信し、アンテナインターフェース回路２２４に受信ＲＦ信号を与える。アンテナインターフェース回路２２４は、１つまたは複数の選択されたＬＮＡ２３０に１つまたは複数の入力ＲＦ信号を与える。アンテナインターフェース回路２２４は、スイッチ、デュプレクサ、ダイプレクサ、送信フィルタ、受信フィルタ、整合回路、方向性結合器（directional couplers）などを含み得る。各選択されたＬＮＡ２３０は、それの入力ＲＦ信号を増幅し、受信回路２４０に１つまたは複数の増幅されたＲＦ信号を与える。受信回路２４０は、各増幅されたＲＦ信号をＲＦからベースバンドにダウンコンバートし、ダウンコンバートされた信号をフィルタ処理し、増幅し、データプロセッサ２８０に入力ベースバンド信号を与える。受信回路２４０は、ミキサ、フィルタ、増幅器、整合回路、発振器、ＬＯ生成器、位相ロックループ（ＰＬＬ：phase locked loop）などを含み得る。

[0018]データ送信のために、データプロセッサ２８０は、送信されるべきデータを処理（たとえば、符号化および変調）し、送信回路２５０に１つまたは複数の出力ベースバンド信号を与える。送信回路２５０は、各出力ベースバンド信号を増幅し、フィルタ処理し、ベースバンドからＲＦにアップコンバートし、選択されたＰＡ２６０に得られた被変調信号を与える。送信回路２５０は、増幅器、フィルタ、ミキサ、整合回路、発振器、ＬＯ生成器、ＰＬＬなどを含み得る。各選択されたＰＡ２６０は、それの被変調信号を増幅し、適切な送信電力レベルを有する出力ＲＦ信号を与える。各選択されたＰＡ２６０からの出力ＲＦ信号は、アンテナインターフェース回路２２４を介してルーティングされ、アンテナ２１０を介して送信される。

[0019]トランシーバ２２２内のＬＮＡ２３２と、受信回路２４２と、送信回路２５２と、ＰＡ２６２とは、トランシーバ２２０内のＬＮＡ２３０と、受信回路２４０と、送信回路２５０と、ＰＡ２６０と同様の方法で動作し得る。トランシーバ２２０および２２２は、図２に示されていない他の回路を含み得る。トランシーバ２２０および２２２の全部または一部分が、１つまたは複数のアナログ集積回路（ＩＣ）、ＲＦ ＩＣ（ＲＦＩＣ）、混合信号ＩＣなどの上に実装され得る。たとえば、ＬＮＡ２３０および受信回路２４０は、ＲＦＩＣなどであり得る１つのモジュール上に実装され得る。トランシーバ２２０および２２２中の回路は他の方法で（in other manners）も実装され得る。

[0020]データプロセッサ／コントローラ２８０は、ワイヤレスデバイス１１０のための様々な機能を実行し得る。たとえば、データプロセッサ２８０は、受信機回路２４０および２４２を介して受信されているデータと、送信回路２５０および２５２を介して送信されているデータとのための処理を実施し得る。コントローラ２８０は、トランシーバ２２０および２２２内の様々な回路の動作を制御し得る。メモリ２８２は、データプロセッサ／コントローラ２８０のためのプログラムコードおよびデータを記憶し得る。データプロセッサ／コントローラ２８０は、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）および／または他のＩＣ上に実装され得る。

[0021]図２は、２つのアンテナ２１０および２１２に結合された２つのトランシーバ２２０および２２２をもつ、ワイヤレスデバイス１１０の例示的な設計を示す。概して、ワイヤレスデバイスは、任意の数のアンテナのための任意の数のトランシーバを含み得る。各トランシーバは、任意の数の周波数帯域、任意の数のワイヤレスシステム、任意の数の無線技術などをサポートするために任意の数のＬＮＡと、任意の数のＰＡとを含み得る。

[0022]図２中のＬＮＡ２３０および２３２は、ある範囲の（a range of）信号状態を処理するために構成可能利得を有し得る。構成可能利得をもつＬＮＡは、様々な方法でおよび様々なタイプのトランジスタを用いて実装され得る。Ｎチャネル金属酸化物半導体（ＮＭＯＳ：N-channel metal oxide semiconductor）トランジスタを用いて実装されるＬＮＡのいくつかの例示的な回路設計は以下で説明される。

[0023]図３は、構成可能利得をもつＬＮＡ３００の概略図を示す。ＬＮＡ３００は、ソースディジェネレーションインダクタ（source degeneration inductor）３３２と、利得トランジスタ３３４と、カスコードトランジスタ３３６とを含む。入力整合回路３１０は、一端が入力ＲＦ信号（ＲＦｉｎ）を受け、他端が利得トランジスタ３３４のゲートに結合される。利得トランジスタ３３４は、それのソースがインダクタ３３２の１つの端部に結合され、それのドレインがカスコードトランジスタ３３６のソースに結合される。インダクタ３３２の他方の端部は回路接地に結合される。カスコードトランジスタ３３６は、それのゲートが制御信号（Ｖｃａｓｃ）を受け、それのドレインが負荷回路３８０に結合される。利得トランジスタ３３４およびカスコードトランジスタ３３６は、図３に示されているようにＮＭＯＳトランジスタを用いて、または他のタイプのトランジスタを用いて実装され得る。抵抗器３１４は、一端が利得トランジスタ３３４のゲートに結合され、他端が利得トランジスタ３３４のためのバイアス電圧（Ｖｂｉａｓ）を受ける。

[0024]ＬＮＡ３００内で、利得トランジスタ３３４は、ＲＦｉｎ信号を増幅し、増幅された信号を与える。カスコードトランジスタ３３６は、増幅された信号をバッファし、負荷回路３８０に出力ＲＦ信号（ＲＦｏｕｔ）を与える。ソースディジェネレーションインダクタ３３２はいくつかの機能を実行する。第１に、インダクタ３３２は、ＬＮＡ３００が良好なダイナミックレンジ（たとえば、低い雑音指数（noise figure））を取得し、低電力消費とともに受信機のための高い感度を達成することを可能にする。第２に、インダクタ３３２はＬＮＡ３００の入力整合を助ける。

[0025]利得トランジスタ３３４は、抵抗器３１４を介して利得トランジスタ３３４のゲートに印加されたＶｂｉａｓ電圧によって決定され得る、Ｉｂｉａｓのバイアス電流を用いてバイアスされ得る。バイアス電流は、ＬＮＡ３００のための所望の利得と、線形性と、ダイナミックレンジとを取得するように選択され得る。バイアス電圧は、所望の量のバイアス電流が利得トランジスタ３３４中を流れるように調整され得る。より高いバイアス電流を用いてＬＮＡ３００のためにより高い利得が取得され得、その逆も同様である。

[0026]ＬＮＡ３００に与えられた入力ＲＦ信号は、１つまたは複数の所望の信号ならびに干渉信号を含み得る。所望の信号は、ワイヤレスデバイスによって受信されるべき送信信号である。干渉信号は、ワイヤレスデバイスによって受信されていない送信信号である。入力ＲＦ信号はジャマー（jammer）を含み得、それは所望の信号の振幅よりもはるかに大きい振幅を有し、周波数が所望の信号に近くに位置する干渉信号である。ＬＮＡ３００の非線形性は、相互変調ひずみ（ＩＭＤ：intermodulation distortion）を引き起こすジャマーを生じ得る。ＩＭＤは、周波数が所望の信号と重複し得、所望の信号の受信に悪影響を及ぼし得る追加の雑音として働き得る。

[0027]ソースディジェネレーションインダクタ３３２のインダクタンスとバイアス電流の量とは、ＬＮＡ３００のための所望の利得と、ダイナミックレンジと、線形性とを取得するように選択され得る。ＬＮＡ３００の線形性は３次インターセプトポイント（ＩＰ３：third-order intercept point）によって定量化され得る。強いジャマーが存在するとき、ＬＮＡ３００および／または受信機は飽和し得、それにより信号対雑音比（ＳＮＲ）が劣化し得る。ＬＮＡ３００は、ＳＮＲ劣化を緩和するために、ジャマーが存在するときに高い線形性を有すべきである。

[0028]ＬＮＡ３００は、異なる信号状態を処理するために構成可能利得を有し得る。ＬＮＡ３００は、（ｉ）入力ＲＦ信号中にジャマーが存在しないときに高利得モードで、または（ｉｉ）入力ＲＦ信号中にジャマーが存在するときに低利得モードで動作し得る。たとえば、ＬＮＡ３００は、低利得モードでは高利得モードでよりも６〜９デシベル（ｄＢ）低い利得を有し得る。低利得モードでのＬＮＡ３００のより低い利得は、受信機がジャマーの存在下で線形性要件を満たすのを助け得る。

[0029]概して、強いジャマーが存在するとき、ＬＮＡまたは受信機は飽和し得、それにより、ＳＮＲを劣化させ得る。飽和を回避する１つの方法は、バイアス電流を低減することによってＬＮＡの利得を低減することである。しかしながら、バイアス電流があまりに多く低減された場合、ソースディジェネレーションインダクタによる入力整合が悪影響を及ぼされ得る。それゆえに、バイアス電流は、入力整合制約によって限定された量だけ低減され得る。バイアス電流を特定の最小量に限定することは、ＬＮＡのための限定されたダイナミックレンジを生じるであろう。ＬＮＡは、その場合、ＳＮＲを過大に劣化することなしに、特定のレベルを超える強いジャマーを処理することができないことがある。

[0030]本開示の一態様では、異なる信号状態のために良好な性能を取得するために複数の増幅回路と線形化回路とを備えるスプリット増幅器が使用され得る。１つまたは複数の増幅回路が、所望の利得を取得するために有効にされ得る。線形化回路は、所望の線形性を取得するために有効または無効にされ得る。スプリット増幅器は、良好なダイナミックレンジ、高い線形性、および他の望ましい特性を有し得る。スプリット増幅器の構成可能利得は、飽和から受信機を防ぎ得る。スプリット増幅器の高い線形性は、受信機が高いＳＮＲを取得することを可能にし得る。

[0031]図４Ａは、構成可能利得と線形化回路とをもつスプリットＬＮＡ４００の例示的な設計の概略図を示す。ＬＮＡ４００は、図２中のＬＮＡ２３０および２３２のいずれかのために使用され得る。ＬＮＡ４００は、２つの増幅回路４３０および４４０と、ソースディジェネレーションインダクタ４３２と、線形化回路４２０とを含む。

[0032]図４Ａに示されている例示的な設計では、増幅回路４３０は利得トランジスタ４３４とカスコードトランジスタ４３６とを含む。増幅回路４４０は、利得トランジスタ４４４とカスコードトランジスタ４４６とを含む。利得トランジスタ４３４は、それのソースがインダクタ４３２の１つの端部に結合され、それのゲートがノードＸに結合され、それのドレインがカスコードトランジスタ４３６のソースに結合される。インダクタ４３２の他方の端部は回路接地に結合される。カスコードトランジスタ４３６は、それのゲートが第１の制御信号（Ｖｃａｓｃ１）を受け、それのドレインが負荷回路４８０に結合される。利得トランジスタ４４４は、それのソースが利得インダクタ４３４のソースに結合され、それのゲートが利得トランジスタ４３４のゲートに結合され、それのドレインがカスコードトランジスタ４４６のソースに結合される。カスコードトランジスタ４４６は、それのゲートが第２の制御信号（Ｖｃａｓｃ２）を受け、それのドレインが負荷回路４８０に結合される。利得トランジスタ４３４および４４４と、カスコードトランジスタ４３６および４４６とは、図４Ａに示されているようにＮＭＯＳトランジスタを用いて、または他のタイプのトランジスタを用いて実装され得る。

[0033]入力整合回路４１０は、一端が入力ＲＦ信号（ＲＦｉｎ）を受け、他端がノードＸにおいて利得トランジスタ４３４および４４４のゲートに結合される。抵抗器４１４は、一端がノードＸに結合され、他端が利得トランジスタ４３４および４４４のためのバイアス電圧（Ｖｂｉａｓ）を受ける。入力整合回路４１０および抵抗器４１４は、ＬＮＡ４００の一部として、または、ＬＮＡ４００の外部にあるものとして見なされ得る。

[0034]線形化回路４２０は、利得トランジスタ４３４および４４４のゲートと回路接地との間に結合される。線形化回路４２０は、利得制御信号（Ｇａｉｎ Ｍｏｄｅ）を受け、利得制御信号に基づいて有効または無効にされる。

[0035]図４Ａに示されている例示的な設計では、負荷回路４８０は、１次コイル４８４と２次コイル４８６とを備えるトランスフォーマ４８２を含む。１次コイル４８４は、カスコードトランジスタ４３６のドレインと電源電圧（ＶＤＤ）との間に結合される。２次コイル４８６はダウンコンバータ（図４Ａに図示せず）に差動出力ＲＦ信号（differential output RF signal）を与える。

[0036]図４Ａに示されている例示的な設計では、ＬＮＡ４００は、並列に結合された２つのＬＮＡセクションにスプリットされる。第１のＬＮＡセクションは増幅回路４３０を備え、第２のＬＮＡセクションは増幅回路４４０を備える。所望の利得および線形性に応じて、１つまたは２つのＬＮＡセクションが有効にされ得る。

[0037]ＬＮＡ４００は、２つのＬＮＡセクションについての比の任意の組合せに基づいてスプリットされ得る。第１の例示的な設計では、第１のＬＮＡセクションはＬＮＡ４００の２／３に対応し得、第２のＬＮＡセクションはＬＮＡ４００の１／３に対応し得る。この例示的な設計では、ＬＮＡ４００は、Ｗ／Ｌアスペクト比（W/L aspect ratio）を有し得、第１のＬＮＡセクション中の利得トランジスタ４３４は（２／３）＊（Ｗ／Ｌ）のサイズを有し得、第２のＬＮＡセクション中の利得トランジスタ４４４は（１／３）＊（Ｗ／Ｌ）のサイズを有し得、ここで、Ｗは幅を示し、Ｌはトランジスタの長さを示す。第２の例示的な設計では、各ＬＮＡセクションはＬＮＡ４００の１／２に対応し得る。この例示的な設計では、利得トランジスタ４３４および４４４はそれぞれ（１／２）＊（Ｗ／Ｌ）のサイズを有し得る。ＬＮＡ４００はまた、２つのＬＮＡセクションについての比の何らかの他の組合せに基づいてスプリットされ得る。第１のＬＮＡセクションのみまたは第２のＬＮＡセクションのみが低利得モードで有効にされ得る。

[0038]ＬＮＡ４００は、高利得モードと低利得モードとを含み得る複数の利得モードをサポートし得る。ＬＮＡ４００は、入力ＲＦ信号中にジャマーが存在しないとき、高利得モードで動作し、高利得を与え得る。ＬＮＡ４００は、入力ＲＦ信号中にジャマーが存在するとき、低利得モードで動作し得、より低い利得を与え得る。ＬＮＡ４００は、高利得モードでよりも低利得モードでより低い利得を有し得、これは、受信機がジャマーの存在下で線形性要件を満たすのを助け得る。各利得モードは、ＬＮＡ４００のための特定の利得値またはある範囲の利得値に関連し得る。

[0039]高利得モードでは、カスコードトランジスタ４３６および４４６のゲートにおいて適切な制御電圧を印加することによって、両方の増幅回路４３０および４４０が有効にされ得る。利得トランジスタ４３４および４４４はそれぞれ、高利得モードでのＬＮＡ４００ための所望の利得と、線形性と、ダイナミックレンジと、雑音指数とを取得するために十分な量のバイアス電流でバイアスされ得る。利得トランジスタ４３４および４４４は、ＲＦｉｎ信号を増幅し、増幅された信号を与え、それらはそれぞれカスコードトランジスタ４３６および４４６によってバッファされる。カスコードトランジスタ４３６および４４６のドレインにおいてバッファされた信号は、ＲＦｏｕｔ信号を取得するために加算される。

[0040]高利得モードでは、線形化回路４２０は、無効にされ、利得トランジスタ４３４および４４４のゲートから切断され得る。入力整合回路４１０は高利得モードでＬＮＡ４００のために入力整合を与え得る。

[0041]低利得モードでは、一方のカスコードトランジスタ４３６または４４６のゲートにおいて適切な制御電圧を印加することによって、一方の増幅回路４３０または４４０のみが有効にされ得、他方のカスコードトランジスタのゲートにおいて低電圧（たとえば、０ボルト（Ｖ））を印加することによって、他方の増幅回路が無効にされ得る。増幅回路はまた、利得トランジスタのゲートにおいて適切な制御電圧（たとえば、０Ｖ）を印加することによって無効にされ得る。明快のために、以下の説明では、低利得モードで増幅回路４３０が有効にされ、増幅回路４４０が無効にされると仮定する。利得トランジスタ４３４は、低利得モードでのＬＮＡ４００ための所望の利得と、線形性と、ダイナミックレンジと、雑音指数とを取得するために十分な量のバイアス電流でバイアスされ得る。利得トランジスタ４３４は、ＲＦｉｎ信号を増幅し、増幅された信号を与える。カスコードトランジスタ４３６は、増幅された信号をバッファし、ＲＦｏｕｔ信号を与える。利得トランジスタ４３４は、ＬＮＡ４００の利得を低減するために、低利得モードでより少ないバイアス電流を用いてバイアスされ得る。

[0042]低利得モードでは、線形化回路４２０は、有効にされ、利得トランジスタ４３４および４４４のゲートに接続され得る。線形化回路４２０は利得トランジスタ４３４のゲートにおいて電圧スイング（voltage swing）を低減し得、それにより、次いでＬＮＡ４００の線形性（たとえば、ＩＰ３）を改善し得る。

[0043]図４Ａは、２つのＬＮＡセクションのための２つの増幅回路４３０および４４０をもつスプリットＬＮＡ４００の例示的な設計を示す。概して、スプリットＬＮＡは、任意の数のＬＮＡセクションのための任意の数の増幅回路を含み得る。スプリットＬＮＡは、ＬＮＡセクションについての比の任意の組合せに基づいてスプリットされ得る。たとえば、スプリットＬＮＡは、Ｎ個のＬＮＡセクションのためのＮ個の増幅回路を含み得、次のようにスプリットされ得る。

ここで、Ｆｎは第ｎのＬＮＡセクションのためのスプリットＬＮＡの小数部分であり、Ｎは１よりも大きい整数値である。

[0044]スプリットＬＮＡはＷ／Ｌアスペクト比を有し得る。第ｎのＬＮＡセクション中の利得トランジスタはＦｎ＊（Ｗ／Ｌ）のサイズを有し得る。

[0045]スプリットＬＮＡは任意の数の利得モードをサポートし得る。各利得モードは、有効にされている増幅回路の異なるセットに関連し得る。各有効にされた増幅回路は固定バイアス電流または可変バイアス電流を有し得る。各利得モードは、（１つまたは複数の）有効にされた増幅回路と各有効にされた増幅回路のバイアス電流とに依存し得る、特定の利得値または利得値の特定の範囲に関連し得る。

[0046]図４Ａは、構成可能利得と線形化回路とをもつスプリットＬＮＡ４００の例示的な設計を示す。ＬＮＡ４００はまた、他の方法で実装され得る。別の例示的な設計では、ＬＮＡは、（ｉ）少なくとも１つのソースディジェネレーションインダクタに結合された少なくとも１つの利得トランジスタと、（ｉｉ）回路接地に直接結合された少なくとも１つの追加の利得トランジスタとを含み得る。たとえば、信号状態に応じて、（１つまたは複数の）利得トランジスタまたは（１つまたは複数の）追加の利得トランジスタが選択され得る。別の例示的な設計では、ＬＮＡは、ＬＮＡの出力と入力との間に結合されたフィードバック回路を含み得る。フィードバック回路は、抵抗器、キャパシタ、トランジスタ、何らかの他の回路構成要素、またはそれらの組合せを備え得る。フィードバック回路は、入力整合を助け得、また、ＬＮＡの線形性を改善し得る。

[0047]別の例示的な設計では、ＬＮＡは、カスコードトランジスタの代わりにカスコード回路を含み得る。カスコード回路は、（ｉ）利得トランジスタのドレインと中間ノードとの間に結合された第１のカスコードトランジスタと、（ｉｉ）中間ノードとＬＮＡの出力との間に結合された第２のカスコードトランジスタと、（ｉｉｉ）中間ノードと回路接地との間に結合されたシャントトランジスタ（shunt transistor）とを含み得る。カスコード回路が有効にされたとき、第１および第２のカスコードトランジスタは、ＬＮＡ出力において出力ＲＦ信号を与えるためにオンにされ得、シャントトランジスタはオフにされ得る。カスコード回路が無効にされたとき、第１および第２のカスコードトランジスタは、ＬＮＡ出力において出力ＲＦ信号を与えないためにオフにされ得、シャントトランジスタは、中間ノードを回路接地にプルし（pull）、ＬＮＡ出力と利得トランジスタとの間のより良い絶縁（isolation）を与えるためにオンにされ得る。同じ負荷回路が、たとえば、異なるＬＮＡ中の複数の利得トランジスタによって共有されるとき、より良い絶縁が望ましいことがある。

[0048]例示的な設計では、ソースディジェネレーションインダクタ４３２は固定インダクタンスを有し得る。別の例示的な設計では、インダクタ４３２は、可変またはプログラマブルインダクタンスを有する構成可能インダクタであり得る。たとえば、インダクタ４３２は、直列に結合された複数のインダクタおよび／または並列に結合された複数のインダクタを用いて実装され得る。異なるインダクタンス値は、（ｉ）１つまたは複数のスイッチを介して１つまたは複数の直列に結合されたインダクタを短絡させること（shorting）、および／または（ｉｉ）１つまたは複数のスイッチを介して１つまたは複数の並列に結合されたインダクタを切断することによって取得され得る。

[0049]負荷回路４８０は他の方法で実装され得る。別の例示的な設計では、負荷回路は、インダクタと、場合によってはＶＤＤ電源とカスコードトランジスタ４３６のドレインとの間に結合されたキャパシタとを含み得る。また別の例示的な設計では、負荷回路は、それのソースがＶＤＤ電源に結合され、それのドレインがカスコードトランジスタ４３６のドレインに結合された、Ｐチャネル金属酸化物半導体（ＰＭＯＳ：P-channel metal oxide semiconductor）トランジスタを含み得る。ＰＭＯＳトランジスタはカスコードトランジスタ４３６に能動負荷（active load）を与え得る。

[0050]図４Ａに示されている例示的な設計では、線形化回路４２０は、利得トランジスタ４３４および４４４のゲートと回路接地との間に結合される。線形化回路はまた、ＬＮＡの他のノードに結合され得る。たとえば、線形化回路は、利得トランジスタのソースまたはドレインと回路接地との間、あるいは利得トランジスタのゲートとソースとの間、あるいはＬＮＡの何らかの他のノードにおいて結合され得る。線形化回路４２０は様々な方法で実装され得る。線形化回路４２０のいくつかの例示的な設計は以下で説明される。

[0051]図４Ｂは、図２中のＬＮＡ２３０および２３２のいずれかのためにも使用され得る、スプリットＬＮＡ４０２の例示的な設計の概略図を示す。ＬＮＡ４０２は、図４Ａ中のＬＮＡ４００中のすべての回路構成要素を含むが、以下の差異がある。ＬＮＡ４０２は入力整合回路４１０ｘと線形化回路４２０ｘとを含み、それらは図４Ａ中の入力整合回路４１０と線形化回路４２０との１つの例示的な設計である。

[0052]線形化回路４２０ｘ内で、トランジスタ４２４は、それのソースがキャパシタ４２２の１つの端部に結合され、それのゲートが抵抗器４２８の１つの端部に結合され、それのドレインが抵抗器４２６の１つの端部に結合される。キャパシタ４２２の他方の端部は回路接地に結合される。抵抗器４２６の他方の端部は利得トランジスタ４３４および４４４のゲートに結合される。抵抗器４２８の他方の端部はＧａｉｎ Ｍｏｄｅ制御信号を受ける。図４Ｂ中のトランジスタ４２４と、キャパシタ４２２と、抵抗器４２６との構成は、トランジスタ４２４がオフにされた状態で、線形化回路４２０が無効にされ／切断されたときに、ＬＮＡ４０２が高利得モードで高い感度を達成することを可能にし得る。

[0053]線形化回路４２０ｘ内で、抵抗器４２６およびキャパシタ４２２によってＲＣネットワークが形成される。抵抗器４２６は、インダクタ４１２および４３２と、利得トランジスタ４３４のゲートとソースとの間の寄生キャパシタンスとによって形成された、入力タンク回路のクオリティファクタ（quality factor）（Ｑ）を低下させ得る。入力タンク回路のより低いＱは、利得トランジスタ４３４のゲートにおける電圧スイングを低減し、それによりＬＮＡ４０２の線形性（たとえば、ＩＰ３）を改善する。図４Ｂに示されている抵抗器４２６の位置／ロケーションは、ＬＮＡ４０２が高利得モードで高い感度と低い雑音指数とを達成することを可能にする。

[0054]図７は、線形化回路４２０ｘ内の抵抗器４２６の異なる値に対する、ＬＮＡ４０２の例示的な性能を示す。図７では、水平軸は、抵抗器４２６の抵抗を示し、オームの単位で与えられる。垂直軸は、雑音指数を示し、また入力タンク回路のＱを示す。プロット７１０は入力タンク回路のＱ対抵抗器４２６の抵抗を示す。プロット７２０はＬＮＡ４０２の雑音指数対抵抗器４２６の抵抗を示す。図７に示されているように、抵抗器４２６のより低い抵抗は、より低いＱにより線形性を改善し得、より高い抵抗は雑音指数を改善し得る。

[0055]再び図４Ｂを参照すると、線形化回路４２０ｘ内で、キャパシタ４２２は、Ｖｂｉａｓ電圧の妨害を回避する交流（ＡＣ）結合キャパシタとして働く。トランジスタ４２４は、スイッチとして動作し、（ｉ）ＲＣネットワークを利得トランジスタ４３４のゲートに接続するためにオンにされるか、または（ｉｉ）利得トランジスタ４３４のゲートからＲＣネットワークを切断するためにオフにされる。抵抗器４２８は、トランジスタ４２４のドレインと抵抗器４２６との間の中間ノードにおいて接地に対する（to ground）寄生キャパシタンスを低減する。このことは、線形化回路４２０が使用中でないときに抵抗器４２８のノイズが漏れることと、高利得モードでのＬＮＡ４０２の感度を劣化させることとを防ぎ得る。

[0056]図４Ｂは線形化回路の例示的な設計を示す。概して、線形化回路は、１つまたは複数の抵抗器、またはインダクタ、またはキャパシタ、または他の回路構成要素、またはそれらの組合せを備え得る。線形化回路の回路構成要素は並列におよび／または直列に結合され得る。線形化回路はまた、ＬＮＡの入力に、またはＬＮＡの何らかの他のノードに結合され得る。

[0057]図４Ｂに示されている例示的な設計では、入力整合回路４１０ｘは、入力整合回路４１０ｘの入力と出力との間に結合されたインダクタ４１２を備える。ＬＮＡ４０２のために良好な入力整合を取得するためには単一の回路構成要素（たとえば、インダクタ４１２のみ）で十分であり得る。

[0058]入力整合回路はまた、他の方法で実装され得る。たとえば、入力整合回路は、入力と回路接地との間に結合されたシャントキャパシタ、または出力と回路接地との間に結合されたシャントキャパシタ、または入力整合回路の入力と出力との間に結合されたキャパシタ、または他の方法で結合された何らかの他の回路構成要素、またはそれらの組合せを備え得る。各キャパシタは固定キャパシタまたは構成可能キャパシタであり得る。

[0059]概して、ＬＮＡの入力整合は、（たとえば、１つまたは複数のトランジスタを備える）能動回路および／または（たとえば、１つまたは複数の抵抗器、インダクタ、キャパシタなどを備える）受動回路を用いて達成され得る。コストと、電力消費と、回路面積とを低減するために、入力整合のために１つの回路構成要素のみ（たとえば、１つのインダクタ）を使用することが望ましいことがある。また、高利得モードと低利得モードの両方で入力整合のために同じ回路構成要素（たとえば、同じインダクタ）を使用することが望ましいことがある。

[0060]図４Ｃは、図２中のＬＮＡ２３０および２３２のいずれかのためにも使用され得る、スプリットＬＮＡ４０４の例示的な設計の概略図を示す。ＬＮＡ４０４は、図４Ｂ中のＬＮＡ４０２中のすべての回路構成要素を含むが、以下の差異がある。ＬＮＡ４０４は、図４Ａ中の線形化回路４２０の別の例示的な設計である、線形化回路４２０ｙを含む。ＬＮＡ４０４は、利得トランジスタ４３４のゲートとソースとの間に結合された構成可能整合キャパシタ４７０をさらに含む。

[0061]線形化回路４２０ｙは、図４Ｂ中の線形化回路４２０ｘについて上記で説明したように結合された、キャパシタ４２２と、トランジスタ４２４と、抵抗器４２６および４２８とを含む。線形化回路４２０ｙは、それのソースがキャパシタ４２２に結合され、それのゲートが相補利得制御信号（complementary gain control signal）（Ｇａｉｎ Ｍｏｄｅ＿ｂ）を受け、それのドレインがＶｂｉａｓ電圧に結合された、トランジスタ４２９をさらに含む。Ｇａｉｎ Ｍｏｄｅ＿ｂ信号はＧａｉｎ Ｍｏｄｅ信号に対して相補的である。

[0062]高利得モードと低利得モード間の高速切替えを可能にするためにキャパシタ４２２をプリチャージするために、トランジスタ４２９が使用され得る。高利得モードでは、トランジスタ４２４はＧａｉｎ Ｍｏｄｅ信号によってオフにされ、トランジスタ４２９はＧａｉｎ Ｍｏｄｅ＿ｂによってオンにされる。キャパシタ４２２は、トランジスタ４３４のゲートから切断され、高利得モードでトランジスタ４２９を介してＶｂｉａｓ電圧までプリチャージされる。低利得モードでは、トランジスタ４２４はＧａｉｎ Ｍｏｄｅ信号によってオンにされ、トランジスタ４２９はＧａｉｎ Ｍｏｄｅ＿ｂ信号によってオフにされる。キャパシタ４２２は、トランジスタ４３４のゲートに接続され、低利得モードで抵抗器４２６およびトランジスタ４２４を介してＶｂｉａｓ電圧に維持される。高利得モードでトランジスタ４２９を介してキャパシタ４２２をプリチャージすることによって、高利得モードから低利得モードへの切替えがより迅速に行われ得る。

[0063]図４Ｃに示されている例示的な設計では、構成可能整合キャパシタ４７０はトランジスタ４７２と調整可能キャパシタ４７４とを含む。トランジスタ４７２は、それのソースが利得トランジスタ４３４のソースに結合され、それのゲートがＧａｉｎ Ｍｏｄｅ＿ｂ制御信号を受け、それのドレインがキャパシタ４７４の１つの端部に結合される。キャパシタ４７４の他方の端部は利得トランジスタ４３４のゲートに結合される。ＬＮＡ４０４の入力インピーダンスを調整し、ＬＮＡ４０４の入力整合を支援するために、調整可能キャパシタ４７４が使用され得る。

[0064]調整可能キャパシタ４７４は様々な方法で実装され得る。例示的な設計では、調整可能キャパシタ４７４は、アナログ電圧によって変化させられ得るキャパシタンスを有する可変キャパシタ（バラクタ（varactor））を用いて実装され得る。別の例示的な設計では、調整可能キャパシタ４７４は、切替え可能キャパシタのバンク（bank）を用いて実装され得る。各切替え可能キャパシタは、スイッチと直列に結合されたキャパシタを用いて実装され得、直列結合は利得トランジスタ４３４のゲートとソースとの間に結合され得る。切替え可能キャパシタは、それのスイッチを閉じることによって選択され得るか、またはそれのスイッチを開くことによって選択され得ない。切替え可能キャパシタのバンク中のキャパシタは、（ｉ）サーモメータ復号のための同じキャパシタンス、または（ｉｉ）バイナリまたは幾何学的重み付けのための異なるキャパシタンスを有し得る。所望のゲート−ソース間キャパシタンス（Ｃｇｓ）は、切替え可能キャパシタの適切な数または適切な組合せを選択することによって取得され得る。この例示的な設計では、トランジスタ４７２は、切替え可能キャパシタのためのスイッチと置き換えられ得、省略され得る。

[0065]例示的な設計では、トランジスタ４７２はオンにされ得、調整可能キャパシタ４７４は高利得モードで利得トランジスタ４３４のゲートとソースとの間に結合され得る。トランジスタ４７２はオフにされ得、調整可能キャパシタ４７４は低利得モードでバイアス電流のより大きい低減を可能にするために低利得モードで利得トランジスタ４３４から分離され（be decoupled）得る。また、調整可能キャパシタ４７４を分離することにより、入力タンク回路のＱが増加し得、それにより低利得モードでのバイアス電流のさらなる低減が可能になり得る。

[0066]ワイヤレスデバイス１１０は、異なる周波数において複数の送信信号を同時に受信し得る。これらの複数の送信信号は、キャリアアグリゲーションのための異なる周波数における複数のキャリア上で１つまたは複数の基地局によって送られ得る。これらの複数の送信信号はまた、多地点協調（ＣｏＭＰ：coordinated multi-point）送信、ハンドオーバなどのための異なる基地局によって送られ得る。これらの複数の送信信号はまた、ボイス／データ、またはデータ／データ、または音声／音声などのコンカレントサービス（concurrent services）のための異なるワイヤレスシステムにおける基地局によって送られ得る。たとえば、ワイヤレスデバイス１１０は、デュアルＳＩＭ／デュアルスタンバイ（ＤＳＤＳ：dual SIM/dual standby）および／またはデュアルＳＩＭ／デュアルアクティブ（ＤＳＤＡ：dual SIM/dual-active）をサポートし得、同時にＴＤ−ＳＣＤＭＡシステムとＧＳＭシステム、あるいはＬＴＥシステムとＧＳＭシステム、あるいはＣＤＭＡシステムとＧＳＭシステムなど、複数のワイヤレスシステムと通信することが可能であり得る。ワイヤレスデバイス１１０は、キャリアアグリゲーション、ＣｏＭＰ、コンカレントに複数のワイヤレスシステムからのサービスなどをサポートするために、１つまたは複数のＳＩＭＯ ＬＮＡおよび／または１つまたは複数のＭＩＭＯ ＬＮＡを含み得る。

[0067]図５Ａは、図２中のＬＮＡ２３０および２３２のいずれかのためにも使用され得る、スプリットＳＩＭＯ ＬＮＡ５００の例示的な設計の概略図を示す。ＳＩＭＯ ＬＮＡ５００は、（１つの帯域のためであり得る）１つの入力ＲＦ信号（ＲＦｉｎ）を受ける１つのＬＮＡ入力と、（キャリアの２つのセットのためであり得る）２つの出力ＲＦ信号（ＲＦｏｕｔ１およびＲＦｏｕｔ２）を与える２つのＬＮＡ出力とを含む。ＳＩＭＯ ＬＮＡ５００は、２つの増幅回路５３０および５４０と、ソースディジェネレーションインダクタ５３２と、線形化回路５２０とを含む。

[0068]図５Ａに示されている例示的な設計では、増幅回路５３０は利得トランジスタ５３４と、２つのカスコードトランジスタ５３６および５３８とを含む。増幅回路５４０は、利得トランジスタ５４４と、２つのカスコードトランジスタ５４６および５４８とを含む。利得トランジスタ５３４は、それのソースがインダクタ５３２の１つの端部に結合され、それのゲートがノードＸに結合され、それのドレインがカスコードトランジスタ５３６および５３８のソースに結合される。インダクタ５３２の他方の端部は回路接地に結合される。カスコードトランジスタ５３６は、それのゲートが第１の制御信号（Ｖｃａｓｃ１）を受け、それのドレインが負荷回路５８０に結合される。カスコードトランジスタ５３８は、それのゲートが第２の制御信号（Ｖｃａｓｃ２）を受け、それのドレインが負荷回路５９０に結合される。利得トランジスタ５４４は、それのソースが利得トランジスタ５３４のソースに結合され、それのゲートが利得トランジスタ５３４のゲートに結合され、それのドレインがカスコードトランジスタ５４６および５４８のソースに結合される。カスコードトランジスタ５４６は、それのゲートが第３の制御信号（Ｖｃａｓｃ３）を受け、それのドレインが負荷回路５８０に結合される。カスコードトランジスタ５４８は、それのゲートが第４の制御信号（Ｖｃａｓｃ４）を受け、それのドレインが負荷回路５９０に結合される。利得トランジスタ５３４および５４４と、カスコードトランジスタ５３６、５３８、５４６および５４８とは、図５Ａに示されているようにＮＭＯＳトランジスタを用いて、または他のタイプのトランジスタを用いて実装され得る。

[0069]図５Ａに示されている例示的な設計では、ＬＮＡ５００は２つのＬＮＡセクションにスプリットされる。第１のＬＮＡセクションは増幅回路５３０を含み、第２のＬＮＡセクションは増幅回路５４０を含む。ＬＮＡ５００は、２つのＬＮＡセクションについての比の任意の組合せに基づいてスプリットされ得る。第１の例示的な設計では、第１のＬＮＡセクションはＬＮＡ５００の２／３に対応し得、第２のＬＮＡセクションはＬＮＡ５００の１／３に対応し得る。第２の例示的な設計では、各ＬＮＡセクションはＬＮＡ５００の１／２に対応し得る。ＬＮＡ５００はまた、２つのＬＮＡセクションについての比の何らかの他の組合せに基づいてスプリットされ得る。

[0070]ＳＩＭＯ ＬＮＡ５００は、所与の瞬間において単出力モードまたは多出力モードで動作し得る。単出力モードでは、ＬＮＡ５００は、（たとえば、キャリアの１つのセット上で）少なくとも１つの送信信号を備える入力ＲＦ信号を受け、１つの負荷回路５８０または５９０に１つの出力ＲＦ信号を与える。多出力モードでは、ＬＮＡ５００は、（たとえば、キャリアの２つのセット上で）少なくとも２つの送信信号を備える入力ＲＦ信号を受け、２つの負荷回路５８０および５９０に２つの出力ＲＦ信号（たとえば、キャリアのセットごとに１つの出力ＲＦ信号）を与える。

[0071]ＳＩＭＯ ＬＮＡ５００は、単出力モードおよび／または多出力モードで複数の利得モードをサポートし得る。たとえば、ＬＮＡ５００は、多出力モードで高利得モードと低利得モードとをサポートし得る。代替または追加として、ＬＮＡ５００は単出力モードで高利得モードと低利得モードとをサポートし得る。高利得モードでは、各増幅回路中の１つまたは複数のカスコードトランジスタに適切な制御電圧を印加することによって、増幅回路５３０および５４０の両方が有効にされ得る。線形化回路５２０は無効にされ得る。低利得モードでは、有効にされた増幅回路中の１つまたは複数のカスコードトランジスタに適切な制御電圧を印加することによって、一方の増幅回路５３０または５４０のみが有効にされ得る。線形化回路５２０は有効にされ得る。線形化回路５２０は利得トランジスタ５３４または５４４のゲートにおける電圧スイングを低減し、それにより、次いでＬＮＡ５００の線形性を改善し得る。

[0072]高利得を用いた単出力モードでは、利得トランジスタ５３４および５４４がオンにされ得る。さらに、負荷回路５８０にＲＦｏｕｔ１信号を与えるために、カスコードトランジスタ５３６および５４６がオンにされ得る。代替的に、負荷回路５９０にＲＦｏｕｔ２信号を与えるために、カスコードトランジスタ５３８および５４８がオンにされ得る。

[0073]低利得を用いた単出力モードでは、利得トランジスタ５３４または５４４のいずれかがオンにされ得る。利得トランジスタ５３４がオンにされた場合、（ｉ）ＲＦｏｕｔ１信号を与えるためにカスコードトランジスタ５３６がオンにされ得るか、（ｉｉ）ＲＦｏｕｔ２信号を与えるためにカスコードトランジスタ５３８がオンにされ得るかのいずれかである。利得トランジスタ５４４がオンにされた場合、（ｉ）ＲＦｏｕｔ１信号を与えるためにカスコードトランジスタ５４６がオンにされ得るか、（ｉｉ）ＲＦｏｕｔ２信号を与えるためにカスコードトランジスタ５４８がオンにされ得るかのいずれかである。

[0074]高利得を用いた多出力モードでは、利得トランジスタ５３４および５４４がオンにされ得る。さらに、ＲＦｏｕｔ１およびＲＦｏｕｔ２信号を与えるために、すべての４つのカスコードトランジスタ５３６、５３８、５４６および５４８がオンにされ得る。

[0075]低利得を用いた多出力モードでは、ＲＦｏｕｔ１およびＲＦｏｕｔ２信号を与えるために、利得トランジスタ５３４とカスコードトランジスタ５３６および５３８とがオンにされ得る。代替的に、ＲＦｏｕｔ１およびＲＦｏｕｔ２信号を与えるために、利得トランジスタ５４４とカスコードトランジスタ５４６および５４８とがオンにされ得る。

[0076]１つの例示的な設計では、利得トランジスタ５３４および５４４はそれぞれ、オンにされたときに固定バイアス電流が印加される。この例示的な設計では、ＬＮＡ５００は各モードで固定利得を与え得る。別の例示的な設計では、利得トランジスタ５３４および／または５４４は、オンにされたときに可変バイアス電流を印加され得る。この例示的な設計では、ＬＮＡ５００は各モードである範囲の利得値を与え得る。

[0077]図５Ａは、２つのＬＮＡセクションのための２つの増幅回路５３０および５４０をもつスプリットＳＩＭＯ ＬＮＡ５００の例示的な設計を示す。概して、スプリットＳＩＭＯ ＬＮＡは、Ｎ個のＬＮＡセクションのためのＮ個の増幅回路を含み得、ここで、Ｎは１よりも大きい任意の整数値であり得る。スプリットＳＩＭＯ ＬＮＡは、ＬＮＡセクションについての比の任意の組合せに基づいてスプリットされ得る。

[0078]図５Ａはまた、各増幅回路が２つのＬＮＡ出力のための２つのカスコードトランジスタを含む例示的な設計を示す。概して、増幅回路は、Ｍ個のＬＮＡ出力における最高Ｍ個の出力ＲＦ信号を与えるために、Ｍ個のカスコードトランジスタを含み得、ここで、Ｍは１よりも大きい任意の整数値であり得る。

[0079]図５Ｂは、図２中のＬＮＡ２３０およびＬＮＡ２３２のいずれかのためにも使用され得る、スプリットＳＩＭＯ ＬＮＡ５０２の例示的な設計の概略図を示す。ＳＩＭＯ ＬＮＡ５０２は、図５Ａ中のＳＩＭＯ ＬＮＡ５００中のすべての回路構成要素を含むが、以下の差異がある。ＳＩＭＯ ＬＮＡ５００は、図５Ａ中の線形化回路５２０の１つの例示的な設計である、線形化回路５２０ｙを含む。ＳＩＭＯ ＬＮＡ５０２は、利得トランジスタ５３４のゲートとソースとの間に結合された構成可能整合キャパシタ５７０をさらに含む。線形化回路５２０ｙは、図５Ｂに示されているように結合された、キャパシタ５２２と、トランジスタ５２４および５２９と、抵抗器５２６および５２８とを含む。構成可能整合キャパシタ５７０は、図５Ｂに示されているように結合されたトランジスタ５７２とキャパシタ５７４とを含む。

[0080]図６は、図２中のＬＮＡ２３０およびＬＮＡ２３２のいずれかのためにも使用され得る、スプリットＭＩＭＯ ＬＮＡ６００の例示的な設計の概略図を示す。ＭＩＭＯ ＬＮＡ６００は、（２つの帯域のためであり得る）２つの入力ＲＦ信号（ＲＦｉｎ１およびＲＦｉｎ２）を受ける２つのＬＮＡ入力と、（キャリアの２つのセットのためであり得る）２つの出力ＲＦ信号（ＲＦｏｕｔ１およびＲＦｏｕｔ２）を与える２つのＬＮＡ出力とを含む。ＭＩＭＯ ＬＮＡ６００は、増幅回路６３０および６５０と、ソースディジェネレーションインダクタ６３２および６４２と、線形化回路６２０および６２１とを含む。

[0081]図６に示されている例示的な設計では、増幅回路６３０は、利得トランジスタ６３４および６４４と、カスコードトランジスタ６３６、６３８、６４６および６４８とを含む。利得トランジスタ６３４および６４４は、それらのゲートがそれぞれノードＸおよびＹに結合され、それらのソースがそれぞれインダクタ６３２および６４２の一方の端部に結合される。インダクタ６３２および６４２の他方の端部は回路接地に結合される。カスコードトランジスタ６３６および６３８は、それらのソースが利得トランジスタ６３４のドレインに結合され、それらのゲートがそれぞれＶｃａｓｃ１およびＶｃａｓｃ２制御信号を受け、それらのドレインがそれぞれ負荷回路６８０および６９０に結合される。カスコードトランジスタ６４６および６４８は、それらのソースが利得トランジスタ６４４のドレインに結合され、それらのゲートがそれぞれＶｃａｓｃ３およびＶｃａｓｃ４制御信号を受け、それらのドレインがそれぞれ負荷回路６８０および６９０に結合される。

[0082]図６に示されている例示的な設計では、増幅回路６５０は、利得トランジスタ６５４および６６４と、カスコードトランジスタ６５６、６５８、６６６および６６８とを含む。利得トランジスタ６５４および６６４は、それらのゲートがそれぞれノードＸおよびＹに結合され、それらのソースがそれぞれインダクタ６３２および６４２の一方の端部に結合される。カスコードトランジスタ６５６および６５８は、それらのソースが利得トランジスタ６５４のドレインに結合され、それらのゲートがそれぞれＶｃａｓｃ５およびＶｃａｓｃ６制御信号を受け、それらのドレインがそれぞれ負荷回路６８０および６９０に結合される。カスコードトランジスタ６６６および６６８は、それらのソースが利得トランジスタ６６４のドレインに結合され、それらのゲートがそれぞれＶｃａｓｃ７およびＶｃａｓｃ８制御信号を受け、それらのドレインがそれぞれ負荷回路６８０および６９０に結合される。

[0083]入力整合回路６１０は、一端が第１の入力ＲＦ信号（ＲＦｉｎ１）を受け、他端がノードＸに結合される。入力整合回路６１１は、一端が第２の入力ＲＦ信号（ＲＦｉｎ２）を受け、他端がノードＹに結合される。抵抗器６１４は、一端がノードＸに結合され、他端が利得トランジスタ６３４および６５４のための第１のバイアス電圧（Ｖｂｉａｓ１）を受ける。抵抗器６１５は、一端がノードＹに結合され、他端が利得トランジスタ６４４および６６４のための第２のバイアス電圧（Ｖｂｉａｓ２）を受ける。入力整合回路６１０および６１１と抵抗器６１４および６１５とは、ＬＮＡ６００の一部またはＬＮＡ６００の外部として見なされ得る。

[0084]線形化回路６２０はノードＸと回路接地との間に結合される。線形化回路６２１はノードＹと回路接地との間に結合される。線形化回路６２０および６２１は、Ｇａｉｎ Ｍｏｄｅ制御信号を受け、この制御信号に基づいて有効または無効にされ得る。線形化回路６２０および６２１はそれぞれ、図４Ｂ中の線形化回路４２０ｘまたは図４Ｃ中の線形化回路４２０ｙと同様の方法で実装され得る。

[0085]図６に示されている例示的な設計では、ＭＩＭＯ ＬＮＡ６００は、並列に結合された２つのＬＮＡセクションにスプリットされる。第１のＬＮＡセクションは増幅回路６３０を備え、第２のＬＮＡセクションは増幅回路６５０を備える。所望の利得および線形性に応じて、１つまたは２つのＬＮＡセクションが有効にされ得る。

[0086]ＭＩＭＯ ＬＮＡ６００は、２つのＬＮＡセクションについての比の任意の組合せに基づいてスプリットされ得る。第１の例示的な設計では、第１のＬＮＡセクションはＬＮＡ６００の２／３に対応し得、第２のＬＮＡセクションはＬＮＡ６００の１／３に対応し得る。第２の例示的な設計では、各ＬＮＡセクションはＬＮＡ６００の１／２に対応し得る。ＬＮＡ６００はまた、２つのＬＮＡセクションについての比の何らかの他の組合せに基づいてスプリットされ得る。

[0087]ＭＩＭＯ ＬＮＡ６００は、所与の瞬間において単出力モードまたは多出力モードで動作し得る。単出力モードでは、ＬＮＡ６００は、（たとえば、キャリアの１つのセット上で）少なくとも１つの送信信号を備えるＲＦｉｎ１またはＲＦｉｎ２信号を受け、１つの負荷回路６８０または６９０に１つの出力ＲＦ信号を与える。多出力モードでは、ＬＮＡ６００は、（たとえば、キャリアの２つのセット上で）少なくとも２つの送信信号を備えるＲＦｉｎ１および／またはＲＦｉｎ２信号を受け、２つの負荷回路６８０および６９０に２つの出力ＲＦ信号（たとえば、キャリアのセットごとに１つの出力ＲＦ信号）を与える。

[0088]ＭＩＭＯ ＬＮＡ６００は、単出力モードおよび／または多出力モードで複数の利得モード（たとえば、高利得モードおよび低利得モード）をサポートし得る。各利得モードは、（ｉ）利得トランジスタのための固定バイアス電流を用いた固定利得、または（ｉｉ）利得トランジスタのための可変バイアス電流を用いた可変利得をサポートし得る。線形化回路６２０および６２１は、低利得モードで有効にされ、高利得モードで無効にされ得る。

[0089]高利得を用いた単出力モードでは、両方の増幅回路６３０および６５０が有効にされ得る。ＬＮＡ６００がＲＦｉｎ１信号を受けた場合、利得トランジスタ６３４および６５４がオンにされ得、（ｉ）ＲＦｏｕｔ１信号を与えるためにカスコードトランジスタ６３６および６５６がオンにされ得るか、（ｉｉ）ＲＦｏｕｔ２信号を与えるためにカスコードトランジスタ６３８および６５８がオンにされ得るかのいずれかである。ＬＮＡ６００がＲＦｉｎ２信号を受けた場合、利得トランジスタ６４４および６６４がオンにされ得、（ｉ）ＲＦｏｕｔ１信号を与えるためにカスコードトランジスタ６４６および６６６がオンにされ得るか、（ｉｉ）ＲＦｏｕｔ２信号を与えるためにカスコードトランジスタ６４８および６６８がオンにされ得るかのいずれかである。

[0090]低利得を用いた単出力モードでは、増幅回路６３０または６５０のいずれかが有効にされ得る。ＬＮＡ６００がＲＦｉｎ１信号を受けた場合、ＲＦｏｕｔ１信号を与えるために、（ｉ）利得トランジスタ６３４およびカスコードトランジスタ６３６、または（ｉｉ）利得トランジスタ６５４およびカスコードトランジスタ６５６のいずれかがオンにされ得る。代替的に、ＲＦｏｕｔ２信号を与えるために、（ｉ）利得トランジスタ６３４およびカスコードトランジスタ６３８、または（ｉｉ）利得トランジスタ６５４およびカスコードトランジスタ６５８のいずれかがオンにされ得る。

[0091]高利得を用いた多出力モードでは、両方の増幅回路６３０および６５０が有効にされ得る。ＬＮＡ６００がＲＦｉｎ１信号を受けた場合、ＲＦｏｕｔ１およびＲＦｏｕｔ２信号を与えるために、利得トランジスタ６３４および６５４と、カスコードトランジスタ６３６、６３８、６５６および６５８とがオンにされ得る。ＬＮＡ６００がＲＦｉｎ２信号を受けた場合、ＲＦｏｕｔ１およびＲＦｏｕｔ２信号を与えるために、利得トランジスタ６４４および６６４と、カスコードトランジスタ６４６、６４８、６６６および６６８とがオンにされ得る。ＬＮＡ６００がＲＦｉｎ１およびＲＦｉｎ２信号とを受けた場合、（ｉ）ＲＦｏｕｔ１信号を与えるために、利得トランジスタ６３４および６５４と、カスコードトランジスタ６３６および６５６とがオンにされ得、（ｉｉ）ＲＦｏｕｔ２信号を与えるために、利得トランジスタ６４４および６６４と、カスコードトランジスタ６４８および６６８とがオンにされ得る。代替的に、（ｉ）ＲＦｏｕｔ２信号を与えるために、利得トランジスタ６３４および６５４と、カスコードトランジスタ６３８および６５８とがオンにされ得、（ｉｉ）ＲＦｏｕｔ１信号を与えるために、利得トランジスタ６４４および６６４と、カスコードトランジスタ６４６および６６６とがオンにされ得る。

[0092]低利得を用いた多出力モードでは、増幅回路６３０または６５０のいずれか有効にされ得る。増幅回路６３０が有効にされると仮定すると、ＬＮＡ６００がＲＦｉｎ１信号を受けた場合、ＲＦｏｕｔ１およびＲＦｏｕｔ２信号を与えるために、利得トランジスタ６３４とカスコードトランジスタ６３６および６３８とがオンにされ得る。ＬＮＡ６００がＲＦｉｎ２信号を受けた場合、ＲＦｏｕｔ１およびＲＦｏｕｔ２信号を与えるために、利得トランジスタ６４４とカスコードトランジスタ６４６および６４８とがオンにされ得る。ＬＮＡ６００がＲＦｉｎ１およびＲＦｉｎ２信号を受けた場合、（ｉ）ＲＦｏｕｔ１信号を与えるために、利得トランジスタ６３４とカスコードトランジスタ６３６とがオンにされ得、（ｉｉ）ＲＦｏｕｔ２信号を与えるために、利得トランジスタ６４４とカスコードトランジスタ６４８とがオンにされ得る。代替的に、（ｉ）ＲＦｏｕｔ２信号を与えるために、利得トランジスタ６３４とカスコードトランジスタ６３８とがオンにされ得、（ｉｉ）ＲＦｏｕｔ１信号を与えるために、利得トランジスタ６４４とカスコードトランジスタ６４６とがオンにされ得る。

[0093]図６は、２つのＬＮＡセクションのための２つの増幅回路６３０および６５０をもつスプリットＬＮＡ６００の例示的な設計を示す。概して、スプリットＭＩＭＯ ＬＮＡは、Ｎ個のＬＮＡセクションのためのＮ個の増幅回路を含み得、ここで、Ｎは１よりも大きい任意の整数値であり得る。スプリットＭＩＭＯ ＬＮＡは、ＬＮＡセクションについての比の任意の組合せに基づいてスプリットされ得る。

[0094]図６はまた、各増幅回路が２つのＬＮＡ入力のための２つの利得トランジスタならびに２つのＬＮＡ入力と２つのＬＮＡ出力とのための４つのカスコードトランジスタを含む、例示的な設計を示す。概して、増幅回路は、Ｋ個のＬＮＡ入力のためのＫ個の利得トランジスタならびにＫ個のＬＮＡ入力とＭ個のＬＮＡ出力とのための最高Ｋ＊Ｍ個のカスコードトランジスタを含み得、ここで、ＫおよびＭはそれぞれ１よりも大きい任意の整数値であり得る。Ｍ個のカスコードトランジスタのセットが、各利得トランジスタとＭ個のＬＮＡ出力との間に結合され得る。Ｋ＊Ｍ個のカスコードトランジスタは、任意のＬＮＡ入力における入力ＲＦ信号が、任意のＬＮＡ出力における出力ＲＦ信号を生成するために使用されることを可能にし得る。

[0095]ＭＩＭＯ ＬＮＡはまた、ＬＮＡ入力ごとに利得トランジスタのゲートとソースとの間に結合された構成可能整合キャパシタを含み得る。たとえば、ＭＩＭＯ ＬＮＡ６００は、（ｉ）利得トランジスタ６３４のゲートとソースとの間に結合された第１の構成可能整合キャパシタと、（ｉｉ）利得トランジスタ６４４のゲートとソースとの間に結合された第２の構成可能整合キャパシタとを含み得る。各構成可能整合キャパシタは、図４Ｃ中の構成可能整合キャパシタ４７０と同様の方法で実装され得る。

[0096]スプリット増幅器は、低利得モードで所望の線形性を取得するために増幅器スプリッティングと線形化の組合せを利用する。増幅器スプリッティングは、たとえば、大きいジャマーが存在するときにより低い利得を取得するために１つの増幅回路が有効にされることを可能にし得る。線形化は線形性を改善し得、これは、大きいジャマーが存在するときに特に望ましいことがある。増幅器スプリッティングと線形化とは互いに相補的であり得る。たとえば、増幅器スプリッティングは、ホットＩＣプロセスコーナーにおける線形性を改善する際により効果的であり得、線形化は、コールドＩＣプロセスコーナーにおける線形性を改善する際により効果的であり得る。

[0097]増幅器スプリッティングと線形化の両方を用いて取得された改善された線形性は、複数の帯域（たとえば、ＵＭＴＳにおける帯域１２および帯域１７）のために単一のデュプレクサが使用されることを可能にし得る。デュプレクサは、複数の帯域間に配置されたジャマーをパスし得る。ジャマーは、増幅器スプリッティングと線形化の両方を用いて取得された改善された線形性によって処理され得る。ＩＣチップ上の入出力（Ｉ／Ｏ）ポートの数を低減し、オフチップ回路構成要素の数を低減し、回路面積を低減し、ワイヤレスデバイスのコストを低減するために、複数の帯域のために１つのデュプレクサを使用すること（またはコバンディング（co-banding））が望ましいことがある。

[0098]例示的な設計では、装置（たとえば、ワイヤレスデバイス、ＩＣ、回路モジュールなど）は第１および第２の増幅回路と線形化回路とを含み得、それらは増幅器（たとえば、ＬＮＡ）の一部であり得る。第１の増幅回路（たとえば、図４Ａ中の増幅回路４３０）は増幅器入力に結合され得る。第２の増幅回路（たとえば、図４Ａ中の増幅回路４４０）は、増幅器入力に第１の増幅回路と並列に結合され得る。また、線形化回路（たとえば、図４Ａ中の線形化回路４２０）は増幅器入力に結合され得る。第１のモード、たとえば、高利得モードで第１および第２の増幅回路が有効にされ得る。第２のモード、たとえば、低利得モードで第１および第２の増幅回路のうちの１つが有効にされ得る。線形化回路は、第２のモードで有効にされ、第１のモードで無効にされ得る。

[0099]第１および第２の増幅回路は第１の／高利得モードで第１の利得を与え得る。第１または第２の増幅回路は低利得モードで第２の利得を与え得る。第２の利得は第１の利得よりも低くあり得る。第１および第２の利得はそれぞれ、（ｉ）固定バイアス電流を用いて取得された固定利得、または（ｉｉ）可変バイアス電流を用いて取得された可変利得であり得る。

[00100]例示的な設計では、第１の増幅回路は増幅器の２／３に対応し得、第２の増幅回路は増幅器の１／３に対応し得る。別の例示的な設計では、第１および第２の増幅回路はそれぞれ増幅器の１／２に対応し得る。第１および第２の増幅回路はまた、増幅器の一部分（fractions）の何らかの他の組合せに対応し得る。

[00101]例示的な設計では、第１および第２の増幅回路は増幅器出力にさらに結合され得る。第１の増幅回路（たとえば、図４Ａ中の増幅回路４３０）は、（ｉ）増幅器入力に結合された第１の利得トランジスタ（たとえば、利得トランジスタ４３４）と、（ｉｉ）第１の利得トランジスタと増幅器出力との間に結合された第１のカスコードトランジスタ（たとえば、カスコードトランジスタ４３６）とを含み得る。第２の増幅回路（たとえば、増幅回路４４０）は、（ｉ）増幅器入力に結合された第２の利得トランジスタ（たとえば、利得トランジスタ４４４）と、（ｉｉ）第２の利得トランジスタと増幅器出力との間に結合された第２のカスコードトランジスタ（たとえば、カスコードトランジスタ４４６）とを含み得る。

[00102]別の例示的な設計では、第１および第２の増幅回路は、ＳＩＭＯ増幅器の一部であり得、第１および第２の増幅器出力にさらに結合され得る。第１の増幅回路（たとえば、図５Ａ中の増幅回路５３０）は、（ｉ）増幅器入力に結合された第１の利得トランジスタ（たとえば、利得トランジスタ５３４）と、（ｉｉ）第１の利得トランジスタと第１の増幅器出力との間に結合された第１のカスコードトランジスタ（たとえば、カスコードトランジスタ５３６）と、（ｉｉｉ）第１の利得トランジスタと第２の増幅器出力との間に結合された第２のカスコードトランジスタ（たとえば、カスコードトランジスタ５３８）とを含み得る。第２の増幅回路（たとえば、増幅回路５４０）は、（ｉ）増幅器入力に結合された第２の利得トランジスタ（たとえば、利得トランジスタ５４４）と、（ｉｉ）第２の利得トランジスタと第１の増幅器出力との間に結合された第３のカスコードトランジスタ（たとえば、カスコードトランジスタ５４６）と、（ｉｉｉ）第２の利得トランジスタと第２の増幅器出力との間に結合された第４のカスコードトランジスタ（たとえば、カスコードトランジスタ５４８）とを含み得る。

[00103]また別の例示的な設計では、第１および第２の増幅回路は、ＭＩＭＯ増幅器の一部であり得、第２の増幅器入力と第１および第２の増幅器出力とにさらに結合され得る。第１の増幅回路（たとえば、図６中の増幅回路６３０）は、（ｉ）増幅器入力に結合された第１の利得トランジスタ（たとえば、利得トランジスタ６３４）と、（ｉｉ）第２の増幅器入力に結合された第２の利得トランジスタ（たとえば、利得トランジスタ６４４）と、（ｉｉｉ）第１の利得トランジスタと第１の増幅器出力との間に結合された第１のカスコードトランジスタ（たとえば、カスコードトランジスタ６３６）と、（ｉｖ）第２の利得トランジスタと第２の増幅器出力との間に結合された第２のカスコードトランジスタ（たとえば、カスコードトランジスタ６４８）とを含み得る。第２の増幅回路（たとえば、増幅回路６５０）は、（ｉ）増幅器入力に結合された第３の利得トランジスタ（たとえば、利得トランジスタ６５４）と、（ｉｉ）第２の増幅器入力に結合された第４の利得トランジスタ（たとえば、利得トランジスタ６６４）と、（ｉｉｉ）第３の利得トランジスタと第１の増幅器出力との間に結合された第３のカスコードトランジスタ（たとえば、カスコードトランジスタ６５６）と、（ｉｖ）第４の利得トランジスタと第２の増幅器出力との間に結合された第４のカスコードトランジスタ（たとえば、カスコードトランジスタ６６８）とを含み得る。第１および第２の増幅回路はまた、たとえば、図６に示されているように、利得トランジスタと増幅器出力との間に結合された追加のカスコードトランジスタを含み得る。

[00104]例示的な設計では、線形化回路は、直列に増幅器入力と回路接地との間に結合された抵抗器（たとえば、図４Ｂおよび図４Ｃ中の抵抗器４２６）とスイッチとを含み得る。スイッチはトランジスタ（たとえば、トランジスタ４２４）を用いて実装され得る。線形化回路は、抵抗器とスイッチとに直列に結合されたキャパシタ（たとえば、キャパシタ４２２）をさらに含み得る。線形化回路は、バイアス電圧とキャパシタとの間に結合された第２のスイッチをさらに含み得る。第２のスイッチは、別のトランジスタ（たとえば、図４Ｃ中のトランジスタ４２９）を用いて実装され得、線形化回路が無効にされ、増幅器入力から分離されたときに、バイアス電圧までキャパシタをプリチャージし得る。線形化回路はまた、他の回路構成要素を含み得る。

[00105]例示的な設計では、本装置は、第１の増幅回路中の第１の利得トランジスタのゲートとソースとの間に結合された構成可能整合キャパシタをさらに含み得る。構成可能整合キャパシタ（たとえば、図４Ｃ中の構成可能整合キャパシタ４７０）はキャパシタとスイッチとを含み得る。キャパシタ（たとえば、キャパシタ４７４）は増幅器の入力整合のために使用され得る。スイッチは、トランジスタ（たとえば、トランジスタ４７２）を用いて実装され得、キャパシタに結合され得、第１の利得トランジスタのゲートとソースとの間のキャパシタを結合または分離し得る。キャパシタは、増幅器の入力インピーダンスを調整するための調整可能キャパシタンスを有し得る。

[00106]例示的な設計では、本装置は、第１の増幅回路中の第１の利得トランジスタのゲートに結合された入力整合回路をさらに含み得る。入力整合回路（たとえば、図４Ｂ中の入力整合回路４１０ｘ）は、入力整合回路の入力と出力との間に結合されたインダクタ（たとえば、インダクタ４１２）を含み得る。

[00107]図８は、信号増幅を実行するためのプロセス８００の例示的な設計を示す。第１のモードで、たとえば、高利得モードで増幅器入力に結合された第１および第２の増幅回路を用いて入力ＲＦ信号が増幅され得る（ブロック８１２）。第２のモードで、たとえば、低利得モードで第１および第２の増幅回路のうちの１つを用いて入力ＲＦ信号が増幅され得る（ブロック８１４）。線形化回路が増幅器入力に結合され得、第２のモードで有効にされ得（ブロック８１６）、第１のモードで無効にされ得る（ブロック８１８）。

[00108]第１のモードで第１の増幅回路中の利得トランジスタのゲートとソースとの間にキャパシタが結合され得、入力整合のために使用され得る（ブロック８２０）。第２のモードで利得トランジスタのゲートおよび／またはソースからキャパシタが切断され得る（ブロック８２２）。

[00109]１つの設計では、たとえば、図４Ａに示されているように、第１のモードでは第１および第２の増幅回路を用いて、第２のモードでは第１または第２の増幅回路を用いて、出力ＲＦ信号が生成され得る。別の設計では、たとえば、図５Ａに示されているように、第１のモードでは第１および第２の増幅回路を用いて、第２のモードでは第１または第２の増幅回路を用いて、２つの出力ＲＦ信号が生成され得る。

[00110]本明細書で説明されるスプリット増幅器は、ＩＣ、アナログＩＣ、ＲＦＩＣ、混合信号ＩＣ、ＡＳＩＣ、プリント回路板（ＰＣＢ）、電子デバイスなどの上に実装され得る。スプリット増幅器はまた、相補型金属酸化物半導体（ＣＭＯＳ）、ＮチャネルＭＯＳ（ＮＭＯＳ）、ＰチャネルＭＯＳ（ＰＭＯＳ）、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、シリコンオンインシュレータ（ＳＯＩ）など、様々なＩＣプロセス技術を用いて作製され得る。

[00111]本明細書で説明されるスプリット増幅器を実装する装置は、スタンドアロンデバイスであり得るか、またはより大きいデバイスの一部であり得る。デバイスは、（ｉ）スタンドアロンＩＣ、（ｉｉ）データおよび／または命令を記憶するためのメモリＩＣを含み得る１つまたは複数のＩＣのセット、（ｉｉｉ）ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）などのＲＦＩＣ、（ｉｖ）移動局モデム（ＭＳＭ）などのＡＳＩＣ、（ｖ）他のデバイス内に埋め込まれ得るモジュール、（ｖｉ）受信機、セルラーフォン、ワイヤレスデバイス、ハンドセット、またはモバイルユニット、（ｖｉｉ）その他であり得る。

[00112]１つまたは複数の例示的な設計では、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの組合せで実装され得る。ソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体とコンピュータ通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびｂｌｕ−ｒａｙ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザーで光学的に再生する。上記の組合せも、コンピュータ可読媒体の範囲内に含まれるべきである。

[00113]本開示の前述の説明は、いかなる当業者でも本開示を作成または使用することができるように提供される。本開示への様々な修正は当業者には容易に明らかとなり、本明細書で定義された一般原理は、本開示の範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明される例および設計に限定されるように意図されるものではなく、本明細書で開示される原理および新規の特徴に合致する最も広い範囲を与えられるべきである。

[00113]本開示の前述の説明は、いかなる当業者でも本開示を作成または使用することができるように提供される。本開示への様々な修正は当業者には容易に明らかとなり、本明細書で定義された一般原理は、本開示の範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明される例および設計に限定されるように意図されるものではなく、本明細書で開示される原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］増幅器入力に結合された第１の増幅回路と、
前記増幅器入力に前記第１の増幅回路と並列に結合された第２の増幅回路と、
増幅器入力に結合された線形化回路と
を備え、
前記第１および第２の増幅回路が第１のモードで有効にされ、前記第１および第２の増幅回路のうちの１つが第２のモードで有効にされ、前記線形化回路が前記第２のモードで有効にされ、前記第１のモードで無効にされる、装置。
［Ｃ２］前記第１の増幅回路が、
前記増幅器入力に結合された第１の利得トランジスタと、
前記第１の利得トランジスタと増幅器出力との間に結合された第１のカスコードトランジスタと
を備え、
前記第２の増幅回路が、
前記増幅器入力に結合された第２の利得トランジスタと、
前記第２の利得トランジスタと前記増幅器出力との間に結合された第２のカスコードトランジスタと
を備える、［Ｃ１］に記載の装置。
［Ｃ３］前記第１の増幅回路が、
前記増幅器入力に結合された第１の利得トランジスタと、
前記第１の利得トランジスタと第１の増幅器出力との間に結合された第１のカスコードトランジスタと、
前記第１の利得トランジスタと第２の増幅器出力との間に結合された第２のカスコードトランジスタと
を備え、
前記第２の増幅回路が、
前記増幅器入力に結合された第２の利得トランジスタと、
前記第２の利得トランジスタと前記第１の増幅器出力との間に結合された第３のカスコードトランジスタと、
前記第２の利得トランジスタと前記第２の増幅器出力との間に結合された第４のカスコードトランジスタと
を備える、［Ｃ１］に記載の装置。
［Ｃ４］前記第１の増幅回路が、
前記増幅器入力に結合された第１の利得トランジスタと、
第２の増幅器入力に結合された第２の利得トランジスタと、
前記第１の利得トランジスタと第１の増幅器出力との間に結合された第１のカスコードトランジスタと、
前記第２の利得トランジスタと第２の増幅器出力との間に結合された第２のカスコードトランジスタと
を備え、
前記第２の増幅回路が、
前記増幅器入力に結合された第３の利得トランジスタと、
前記第２の増幅器入力に結合された第４の利得トランジスタと、
前記第３の利得トランジスタと前記第１の増幅器出力との間に結合された第３のカスコードトランジスタと、
前記第４の利得トランジスタと前記第２の増幅器出力との間に結合された第４のカスコードトランジスタと
を備える、［Ｃ１］に記載の装置。
［Ｃ５］前記線形化回路が、
直列に前記増幅器入力と回路接地との間に結合された抵抗器およびスイッチ
を備える、［Ｃ１］に記載の装置。
［Ｃ６］前記線形化回路が、
前記抵抗器および前記スイッチと直列に前記増幅器入力と回路接地との間に結合されたキャパシタ
をさらに備える、［Ｃ５］に記載の装置。
［Ｃ７］前記線形化回路が、
バイアス電圧と前記キャパシタとの間に結合され、前記線形化回路が無効にされたときに前記キャパシタを前記バイアス電圧までプリチャージするように動作可能な第２のスイッチ
をさらに備える、［Ｃ６］に記載の装置。
［Ｃ８］前記第１のモードが高利得モードに対応し、前記第２のモードが低利得モードに対応し、前記第１および第２の増幅回路が前記高利得モードで第１の利得を与え、前記第１または第２の増幅回路が前記低利得モードで第２の利得を与え、前記第２の利得が前記第１の利得よりも低い、［Ｃ１］に記載の装置。
［Ｃ９］前記第１の利得トランジスタのゲートとソースとの間に結合された構成可能整合キャパシタ
をさらに備える、［Ｃ２］に記載の装置。
［Ｃ１０］前記構成可能整合キャパシタが、
前記第１および第２の増幅回路を備える増幅器の入力整合のためのキャパシタと、
前記キャパシタに結合され、前記第１の利得トランジスタの前記ゲートと前記ソースとの間の前記キャパシタを結合または分離するように動作可能なスイッチと
を備える、［Ｃ９］に記載の装置。
［Ｃ１１］前記キャパシタが、調整可能なキャパシタンスを有する、［Ｃ１０］に記載の装置。
［Ｃ１２］前記第１の利得トランジスタのゲートに結合された入力整合回路
をさらに備える、［Ｃ２］に記載の装置。
［Ｃ１３］前記入力整合回路が、
前記入力整合回路の入力と出力との間の結合されたインダクタ
を備える、［Ｃ１２］に記載の装置。
［Ｃ１４］前記第１の増幅回路が、前記第１および第２の増幅回路を備える増幅器の２／３に対応し、前記第２の増幅回路が前記増幅器の１／３に対応する、［Ｃ１］に記載の装置。
［Ｃ１５］前記第１および第２の増幅回路がそれぞれ、前記第１および第２の増幅回路を備える増幅器の１／２に対応する、［Ｃ１］に記載の装置。
［Ｃ１６］第１のモードで増幅器入力に結合された第１および第２の増幅回路を用いて入力無線周波数（ＲＦ）信号を増幅することと、
第２のモードで前記第１および第２の増幅回路のうちの１つを用いて前記入力ＲＦ信号を増幅することと、
前記第２のモードで前記増幅器入力に結合された線形化回路を有効にすることと、
前記第１のモードで前記線形化回路を無効にすることと
を備える、方法。
［Ｃ１７］前記第１のモードで前記第１の増幅回路の中の利得トランジスタのゲートとソースとの間にキャパシタを結合することと、
前記第２のモードで前記利得トランジスタの前記ゲートと前記ソースとの間の前記キャパシタを切断することと
をさらに備える、［Ｃ１６］に記載の方法。
［Ｃ１８］前記第１のモードで前記第１および第２の増幅回路を用いて、ならびに前記第２のモードで前記第１および第２の増幅回路のうちの前記１つを用いて第１および第２の出力ＲＦ信号を生成すること
をさらに備える、［Ｃ１６］に記載の方法。
［Ｃ１９］増幅器入力に結合された増幅するための第１の手段と、
前記増幅器入力に増幅するための前記第１の手段と並列に結合された増幅するための第２の手段と、
前記増幅器入力に結合された線形化するための手段と
を備え、
増幅するための前記第１および第２の手段が第１のモードで有効にされ、増幅するための前記第１および第２の手段のうちの１つが第２のモードで有効にされ、線形化するための前記手段が前記第２のモードで有効にされ、前記第１のモードで無効にされる、装置。
［Ｃ２０］増幅するための前記第１の手段に結合された容量性整合のための手段
をさらに備える、［Ｃ１９］に記載の装置。

Claims (20)

1. 増幅器入力に結合された第１の増幅回路と、
   前記増幅器入力に前記第１の増幅回路と並列に結合された第２の増幅回路と、
   増幅器入力に結合された線形化回路と
   を備え、
   前記第１および第２の増幅回路が第１のモードで有効にされ、前記第１および第２の増幅回路のうちの１つが第２のモードで有効にされ、前記線形化回路が前記第２のモードで有効にされ、前記第１のモードで無効にされる、装置。
2. 前記第１の増幅回路が、
   前記増幅器入力に結合された第１の利得トランジスタと、
   前記第１の利得トランジスタと増幅器出力との間に結合された第１のカスコードトランジスタと
   を備え、
   前記第２の増幅回路が、
   前記増幅器入力に結合された第２の利得トランジスタと、
   前記第２の利得トランジスタと前記増幅器出力との間に結合された第２のカスコードトランジスタと
   を備える、請求項１に記載の装置。
3. 前記第１の増幅回路が、
   前記増幅器入力に結合された第１の利得トランジスタと、
   前記第１の利得トランジスタと第１の増幅器出力との間に結合された第１のカスコードトランジスタと、
   前記第１の利得トランジスタと第２の増幅器出力との間に結合された第２のカスコードトランジスタと
   を備え、
   前記第２の増幅回路が、
   前記増幅器入力に結合された第２の利得トランジスタと、
   前記第２の利得トランジスタと前記第１の増幅器出力との間に結合された第３のカスコードトランジスタと、
   前記第２の利得トランジスタと前記第２の増幅器出力との間に結合された第４のカスコードトランジスタと
   を備える、請求項１に記載の装置。
4. 前記第１の増幅回路が、
   前記増幅器入力に結合された第１の利得トランジスタと、
   第２の増幅器入力に結合された第２の利得トランジスタと、
   前記第１の利得トランジスタと第１の増幅器出力との間に結合された第１のカスコードトランジスタと、
   前記第２の利得トランジスタと第２の増幅器出力との間に結合された第２のカスコードトランジスタと
   を備え、
   前記第２の増幅回路が、
   前記増幅器入力に結合された第３の利得トランジスタと、
   前記第２の増幅器入力に結合された第４の利得トランジスタと、
   前記第３の利得トランジスタと前記第１の増幅器出力との間に結合された第３のカスコードトランジスタと、
   前記第４の利得トランジスタと前記第２の増幅器出力との間に結合された第４のカスコードトランジスタと
   を備える、請求項１に記載の装置。
5. 前記線形化回路が、
   直列に前記増幅器入力と回路接地との間に結合された抵抗器およびスイッチ
   を備える、請求項１に記載の装置。
6. 前記線形化回路が、
   前記抵抗器および前記スイッチと直列に前記増幅器入力と回路接地との間に結合されたキャパシタ
   をさらに備える、請求項５に記載の装置。
7. 前記線形化回路が、
   バイアス電圧と前記キャパシタとの間に結合され、前記線形化回路が無効にされたときに前記キャパシタを前記バイアス電圧までプリチャージするように動作可能な第２のスイッチ
   をさらに備える、請求項６に記載の装置。
8. 前記第１のモードが高利得モードに対応し、前記第２のモードが低利得モードに対応し、前記第１および第２の増幅回路が前記高利得モードで第１の利得を与え、前記第１または第２の増幅回路が前記低利得モードで第２の利得を与え、前記第２の利得が前記第１の利得よりも低い、請求項１に記載の装置。
9. 前記第１の利得トランジスタのゲートとソースとの間に結合された構成可能整合キャパシタ
   をさらに備える、請求項２に記載の装置。
10. 前記構成可能整合キャパシタが、
    前記第１および第２の増幅回路を備える増幅器の入力整合のためのキャパシタと、
    前記キャパシタに結合され、前記第１の利得トランジスタの前記ゲートと前記ソースとの間の前記キャパシタを結合または分離するように動作可能なスイッチと
    を備える、請求項９に記載の装置。
11. 前記キャパシタが、調整可能なキャパシタンスを有する、請求項１０に記載の装置。
12. 前記第１の利得トランジスタのゲートに結合された入力整合回路
    をさらに備える、請求項２に記載の装置。
13. 前記入力整合回路が、
    前記入力整合回路の入力と出力との間の結合されたインダクタ
    を備える、請求項１２に記載の装置。
14. 前記第１の増幅回路が、前記第１および第２の増幅回路を備える増幅器の２／３に対応し、前記第２の増幅回路が前記増幅器の１／３に対応する、請求項１に記載の装置。
15. 前記第１および第２の増幅回路がそれぞれ、前記第１および第２の増幅回路を備える増幅器の１／２に対応する、請求項１に記載の装置。
16. 第１のモードで増幅器入力に結合された第１および第２の増幅回路を用いて入力無線周波数（ＲＦ）信号を増幅することと、
    第２のモードで前記第１および第２の増幅回路のうちの１つを用いて前記入力ＲＦ信号を増幅することと、
    前記第２のモードで前記増幅器入力に結合された線形化回路を有効にすることと、
    前記第１のモードで前記線形化回路を無効にすることと
    を備える、方法。
17. 前記第１のモードで前記第１の増幅回路の中の利得トランジスタのゲートとソースとの間にキャパシタを結合することと、
    前記第２のモードで前記利得トランジスタの前記ゲートと前記ソースとの間の前記キャパシタを切断することと
    をさらに備える、請求項１６に記載の方法。
18. 前記第１のモードで前記第１および第２の増幅回路を用いて、ならびに前記第２のモードで前記第１および第２の増幅回路のうちの前記１つを用いて第１および第２の出力ＲＦ信号を生成すること
    をさらに備える、請求項１６に記載の方法。
19. 増幅器入力に結合された増幅するための第１の手段と、
    前記増幅器入力に増幅するための前記第１の手段と並列に結合された増幅するための第２の手段と、
    前記増幅器入力に結合された線形化するための手段と
    を備え、
    増幅するための前記第１および第２の手段が第１のモードで有効にされ、増幅するための前記第１および第２の手段のうちの１つが第２のモードで有効にされ、線形化するための前記手段が前記第２のモードで有効にされ、前記第１のモードで無効にされる、装置。
20. 増幅するための前記第１の手段に結合された容量性整合のための手段
    をさらに備える、請求項１９に記載の装置。

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