KR101634663B1 - 개선된 선형성을 갖는 분할된 증폭기들 - Google Patents

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Abstract

구성 가능한 이득 및 선형화 회로를 갖는 분할된 증폭기가 예시된다. 예시적인 설계에서, 장치는 증폭기의 부분일 수 있는 제 1 및 제 2 증폭기 회로들 및 선형화 회로를 포함한다. 제 1 및 제 2 증폭기 회로들은 병렬로 그리고 증폭기 입력에 커플링된다. 선형화 회로는 또한 증폭기 입력에 커플링된다. 제 1 및 제 2 증폭기 회로들은 고-이득 모드에서 인에이블된다. 제 1 및 제 2 증폭기 회로들 중 하나는 저-이득 모드에서 인에이블된다. 선형화 회로는 제 2 모드에서 인에이블되고 제 1 모드에서 디스에이블된다. 증폭기는 다수의 섹션들로 분할된다. 각각의 섹션은 증폭기 회로를 포함하고, 증폭기의 단편이다. 높은 선형성은 저-이득 모드에서 하나의 증폭기 회로 및 선형화 회로를 이용하여 획득될 수 있다.

Description

개선된 선형성을 갖는 분할된 증폭기들{SPLIT AMPLIFIERS WITH IMPROVED LINEARITY}
[0001] 본 개시는 일반적으로 전자기기에 관한 것으로서, 보다 구체적으로 증폭기들에 관한 것이다.
[0002] 무선 통신 시스템에서 무선 디바이스(예를 들어, 셀룰러 전화 또는 스마트폰)는 양방향 통신을 위해 데이터를 전송 및 수신할 수 있다. 무선 디바이스는 데이터 전송을 위한 전송기 및 데이터 수신을 위한 수신기를 포함할 수 있다. 데이터 전송을 위해, 전송기는 변조된 신호를 획득하기 위해 데이터로 로컬 발진기(LO) 신호를 변조하고, 적절한 전송 전력 레벨을 갖는 출력 라디오 주파수(RF) 신호를 획득하기 위해 변조된 RF 신호를 증폭하고, 안테나를 통해 기지국에 출력 RF 신호를 전송할 수 있다. 데이터 수신을 위해, 수신기는 안테나를 통해 수신된 RF 신호를 획득하고, 기지국에 의해 송신된 데이터를 복구하기 위해 수신된 RF 신호를 증폭 및 프로세싱할 수 있다.
[0003] 무선 디바이스는 상이한 목적들을 위해 상이한 타입들의 증폭기를 포함할 수 있다. 예를 들어, 무선 디바이스는 수신기 내의 LNA(low noise amplifier), 전송기 내의 PA(power amplifier), 및 수신기 및/또는 전송기 내의 VGA(variable gain amplifier)를 포함할 수 있다. 증폭기는 이득, 선형성 등에 관련된 다양한 요건들을 충족할 필요가 있을 수 있다. 구성 가능한 이득 및 높은 선형성을 갖는 증폭기가 몹시 바람직하다.
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[0004] 도 1은 무선 시스템들과 통신하는 무선 디바이스를 도시한다.
[0005] 도 2는 도 1의 무선 디바이스의 블록도를 도시한다.
[0006] 도 3은 구성 가능한 이득을 갖는 LNA의 개략도를 도시한다.
[0007] 도 4a, 도 4b, 및 도 4c는 구성 가능한 이득 및 선형화 회로를 갖는 분할된 LNA의 3개의 예시적인 설계들의 개략도들을 도시한다.
[0008] 도 5a 및 도 5b는 분할된 SIMO(single-input multiple-output) LNA의 2개의 예시적인 설계들의 개략도들을 도시한다.
[0009] 도 6은 분할된 MIMO(multiple-input multiple-output) LNA의 예시적인 설계의 개략도를 도시한다.
[0010] 도 7은 도 4b의 분할된 LNA의 성능의 플롯들을 도시한다.
[0011] 도 8은 신호 증폭을 수행하기 위한 프로세스를 도시한다.
[0012] 아래에 제시되는 상세한 설명은 본 개시의 예시적인 설계들의 설명으로서 의도되며 본 개시가 실시될 수 있는 유일한 설계들만을 표현하도록 의도되는 것은 아니다. "예시적인" 이란 용어는 "예, 인스턴스 또는 예시로서 작용하는 것"을 의미하도록 본 명세서에서 이용된다. "예시적인" 것으로서 본 명세서에서 설명되는 임의의 설계는 반드시 다른 설계들보다 선호되거나 유리한 것으로서 해석될 필요는 없다. 상세한 설명은 본 개시의 예시적인 설계들의 완전한 이해를 제공하기 위한 목적으로 특정한 세부사항들을 포함한다. 본 명세서에서 설명되는 예시적인 설계들은 이들 특정한 세부사항들 없이 실시될 수 있다는 것이 당업자들에게 자명할 것이다. 몇몇 인스턴스들에서, 잘 알려진 구조들 및 디바이스들은 본 명세서에서 제시되는 예시적인 설계들의 신규성을 모호하게 하지 않도록 블록도 형태로 도시된다.
[0013] 구성 가능한 이득 및 선형화 회로를 갖는 분할된 증폭기들이 여기서 개시된다. 분할된 증폭기는 다수의 증폭기 회로들 및 선형화 회로를 포함하는 증폭기이다. 하나 또는 그 초과의 증폭기 회로들은 분할된 증폭기에 대한 원하는 이득을 획득하도록 인에이블될 수 있다. 선형화 회로는 분할된 증폭기에 대한 원하는 선형성을 획득하도록 인에이블 또는 디스에이블될 수 있다. 분할된 증폭기는 다수의 증폭기 회로들로 분할되는 것으로서 고려될 수 있다. 분할된 증폭기는 무선 통신 디바이스들과 같은 다양한 전자 디바이스들에 대해 이용될 수 있다.
[0014] 도 1은 무선 통신 시스템들(120 및 122)과 통신하는 무선 디바이스(110)를 도시한다. 각각의 무선 시스템은 각각 LTE(Long Term Evolution) 시스템, CDMA(Code Division Multiple Access) 시스템, GSM(Global System for Mobile Communications) 시스템, WLAN(wireless local area network) 시스템, 또는 몇몇 다른 무선 시스템일 수 있다. CDMA 시스템은 WCDMA(Wideband CDMA), CDMA 1X, TD-SCDMA(Time Division Synchronous CDMA), 또는 몇몇 다른 버전의 CDMA를 구현할 수 있다. 단순함을 위해, 도 1은 2개의 기지국들(130 및 132) 및 하나의 시스템 제어기(140)를 포함하는 무선 시스템(120) 및 하나의 기지국(134)을 포함하는 무선 시스템(122)을 도시한다. 일반적으로, 각각의 무선 시스템은 임의의 수의 기지국들 및 임의의 세트의 네트워크 엔티티들을 포함할 수 있다. 기지국은 노드B, 이볼브드 노드B(eNB), 액세스 포인트 등으로서 또한 지칭될 수 있다.
[0015] 무선 디바이스(110)는 사용자 장비(UE), 모바일 스테이션, 단말, 액세스 단말, 가입자 유닛, 스테이션 등으로서 또한 지칭될 수 있다. 무선 디바이스(110)는 셀룰러 전화, 스마트폰, 태블릿, 무선 모뎀, 개인용 디지털 보조기기(PDA), 핸드헬드 디바이스, 랩톱 컴퓨터, 스마트북, 넷북, 코드리스 전화, 무선 로컬 루프(WLL) 스테이션, 블루투스 디바이스 등일 수 있다. 무선 디바이스(110)는 무선 시스템(120 및/또는 122)과 통신할 수 있다. 무선 디바이스(110)는 브로드캐스트 스테이션들로부터 신호들, 하나 또는 그 초과의 GNSS(global navigation satellite systems)에서 위성들(예를 들어, 위성(150))로부터 신호들 등을 또한 수신할 수 있을 수 있다. 무선 디바이스(110)는 LTE, WCDMA, CDMA 1X, TD-SCDMA, GSM, 802.11 등과 같은 무선 통신을 위한 하나 또는 그 초과의 라디오 기술들을 지원할 수 있다.
[0016] 도 2는 도 1의 무선 디바이스(110)의 예시적인 설계의 블록도를 도시한다. 예시적인 설계에서, 무선 디바이스(110)는 주 안테나(210)에 커플링되는 트랜시버(220), 보조 안테나(212)에 커플링되는 트랜시버들(222) 및 데이터 프로세서/제어기(280)를 포함한다. 트랜시버(220)는 안테나 인터페이스 회로(224), 다수(K)의 LNA들(230a-230k), 수신 회로들(240), 전송 회로들(250) 및 다수(K)의 전력 증폭기들(PA들)(260a-260k)을 포함한다. 트랜시버(222)는 안테나 인터페이스 회로(226), 다수(M)의 LNA들(232a-232m), 수신 회로들(242), 전송 회로들(252) 및 다수(M)의 PA들(262a-262m)을 포함한다. 트랜시버들(220 및 222)은 다수의 주파수 대역들, 캐리어 어그리게이션, 다수의 라디오 기술들, 다수의 무선 시스템들, 수신 다이버시티, 전송 다이버시티, 다수의 전송 안테나들로부터 다수의 수신 안테나들로의 MIMO 전송 등, 또는 이들의 임의의 결합을 지원할 수 있다.
[0017] 데이터 수신을 위해, 안테나(210)는 기지국들 및/또는 다른 전송기 스테이션들로부터의 신호들을 수신하고 안테나 인터페이스 회로(224)에 수신된 RF 신호를 제공한다. 안테나 인터페이스 회로(224)는 하나 또는 그 초과의 입력 RF 신호들을 하나 또는 그 초과의 선택된 LNA들(230)에 제공한다. 안테나 인터페이스 회로(224)는 스위치들, 듀플렉서들, 다이플렉서들, 전송 필터들, 수신 필터들, 매칭 회로들, 지향성 커플러들 등을 포함할 수 있다. 각각의 선택된 LNA(230)는 그의 입력 RF 신호를 증폭하고 하나 또는 그 초과의 증폭된 RF 신호들을 수신 회로들(240)에 제공한다. 수신 회로들(240)은 RF로부터 기저대역으로 증폭된 RF 신호를 각각 하향변환하고, 하향변환된 신호를 필터링 및 증폭하고, 입력 기저대역 신호들을 데이터 프로세서(280)에 제공한다. 수신 회로들(240)은 믹서들, 필터들, 증폭기들, 매칭 회로들, 발진기들, LO 생성기들, 위상 동기 루프들(PLL들) 등을 포함할 수 있다.
[0018] 데이터 전송을 위해, 데이터 프로세서(280)는 전송될 데이터를 프로세싱(예를 들어, 인코딩 및 변조)하고 하나 또는 그 초과의 출력 기저대역 신호들을 전송 회로들(250)에 제공한다. 전송 회로들(250)은 각각의 출력 기저대역 신호를 증폭, 필터링하여 기저대역으로부터 RF로 상향변환하고 결과적인 변조된 신호를 선택된 PA(260)에 제공한다. 전송 회로들(250)은 증폭기들, 필터들, 믹서들, 매칭 회로들, 발진기들, LO 생성기들, PLL들 등을 포함할 수 있다. 각각의 선택된 PA(260)는 그의 변조된 신호를 증폭하고 적절한 전송 전력 레벨을 갖는 출력 RF 신호를 제공한다. 각각의 선택된 PA(260)로부터의 출력 RF 신호는 안테나 인터페이스 회로(224)를 통해 라우팅되고 안테나(210)를 통해 전송된다.
[0019] 트랜시버(222) 내의 LNA들(232), 수신 회로들(242), 전송 회로들(252), 및 PA들(262)은 트랜시버(220) 내의 LNA들(230), 수신 회로들(240), 전송 회로들(250) 및 PA들(260)과 유사한 방식으로 동작할 수 있다. 트랜시버들(220 및 222)은 또한 도 2에서 도시되지 않은 다른 회로들을 포함할 수 있다. 트랜시버들(220 및 222) 중 일부 또는 모두 다는 하나 또는 그 초과의 아날로그 집적 회로들(IC들), RF IC들(RFIC들), 믹싱된-신호 IC들 등 상에서 구현될 수 있다. 예를 들어, LNA들(230) 및 수신 회로들(240)은 RFIC 등일 수 있는 하나의 모듈들 상에서 구현될 수 있다. 트랜시버들(220 및 222)의 회로들은 다른 방식들로 또한 구현될 수 있다.
[0020] 데이터 프로세서/제어기(280)는 무선 디바이스(110)에 대한 다양한 기능들을 수행할 수 있다. 예를 들어, 데이터 프로세서(280)는 수신기 회로들(240 및 242)을 통해 수신되는 데이터 및 전송 회로들(250 및 252)을 통해 전송되는 데이터에 대한 프로세싱을 수행할 수 있다. 제어기(280)는 트랜시버들(220 및 222) 내의 다양한 회로들의 동작을 제어할 수 있다. 메모리(282)는 데이터 프로세서/제어기(280)에 대한 프로그램 코드들 및 데이터를 저장할 수 있다. 데이터 프로세서/제어기(280)는 하나 또는 그 초과의 주문형 집적 회로들(ASIC들) 및/또는 다른 IC들 상에 구현될 수 있다.
[0021] 도 2는 2개의 안테나들(210 및 212)에 커플링되는 2개의 트랜시버들(220 및 222)을 갖는 무선 디바이스(110)의 예시적인 설계를 도시한다. 일반적으로, 무선 디바이스는 임의의 수의 안테나들에 대한 임의의 수의 트랜시버들을 포함할 수 있다. 각각의 트랜시버는 임의의 수의 주파수 대역들, 임의의 수의 무선 시스템들, 임의의 수의 라디오 기술들 등을 지원하기 위해 임의의 수의 LNA들 및 임의의 수의 PA들을 포함할 수 있다.
[0022] 도 2의 LNA들(230 및 232)은 광범위한 신호 조건들을 핸들링하기 위해 구성 가능한 이득을 가질 수 있다. 구성 가능한 이득을 갖는 LNA는 다양한 타입들의 트랜지스터로 그리고 다양한 방식으로 구현될 수 있다. NMOS(N-channel metal oxide semiconductor) 트랜지스터들로 구현되는 다중-출력 LNA들의 몇몇 예시적인 회로 설계들이 아래에서 설명된다.
[0023] 도 3은 구성 가능한 이득을 갖는 LNA(300)의 예시적인 설계의 개략도를 도시한다. LNA(300)는 소스 디제너레이션 인덕터(332), 이득 트랜지스터(334), 및 캐스코드 트랜지스터(336)를 포함한다. 입력 매칭 회로(310)는 입력 RF 신호(RFin)를 수신하는 하나의 단부 및 이득 트랜지스터(334)의 게이트에 커플링되는 다른 단부를 갖는다. 이득 트랜지스터(334)는 인덕터(332)의 한 단부에 커플링되는 그의 소스 및 캐스코드 트랜지스터(336)의 소스에 커플링되는 그의 드레인을 갖는다. 인덕터(332)의 다른 단부는 회로 접지에 커플링된다. 캐스코드 트랜지스터(336)는 제어 신호(Vcasc)를 수신하는 그의 게이트 및 로드 회로(380)에 커플링되는 그의 드레인을 갖는다. 이득 트랜지스터(334) 및 캐스코드 트랜지스터(336)는 도 3에서 도시된 바와 같은 NMOS 트랜지스터들, 또는 다른 타입들의 트랜지스터들로 구현될 수 있다. 레지스터(314)는 이득 트랜지스터(334)의 게이트에 커플링되는 한 단부 및 이득 트랜지스터(334)에 대한 바이어스 전압(Vbias)을 수신하는 다른 단부를 갖는다.
[0024] LNA(300) 내에서, 이득 트랜지스터(334)는 RFin 신호를 증폭하고 증폭된 신호를 제공한다. 캐스코드 트랜지스터(336)는 증폭된 신호를 버퍼링하고 출력 RF 신호(RFout)를 로드 회로(380)에 제공한다. 소스 디제너레이션 인덕터(332)는 몇 개의 기능들을 수행한다. 첫째로, 인덕터(332)는 LNA(300)가 양호한 동적 범위(예를 들어, 저 노이즈 지수)를 획득하고 저 전력 소비로 수신기에 대한 높은 감도를 달성하는 것을 가능케 한다. 둘째로, 인덕터(332)는 LNA(300)의 입력 매칭을 돕는다.
[0025] 이득 트랜지스터(334)는 레지스터(314)를 통해 이득 트랜지스터(334)의 게이트에 인가되는 Vbias 전압에 의해 결정될 수 있는 Ibias의 바이어스 전류로 바이어싱될 수 있다. 바이어스 전류는 LNA(300)에 대한 원하는 이득, 선형성 및 동적 범위를 획득하도록 선택될 수 있다. 바이어스 전압은, 원하는 양의 바이어스 전류가 이득 트랜지스터(334)를 통해 흐르도록 조정될 수 있다. 더 높은 이득은 더 높은 바이어스 전류를 갖는 LNA(300)에 대해 획득될 수 있고, 그 반대도 가능하다.
[0026] LNA(300)에 제공된 입력 RF 신호는 하나 또는 그 초과의 원하는 신호들은 물론 간섭 신호들을 포함할 수 있다. 원하는 신호는 무선 디바이스에 의해 수신되는 전송된 신호이다. 간섭 신호는 무선 디바이스에 의해 수신되지 않는 전송된 신호이다. 입력 RF 신호는 원하는 신호에 대해 주파수 면에서 근접하게 로케이팅되고 원하는 신호의 것보다 훨씬 더 큰 진폭을 갖는 간섭 신호인 잼머(jammer)를 포함할 수 있다. LNA(300)의 비-선형성은 잼머가 IMD(intermodulation distortion)를 야기하게 할 수 있다. IMD는 원하는 신호와 주파수 면에서 오버랩하고, 원하는 신호의 수신에 불리하게 영향을 줄 수 있는 부가적인 노이즈로서 작동할 수 있다.
[0027] 소스 디제너레이션 인덕터(332)의 인덕턴스 및 바이어스 전류의 양은 LNA(300)에 대한 원하는 이득, 동적 범위 및 선형성을 획득하도록 선택될 수 있다. LNA(300)의 선형성은 IP3(third-order intercept point)에 의해 수치화될 수 있다. 강한 잼머가 존재할 때, LNA(300) 및/또는 수신기는 신호 대 잡음 비(SNR)를 저하시킬 수 있는 포화상태(saturate)일 수 있다. LNA(300)는 SNR 저하를 완화하기 위해 잼머가 존재할 때 더 높은 선형성을 가져야 한다.
[0028] LNA(300)는 상이한 신호 조건들을 핸들링하기 위해 구성 가능한 이득을 가질 수 있다. LNA(300)는 (i) 잼머가 입력 RF 신호에 존재하지 않을 때 고-이득 모드, 또는 (ii) 잼머가 입력 RF 신호에 존재할 때 저-이득 모드에서 동작할 수 있다. 예를 들어, LNA(300)는 고-이득 모드 보단, 저-이득 모드에서 더 낮은 6 내지 9 dB(decibel)의 이득을 가질 수 있다. 저-이득 모드에서 LNA(300)의 더 낮은 이득은 잼머의 존재 시에 수신기가 선형성 요건들을 충족하게 할 수 있다.
[0029] 일반적으로, LNA 또는 수신기는 강한 잼머가 존재할 때 포화상태에 있을 수 있으며, 이는 SNR을 저하시킬 수 있다. 포화를 방지하기 위한 하나의 방법은 바이어스 전류를 감소시킴으로써 LNA의 이득을 감소시키는 것이다. 그러나 바이어스 전류가 너무 많이 감소되는 경우, 소스 디제너레이션 인덕터에 의한 입력 매칭은 불리하게 영향을 받을 수 있다. 그러므로 바이어스 전류는 입력 매칭 제약에 의해 제한되는 양만큼 감소될 수 있다. 바이어스 전류를 특정한 최소량으로 제한하는 것은 LNA에 대한 제한된 동적 범위를 발생시킬 것이다. LNA는 이어서 SNR을 과도하게 저하시킴 없이 특정한 레벨을 초과하는 강한 잼머들을 핸들링할 수 없을 수 있다.
[0030] 본 개시의 일 양상에서, 다수의 증폭기 회로 및 선형화 회로를 포함하는 분할된 증폭기는 상이한 신호 조건들에 대한 양호한 성능을 획득하는데 이용될 수 있다. 하나 또는 그 초과의 증폭기 회로들은 원하는 이득을 획득하도록 인에이블될 수 있다. 선형화 회로는 원하는 선형성을 획득하도록 인에이블 또는 디스에이블될 수 있다. 분할된 증폭기는 양호한 동적 범위, 높은 선형성 및 다른 바람직한 특성들을 가질 수 있다. 분할된 증폭기의 구성 가능한 이득은 수신기가 포화되는 것을 방지할 수 있다. 분할된 증폭기의 선형성은 수신기가 높은 SNR을 획득하도록 허용할 수 있다.
[0031] 도 4a는 구성 가능한 이득을 갖는 분할된 LNA(400) 및 선형화 회로의 예시적인 설계의 개략도를 도시한다. LNA(400)는 도 2의 LNA들(230 및 232) 중 임의의 것에 대해 이용될 수 있다. LNA(400)는 2개의 증폭기 회로들(430 및 440), 소스 디제너레이션 인덕터(432) 및 선형화 회로(420)를 포함한다.
[0032] 도 4a에서 도시된 예시적인 설계에서, 증폭기 회로(430)는 이득 트랜지스터(434) 및 캐스코드 트랜지스터(436)를 포함한다. 증폭기 회로(440)는 이득 트랜지스터(444) 및 캐스코드 트랜지스터(446)를 포함한다. 이득 트랜지스터(434)는 인덕터(432)의 한 단부에 커플링되는 그의 소스, 노드(X)에 커플링되는 그의 게이트 및 캐스코드 트랜지스터(436)의 소스에 커플링되는 그의 드레인을 갖는다. 인덕터(432)의 다른 단부는 회로 접지에 커플링된다. 캐스코드 트랜지스터(436)는 제 1 제어 신호(Vcasc1)를 수신하는 그의 게이트 및 로드 회로(480)에 커플링되는 그의 드레인을 갖는다. 이득 트랜지스터(444)는 이득 트랜지스터(434)의 소스에 커플링되는 그의 소스, 이득 트랜지스터(434)의 게이트에 커플링되는 그의 게이트 및 캐스코드 트랜지스터(446)의 소스에 커플링되는 그의 드레인을 갖는다. 캐스코드 트랜지스터(446)는 제 2 제어 신호(Vcasc2)를 수신하는 그의 게이트 및 로드 회로(480)에 커플링되는 그의 드레인을 갖는다. 이득 트랜지스터들(434 및 444) 및 캐스코드 트랜지스터들(436 및 446)은 도 4a에서 도시된 바와 같이 NMOS 트랜지스터들로, 또는 다른 타입들의 트랜지스터들로 구현될 수 있다.
[0033] 입력 매칭 회로(410)는 입력 RF 신호(RFin)를 수신하는 한 단부 및 노드(X)에서 이득 트랜지스터들(434 및 444)의 게이트들에 커플링되는 다른 단부를 갖는다. 레지스터(414)는 노드(X)에 커플링되는 한 단부 및 이득 트랜지스터들(434 및 444)에 대한 바이어스 전압(Vbias)을 수신하는 다른 단부를 갖는다. 입력 매칭 회로(410) 및 레지스터(414)는 LNA(400)의 부분으로서 또는 LNA(400) 외부에 있는 것으로서 고려될 수 있다.
[0034] 선형화 회로(420)는 이득 트랜지스터들(434 및 444)의 게이트들과 회로 접지 간에 커플링된다. 선형화 회로(420)는 이득 제어 신호(Gain Mode)를 수신하고 이득 제어 신호에 기초하여 인에이블 또는 디스에이블된다.
[0035] 도 4a에서 도시된 예시적인 설계에서, 로드 회로(480)는 주 코일(484) 및 보조 코일(486)을 포함하는 변압기(482)를 포함한다. 주 코일(484)은 캐스코드 트랜지스터(436)의 드레인과 전력 공급 전압(VDD) 사이에 커플링된다. 보조 코일(486)은 하향변환기(도 4a에서 도시되지 않음)에 차동 출력 RF 신호를 제공한다.
[0036] 도 4a에서 도시된 예시적인 설계에서, LNA(400)는 병렬로 커플링되는 2개의 LNA 섹션들로 분할된다. 제 1 LNA 섹션은 증폭기 회로(430)를 포함하고, 제 2 LNA 섹션은 증폭기 회로(440)를 포함한다. 하나 또는 그 초과의 LNA 섹션들은 원하는 이득 및 선형성에 의존하여 인에이블될 수 있다.
[0037] LNA(400)는 2개의 LNA 섹션들에 대한 비(ratio)들의 임의의 결합에 기초하여 분할될 수 있다. 제 1 예시적인 설계에서, 제 1 LNA 섹션은 LNA(400)의 2/3에 대응할 수 있고, 제 2 LNA 섹션은 LNA(400)의 1/3에 대응할 수 있다. 이 예시적인 설계에서, LNA(400)는 W/L 종횡비를 가질 수 있고, 제 1 LNA 섹션의 이득 트랜지스터(434)는 (2/3)*(W/L)의 크기를 가질 수 있고, 제 2 LNA 섹션의 이득 트랜지스터(444)는 (1/3)*(W/L)의 크기를 가질 수 있으며, 여기서 W는 트랜지스터의 폭을 나타내고 L은 길이를 나타낸다. 제 2 예시적인 설계에서, 각각의 LNA 섹션은 LNA(400)의 1/2에 대응할 수 있다. 이 예시적인 설계에서, 이득 트랜지스터들(434 및 444)은 (1/2)*(W/L)의 크기를 각각 가질 수 있다. LNA(400)는 또한 2개의 LNA 섹션들에 대한 비들의 몇몇 다른 결합에 기초하여 분할될 수 있다. 제 1 LNA 섹션만이 또는 제 2 LNA 섹션만이 저-이득 모드에서 인에이블될 수 있다.
[0038] LNA(400)는 고-이득 모드 및 저-이득 모드를 포함할 수 있는 다중 이득 모드들을 지원할 수 있다. LNA(400)는 잼머가 입력 RF 신호에 존재하지 않을 때 고-이득 모드에서 동작하고 높은 이득을 제공할 수 있다. LNA(400)는 잼머가 입력 RF 신호에 존재할 때 저-이득 모드에서 동작하고 낮은 이득을 제공할 수 있다. LNA(400)는 고-이득 모드보다 저-이득 모드에서 더 낮은 이득을 가질 수 있으며, 이는 잼머의 존재 시에 수신기가 선형성 요건들을 충족하게 할 수 있다. 각각의 이득 모드는 LNA(400)의 이득 값들의 범위 또는 특정한 이득 값과 연관될 수 있다.
[0039] 고-이득 모드에서, 증폭기 회로들(430 및 440) 둘 다는 캐스코드 트랜지스터(436 및 446)의 게이트들에 적절한 제어 전압들을 인가함으로써 인에이블될 수 있다. 이득 트랜지스터들(434 및 444)은 고-이득 모드에서 LNA(400)에 대한 원하는 이득, 선형성, 동적 범위 및 노이즈 지수를 획득하도록 충분한 양의 바이어스 전류로 각각 바이어싱될 수 있다. 이득 트랜지스터들(434 및 444)은 RFin 신호를 증폭하고, 각각 캐스코드 트랜지스터들(436 및 446)에 의해 버퍼링되는 증폭된 신호를 제공할 수 있다. 캐스코드 트랜지스터들(436 및 446)의 드레인들에서 버퍼링된 신호들은 RFout 신호를 획득하도록 합산된다.
[0040] 고-이득 모드에서, 선형화 회로(420)는 디스에이블되고 이득 트랜지스터들(434 및 444)의 게이트들로부터 연결해제될 수 있다. 입력 매칭 회로(410)는 고-이득 모드에서 LNA(400)에 대한 입력 매칭을 제공할 수 있다.
[0041] 저-이득 모드에서, 단지 하나의 증폭기 회로(430 또는 440)만이 하나의 캐스코드 트랜지스터(436 또는 446)의 게이트에서 적절한 제어 전압을 인가함으로써 인에이블될 수 있고, 다른 증폭기 회로는 다른 캐스코드 트랜지스터의 게이트에서 낮은 전압(예를 들어, 0 볼트(V))을 인가함으로써 디스에이블될 수 있다. 증폭기 회로는 이득 트랜지스터의 게이트에서 적절한 제어 전압(예를 들어, 0V)을 인가함으로써 또한 디스에이블될 수 있다. 명확성을 위해, 아래의 설명은 저-이득 모드에서 증폭기 회로(430)가 인에이블되고, 증폭기 회로(440)가 디스에이블된다고 가정한다. 이득 트랜지스터(434)는 저-이득 모드에서 LNA(400)에 대한 원하는 이득, 선형성, 동적 범위 및 노이즈 지수를 획득하기에 충분한 양의 바이어스 전류로 바이어싱될 수 있다. 이득 트랜지스터(434)는 RFin 신호를 증폭하고 증폭된 신호를 제공한다. 캐스코드 트랜지스터(436)는 증폭된 신호를 버퍼링하고 RFout 신호를 제공한다. 이득 트랜지스터(434)는 LNA(400)의 이득을 감소시키기 위해 저-이득 모드에서 적은 바이어스 전류로 바이어싱될 수 있다.
[0042] 저-이득 모드에서, 선형화 회로(420)는 인에이블되고 이득 트랜지스터들(434 및 444)의 게이트들에 연결될 수 있다. 선형화 회로(420)는 이득 트랜지스터(434)의 게이트에서 전압 스윙을 감소시킬 수 있으며, 이는 그 후 LNA(400)의 선형성(예를 들어, IP3)을 개선할 수 있다.
[0043] 도 4a는 2개의 LNA 섹션들에 대해 2개의 증폭기 회로들(430 및 440)을 갖는 분할된 LNA(400)의 예시적인 설계를 도시한다. 일반적으로, 분할된 LNA는 임의의 수의 LNA 섹션들에 대해 임의의 수의 증폭기 회로들을 포함할 수 있다. 분할된 LNA는 LNA 섹션들에 대한 비들의 임의의 결합에 기초하여 분할될 수 있다. 예를 들어, 분할된 LNA는 N개의 LNA 섹션들에 대해 N개의 증폭기 회로들을 포함할 수 있고, 다음과 같이 분할될 수 있다:
Figure 112015098301494-pct00001
여기서 Fn은 n-번째 LNA 섹션에 대한 분할된 LNA의 단편 부분(fractional portion)이고, N은 1보다 큰 정수값이다.
[0044] 분할된 LNA는 W/L 종횡비를 가질 수 있다. n-번째 LNA 섹션의 이득 트랜지스터는 Fn*(W/L)의 크기를 가질 수 있다.
[0045] 분할된 LNA는 임의의 수의 이득 모드들을 지원할 수 있다. 각각의 이득 모드는 인에이블되는 증폭기 회로들의 상이한 세트와 연관될 수 있다. 각각의 인에이블된 증폭기 회로는 고정된 바이어스 전류 또는 가변 바이어스 전류를 가질 수 있다. 각각의 이득 모드는 인에이블된 증폭기 회로(들) 및 각각의 인에이블된 증폭기 회로의 바이어스 전류에 의존할 수 있는, 특정한 이득 값 또는 이득 값들의 특정한 범위와 연관될 수 있다.
[0046] 도 4a는 구성 가능한 이득을 갖는 분할된 LNA(400) 및 선형화 회로의 예시적인 설계를 도시한다. LNA(400)는 또한 다른 방식들로 구현될 수 있다. 다른 예시적인 설계에서, LNA는 (i) 적어도 하나의 소스 디제너레이션 인덕터에 커플링되는 적어도 하나의 이득 트랜지스터 및 (ii) 회로 접지에 직접 커플링되는 적어도 하나의 부가적인 이득 트랜지스터를 포함할 수 있다. 이득 트랜지스터(들) 또는 부가적인 이득 트랜지스터(들)는 예를 들어, 신호 조건들에 의존하여 선택될 수 있다. 다른 예시적인 설계에서, LNA는 LNA의 출력과 입력 사이에 커플링되는 피드백 회로를 포함할 수 있다. 피드백 회로는 레지스터, 커패시터, 트랜지스터, 몇몇 다른 회로 컴포넌트 또는 이들의 결합을 포함할 수 있다. 피드백 회로는 입력 매칭을 원조할 수 있고, LNA의 선형성을 또한 개선할 수 있다.
[0047] 다른 예시적인 설계에서, LNA는 캐스코드 트랜지스터 대신 캐스코드 회로를 포함할 수 있다. 캐스코드 회로는 (i) 이득 트랜지스터의 드레인과 중간 노드 간에 커플링되는 제 1 캐스코드 트랜지스터, (ii) 중간 노드와 LNA의 출력 간에 커플링되는 제 2 캐스코드 트랜지스터 및 (iii) 중간 노드와 회로 접지 간에 커플링되는 션트 트랜지스터를 포함할 수 있다. 캐스코드 회로가 인에이블될 때, 제 1 및 제 2 캐스코드 트랜지스터들은 LNA 출력에서 출력 RF 신호를 제공하도록 턴 온될 수 있고, 션트 트랜지스터는 턴 오프될 수 있다. 캐스코드 회로가 디스에이블될 때, 제 1 및 제 2 캐스코드 트랜지스터들은 LNA 출력에서 어떠한 출력 RF 신호를 제공하지 않도록 턴 오프될 수 있고, 션트 트랜지스터는 회로 접지로 중간 노드를 풀링하고 LNA 출력과 이득 트랜지스터 간에 더 양호한 격리를 제공하도록 턴 온될 수 있다. 더 양호한 격리는, 동일한 로드 회로가 예를 들어, 상이한 LNA들에서 다수의 이득 트랜지스터들에 의해 공유될 때 바람직할 수 있다.
[0048] 예시적인 설계에서, 소스 디제너레이션 인덕터(432)는 고정된 인덕턴스를 가질 수 있다. 다른 예시적인 설계에서, 인덕터(432)는 가변 또는 프로그래밍 가능 인덕턴스를 갖는 구성 가능한 인덕터일 수 있다. 예를 들어, 인덕터(432)는 직렬로 커플링되는 다수의 인덕터들 및/또는 병렬로 커플링되는 다수의 인덕터들로 구현될 수 있다. 상이한 인덕턴스 값들은 (i) 하나 또는 그 초과의 스위치들을 통해 하나 또는 그 초과의 직렬-커플링된 인덕터들을 쇼트(short)시킴으로써 및/또는 (ii) 하나 또는 그 초과의 스위치들을 통해 하나 또는 그 초과의 병렬-커플링된 인덕터들을 연결해제함으로써 획득될 수 있다.
[0049] 로드 회로(480)는 다른 방식들로 또한 구현될 수 있다. 다른 예시적인 설계에서, 로드 회로는 인덕터 및 가능하게는, 캐스코드 트랜지스터(436)의 드레인과 VDD 서플라이 사이에 커플링되는 커패시터를 포함할 수 있다. 또 다른 예시적인 설계에서, 로드 회로는 VDD 서플라이에 커플링되는 그의 소스 및 캐스코드 트랜지스터(436)의 드레인에 커플링되는 그의 드레인을 갖는 PMOS(P-channel metal oxide semiconductor) 트랜지스터를 포함할 수 있다. PMOS 트랜지스터는 캐스코드 트랜지스터(436)에 대한 활성 로드를 제공할 수 있다.
[0050] 도 4a에서 도시된 예시적인 설계에서, 선형화 회로(420)는 이득 트랜지스터들(434 및 444)의 게이트들과 회로 접지 간에 커플링된다. 선형화 회로는 또한 LNA의 다른 노드들에 커플링될 수 있다. 예를 들어, 선형화 회로는 이득 트랜지스터의 소스 또는 드레인과 회로 접지 간에, 또는 이득 트랜지스터의 게이트와 소스 간에 또는 LNA의 몇몇 다른 노드들에 커플링될 수 있다. 선형화 회로(420)는 다양한 방식들로 구현될 수 있다. 선형화 회로(420)의 몇몇 예시적인 설계들이 아래에서 설명된다.
[0051] 도 4b는 도 2의 LNA들(230 및 232) 중 임의의 것에 대해 또한 이용될 수 있는 분할된 LNA(402)의 예시적인 설계의 개략도를 도시한다. LNA(402)는 도 4a의 LNA(400)의 모든 회로 컴포넌트들을 포함하며, 다음의 차이들을 갖는다. LNA(402)는 도 4a의 입력 매칭 회로(410) 및 선형화 회로(420)의 일 예시적인 설계인 입력 매칭 회로(410x) 및 선형화 회로(420x)를 포함한다.
[0052] 선형화 회로(420x) 내에서, 트랜지스터(424)는 커패시터(422)의 한 단부에 커플링되는 그의 소스, 레지스터(428)의 한 단부에 커플링되는 그의 게이트 및 레지스터(426)의 한 단부에 커플링되는 그의 드레인을 갖는다. 커패시터(422)의 다른 단부는 회로 접지에 커플링된다. 레지스터(426)의 다른 단부는 이득 트랜지스터들(434 및 444)의 게이트들에 커플링된다. 레지스터(428)의 다른 단부는 Gain Mode 제어 신호를 수신한다. 도 4b의 트랜지스터(424), 커패시터(422) 및 레지스터(426)의 어레인지먼트는, 선형화 회로(420)가 디스에이블/연결해제될 때(트랜지스터(424)는 턴 오프됨), LNA(402)가 고-이득 모드에서 높은 감도를 달성하도록 허용한다.
[0053] 선형화 회로(420x) 내에서, RC 네트워크는 레지스터(426） 및 커패시터(422)에 의해 형성된다. 레지스터(426)는 이득 트랜지스터(434)의 게이트와 소스 간의 기생 커패시턴스 및 인덕터들(412 및 432)에 의해 형성되는 입력 탱크 회로의 품질 팩터(Q)를 감소시킨다. 입력 탱크 회로의 더 낮은 Q는 이득 트랜지스터(434)의 게이트에서 전압 스윙을 감소시키며, 이는 LNA(402)의 선형성(예를 들어, IP3)을 개선한다. 도 4b에서 도시된 바와 같은 레지스터(426)의 포지션/위치는 LNA(402)가 고-이득 모드에서 높은 감도 및 낮은 노이즈 지수를 달성하도록 허용한다.
[0054] 도 7은 선형화 회로(420x) 내의 레지스터(426)의 상이한 값들에 대한 LNA(402)의 예시적인 성능을 도시한다. 도 7에서, 수평 축은 레지스터(426)의 저항을 나타내며 옴(ohm)의 단위들로 주어진다. 수직 축은 노이즈 지수를 나타내며, 입력 탱크 회로의 Q를 또한 나타낸다. 플롯(710)은 입력 탱크 회로의 Q 대 레지스터(426)의 저항을 도시한다. 플롯(720)은 LNA(402)의 노이즈 지수 대 레지스터(426)의 저항을 도시한다. 도 7에서 도시된 바와 같이, 레지스터(426)의 더 낮은 저항은 더 낮은 Q로 인해 선형성을 개선할 수 있는 반면에, 더 높은 저항은 노이즈 지수를 개선할 수 있다.
[0055] 도 4b를 다시 참조하면, 선형화 회로(420x) 내에서, 커패시터(422)는 Vbias 전압의 교란(disturbance)을 방지하는 교류(AC) 커플링 커패시터로서 작동한다. 트랜지스터(424)는 스위치로서 동작하며, (i) 이득 트랜지스터(434)의 게이트에 RC 네트워크를 연결하기 위해 턴 온되거나, 또는 (ii) 이득 트랜지스터(434)의 게이트로부터 RC 네트워크를 연결해제하도록 턴 오프된다. 레지스터(428)는 레지스터(426)와 트랜지스터(424)의 드레인 간의 중간 노드에서 접지에 대한 기생 커패시턴스를 감소시킨다. 이는 선형화 회로(420)가 이용중이 아닐 때 레지스터(428)의 노이즈가 누설되는 것을 방지하고 고-이득 모드에서 LNA(402)의 감도를 저하시키는 것을 방지할 수 있다.
[0056] 도 4b는 선형화 회로의 예시적인 설계를 도시한다. 일반적으로, 선형화 회로는 하나 또는 그 초과의 레지스터들, 또는 인덕터들, 또는 커패시터들, 또는 다른 회로 컴포넌트들, 또는 이들의 결합을 포함할 수 있다. 선형화 회로의 회로 컴포넌트들은 직렬로 및/또는 병렬로 커플링될 수 있다. 선형화 회로는 또한 LNA의 입력에 또는 LNA의 몇몇 다른 노드에 커플링될 수 있다.
[0057] 도 4b에서 도시된 예시적인 설계에서, 입력 매칭 회로(410x)는 입력 매칭 회로(410x)의 입력과 출력 간에 커플링되는 인덕터(412)를 포함한다. 단일 회로 컴포넌트(예를 들어, 인덕터(412)만)가 LNA(402)의 양호한 입력 매칭을 획득하는데 충분하게 될 수 있다.
[0058] 입력 매칭 회로는 또한 다른 방식들로 구현될 수 있다. 예를 들어, 입력 매칭 회로는 입력과 회로 접지 간에 커플링되는 션트 커패시터, 또는 출력과 회로 접지 간에 커플링되는 션트 커패시터, 또는 입력 매칭 회로의 입력과 출력 간에 커플링되는 커패시터, 또는 다른 방식으로 커플링되는 몇몇 다른 회로 컴포넌트, 또는 이들의 결합을 포함할 수 있다. 각각의 커패시터는 고정된 커패시터 또는 구성 가능한 커패시터일 수 있다.
[0059] 일반적으로, LNA의 입력 매칭은 (예를 들어, 하나 또는 그 초과의 트랜지스터들을 포함하는) 능동 회로 및/또는 (예를 들어, 하나 또는 그 초과의 레지스터들, 인덕터들, 커패시터들 등을 포함하는) 수동 회로로 달성될 수 있다. 비용, 전력 소비 및 회로 영역을 감소시키도록 입력 매칭을 위해 단지 하나의 회로 컴포넌트(예를 들어, 하나의 인덕터)만을 이용하는 것이 바람직할 수 있다. 또한 고-이득 모드 및 저-이득 모드 둘 다에서 입력 매칭을 위해 동일한 회로 컴포넌트(예를 들어, 동일한 인덕터)를 이용하는 것이 바람직할 수 있다.
[0060] 도 4c는 도 2의 LNA들(230 및 232) 중 임의의 것에 대해 또한 이용될 수 있는 분할된 LNA(404)의 예시적인 설계의 개략도를 도시한다. LNA(404)는 도 4b의 LNA(402)의 모든 회로 컴포넌트들을 포함하며, 다음의 차이들을 갖는다. LNA(404)는 도 4a에의 선형화 회로(420)의 다른 예시적인 설계인 선형화 회로(420y)를 포함한다. LNA(404)는 추가로 이득 트랜지스터(434)의 게이트와 소스 간에 커플링되는 구성 가능한 매칭 커패시터(470)를 포함한다.
[0061] 선형화 회로(420y)는 커패시터(422), 트랜지스터(424), 및 레지스터(426 및 428)를 포함하며, 이들은 도 4b의 선형화 회로(420x)에 대해 위에서 설명된 바와 같이 커플링된다. 선형화 회로(420y)는 커패시터(422)에 커플링되는 그의 소스, 상보적 이득 제어 신호(Gain Mode_b)를 수신하는 그의 게이트, 및 Vbias 전압에 커플링되는 그의 드레인을 갖는 트랜지스터(429)를 더 포함한다. Gain Mode_b 신호는 Gain Mode 신호에 상보적이다.
[0062] 트랜지스터(429)는 고-이득 모드와 저-이득 모드 간에 빠른 스위칭을 용이하게 하기 위해 커패시터(422)를 사전-충전하는데 이용될 수 있다. 고-이득 모드에서, 트랜지스터(424)는 Gain Mode 신호에 의해 턴 오프되고, 트랜지스터(429)는 Gain Mode_b 신호에 의해 턴 온된다. 커패시터(422)는 고-이득 모드에서 트랜지스터(434)의 게이트로부터 연결해제되고, 트랜지스터(429)를 통해 Vbias 전압으로 사전-충전된다. 저-이득 모드에서, 트랜지스터(424)는 Gain Mode 신호에 의해 턴 온되고, 트랜지스터(429)는 Gain Mode_b 신호에 의해 턴 오프된다. 커패시터(422)는 저-이득 모드에서 트랜지스터(434)의 게이트에 연결되고, 레지스터(426) 및 트랜지스터(424)를 통해 Vbias 전압으로 유지된다. 고-이득 모드에서 트랜지스터(429)를 통해 커패시터(422)를 사전-충전함으로써, 고-이득 모드로부터 저-이득 모드로의 스위칭은 보다 빨리 행해질 수 있다.
[0063] 도 4c에서 도시된 예시적인 설계에서, 구성 가능한 매칭 커패시터(470)는 트랜지스터(472) 및 조정 가능한 커패시터(474)를 포함한다. 트랜지스터(472)는 이득 트랜지스터(434)의 소스에 커플링되는 그의 소스, Gain Mode_b 제어 신호를 수신하는 그의 게이트, 및 커패시터(474)의 한 단부에 커플링되는 그의 드레인을 갖는다. 커패시터(474)의 다른 단부는 이득 트랜지스터(434)의 게이트에 커플링된다. 조정 가능한 커패시터(474)는 LNA(404)의 입력 임피던스를 조정하고 LNA(404)의 입력 매칭을 보조하는데 이용될 수 있다.
[0064] 조정 가능한 커패시터(474)는 다양한 방식들로 구현될 수 있다. 예시적인 설계에서, 조정 가능한 커패시터(474)는 아날로그 전압에 의해 변동될 수 있는 커패시턴스를 갖는 가변 커패시터(버랙터)로 구현될 수 있다. 다른 예시적인 설계에서, 조정 가능한 커패시터(474)는 스위칭 가능한 커패시터의 뱅크로 구현될 수 있다. 각각의 스위칭 가능한 커패시터는 스위치와 직렬로 커플링되는 커패시터로 구현될 수 있고, 직렬 결합은 이득 트랜지스터(434)의 게이트와 소스 간에 커플링될 수 있다. 스위칭 가능한 커패시터는 그의 스위치를 폐쇄함으로써 선택되거나, 또는 그의 스위치를 개방함으로써 선택해제될 수 있다. 스위칭 가능한 커패시터들의 뱅크 내의 커패시터들은 (i) 온도계 디코딩에 대한 동일한 커패시턴스, 또는 (ii) 이진 또는 기하학적 가중치에 대한 상이한 커패시턴스들을 가질 수 있다. 원하는 게이트-소스 커패시턴스(Cgs)는 스위칭 가능한 커패시터들의 적절한 수 또는 적절한 결합을 선택함으로써 획득될 수 있다. 이 예시적인 설계에서, 트랜지스터(472)는 스위칭 가능한 커패시터들에 대한 스위치들로 대체될 수 있고 생략될 수 있다.
[0065] 예시적인 설계에서, 트랜지스터(472)는 턴 온되고, 조정 가능한 커패시터(474)는 고-이득 모드에서 이득 트랜지스터(434)의 게이트와 소스 간에 커플링될 수 있다. 트랜지스터(472)는 턴 오프될 수 있고, 조정 가능한 커패시터(474)는 저-이득 모드에서 바이어스 전류의 더 큰 감소를 허용하도록 저-이득 모드에서 이득 트랜지스터(434)로부터 디커플링될 수 있다. 조정 가능한 커패시터(474)를 디커플링하는 것은 또한 입력 탱크 회로의 Q를 증가시킬 수 있으며, 이는 저-이득 모드에서 바이어스 전류의 추가 감소를 가능케 할 수 있다.
[0066] 무선 디바이스(110)는 상이한 주파수들에서 다수의 전송된 신호들을 동시에 수신할 수 있다. 이들 다수의 전송된 신호들은 캐리어 어그리게이션을 위해 상이한 주파수들로 다수의 캐리어들 상에서 하나 또는 그 초과의 기지국들에 의해 송신될 수 있다. 이들 다수의 전송된 신호들은 또한 CoMP(coordinated multi-point) 전송, 핸드오버 등을 위해 상이한 기지국들에 의해 송신될 수 있다. 이들 다수의 전송된 신호들은 또한 음성/데이터, 또는 데이터/데이터, 또는 음성/음성 등과 같은 동시성 서비스들에 대해 상이한 무선 시스템들의 기지국들에 의해 송신될 수 있다. 예를 들어, 무선 디바이스(110)는 DSDS(dual SIM/dual standby) 및/또는 DSDA(dual SIM/dual-active)를 지원할 수 있고 TD-SCDMA 및 GSM 시스템들, 또는 LTE 및 GSM 시스템들, 또는 CDMA 및 GSM 시스템들 등과 같은 다수의 무선 시스템들과 동시에 통신할 수도 있다. 무선 디바이스(110)는 캐리어 어그리게이션, CoMP, 다수의 무선 시스템들로부터의 동시성 서비스들 등을 지원하기 위해 하나 또는 그 초과의 SIMO LNA들 및/또는 하나 또는 그 초과의 MIMO LNA들을 포함할 수 있다.
[0067] 도 5a는 도 2의 LNA들(230 및 232) 중 임의의 것에 대해 또한 이용될 수 있는 분할된 SIMO LNA(500)의 예시적인 설계의 개략도를 도시한다. SIMO LNA(500)는 (하나의 대역에 대한 것일 수 있는) 하나의 입력 RF 신호(RFin)를 수신하는 하나의 LNA 입력 및 (캐리어들의 2개의 세트들에 대한 것일 수 있는) 2개의 출력 RF 신호들(RFout1 및 RFout2)을 제공하는 2개의 LNA 출력들을 포함한다. SIMO LNA(500)는 2개의 증폭기 회로들(530 및 540), 소스 디제너레이션 인덕터(532), 및 선형화 회로(520)를 포함한다.
[0068] 도 5a에서 도시된 예시적인 설계에서, 증폭기 회로(530)는 이득 트랜지스터(534) 및 2개의 캐스코드 트랜지스터들(536 및 538)을 포함한다. 증폭기 회로(540)는 이득 트랜지스터(544) 및 2개의 캐스코드 트랜지스터들(546 및 548)을 포함한다. 이득 트랜지스터(534)는 인덕터(532)의 한 단부에 커플링되는 그의 소스, 노드(X)에 커플링되는 그의 게이트, 및 캐스코드 트랜지스터들(536 및 538)의 소스들에 커플링되는 그의 드레인을 갖는다. 인덕터(532)의 다른 단부는 회로 접지에 커플링된다. 캐스코드 트랜지스터(536)는 제 1 제어 신호(Vcasc1)를 수신하는 그의 게이트 및 로드 회로(580)에 커플링되는 그의 드레인을 갖는다. 캐스코드 트랜지스터(538)는 제 2 제어 신호(Vcasc2)를 수신하는 그의 게이트 및 로드 회로(590)에 커플링되는 그의 드레인을 갖는다. 이득 트랜지스터(544)는 이득 트랜지스터(534)의 소스에 커플링되는 그의 소스, 이득 트랜지스터(534)의 게이트에 커플링되는 그의 게이트, 및 캐스코드 트랜지스터들(546 및 548)의 소스들에 커플링되는 그의 드레인을 갖는다. 캐스코드 트랜지스터(546)는 제 3 제어 신호(Vcasc3)를 수신하는 그의 게이트 및 로드 회로(580)에 커플링되는 그의 드레인을 갖는다. 캐스코드 트랜지스터(548)는 제 4 제어 신호(Vcasc4)를 수신하는 그의 게이트 및 로드 회로(590)에 커플링되는 그의 드레인을 갖는다. 이득 트랜지스터들(534 및 544), 및 캐스코드 트랜지스터들(536, 538, 546 및 548)은 도 5a에서 도시된 바와 같이 NMOS 트랜지스터들로 또는 다른 타입들의 트랜지스터들로 구현될 수 있다.
[0069] 도 5a에서 도시된 예시적인 설계에서, LNA(500)는 2개의 LNA 섹션들로 분할된다. 제 1 LNA 섹션은 증폭기 회로(530)를 포함하고, 제 2 LNA 섹션은 증폭기 회로(540)를 포함한다. LNA(500)는 2개의 LNA 섹션들에 대한 비들의 임의의 결합에 기초하여 분할될 수 있다. 제 1 예시적인 설계에서, 제 1 LNA 섹션은 LNA(500)의 2/3에 대응할 수 있고, 제 2 LNA 섹션은 LNA(500)의 1/3에 대응할 수 있다. 제 2 예시적인 설계에서, 각각의 LNA 섹션은 LNA(500)의 1/2에 대응할 수 있다. LNA(500)는 2개의 LNA 섹션들에 대한 비들의 임의의 다른 결합에 기초하여 또한 분할될 수 있다.
[0070] SIMO LNA(500)는 임의의 주어진 순간에 단일-출력 모드 또는 다중-출력 모드에서 동작할 수 있다. 단일-출력 모드에서, LNA(500)는 (예를 들어, 캐리어들의 한 세트 상에서) 적어도 하나의 전송된 신호를 포함하는 입력 RF 신호를 수신하고, 하나의 출력 RF 신호를 하나의 로드 회로(580 또는 590)에 제공한다. 다중-출력 모드에서, LNA(500)는 (예를 들어, 캐리어들의 2개의 세트들 상에서) 적어도 2개의 전송된 신호들을 포함하는 입력 RF 신호를 수신하고, 2개의 출력 RF 신호들(예를 들어, 캐리어들의 각각의 세트에 대해 하나의 출력 RF 신호)을 2개의 로드 회로들(580 및 590)에 제공한다.
[0071] SIMO LNA(500)는 단일-출력 모드 및/또는 다중-출력 모드에서 다수의 이득 모드들을 지원할 수 있다. 예를 들어, LNA(500)는 다중-출력 모드에서 고-이득 모드 및 저-이득 모드를 지원할 수 있다. 대안적으로 또는 부가적으로, LNA(500)는 단일-출력 모드에서 고-이득 모드 및 저-이득 모드를 지원할 수 있다. 고-이득 모드에서, 증폭기 회로들(530 및 540) 둘 다는 각각의 증폭기 회로에서 하나 또는 그 초과의 캐스코드 트랜지스터들에 적절한 제어 전압들을 인가함으로써 인에이블될 수 있다. 선형화 회로(520)는 디스에이블될 수 있다. 저-이득 모드에서, 단지 하나의 증폭기 회로(530 또는 540)만이 인에이블된 증폭기 회로에서 하나 또는 그 초과의 캐스코드 트랜지스터들에 적절한 제어 전압들을 인가함으로써 인에이블될 수 있다. 선형화 회로(520)는 인에이블될 수 있다. 선형화 회로(520)는 이득 트랜지스터(534 또는 544)의 게이트에서 전압 스윙을 감소시킬 수 있으며, 이는 이어서 LNA(500)의 선형성을 개선할 수 있다.
[0072] 높은 이득을 갖는 단일-출력 모드에서, 이득 트랜지스터들(534 및 544)은 턴 온될 수 있다. 또한, 캐스코드 트랜지스터들(536 및 546)은 RFou1 신호를 로드 회로(580)에 제공하도록 턴 온될 수 있다. 대안적으로, 캐스코드 트랜지스터들(538 및 548)은 RFout2 신호를 로드 회로(590)에 제공하도록 턴 온될 수 있다.
[0073] 낮은 이득을 갖는 단일-출력 모드에서, 어느 하나의 이득 트랜지스터(534 또는 544)가 턴 온될 수 있다. 이득 트랜지스터(534)가 턴 온되는 경우, (i) 캐스코드 트랜지스터(536)는 RFout1 신호를 제공하도록 턴 온될 수 있거나, 또는 (ii) 캐스코드 트랜지스터(538)는 RFout2 신호를 제공하도록 턴 온될 수 있다. 이득 트랜지스터(544)가 턴 온되는 경우, (i) 캐스코드 트랜지스터(546)는 RFout1 신호를 제공하도록 턴 온될 수 있거나, 또는 (ii) 캐스코드 트랜지스터(548)는 RFout2 신호를 제공하도록 턴 온될 수 있다.
[0074] 높은 이득을 갖는 다중-출력 모드에서, 이득 트랜지스터들(534 및 544)은 턴 온될 수 있다. 또한, 모든 4개의 캐스코드 트랜지스터들(536, 538, 546 및 548)은 RFout1 및 RFout2 신호들을 제공하도록 턴 온될 수 있다.
[0075] 낮은 이득을 갖는 다중-출력 모드에서, 이득 트랜지스터(534) 및 캐스코드 트랜지스터들(536 및 538)은 RFout1 및 RFout2 신호들을 제공하도록 턴 온될 수 있다. 대안적으로, 이득 트랜지스터(544) 및 캐스코드 트랜지스터들(546 및 548)은 RFout1 및 RFout2 신호들을 제공하도록 턴 온될 수 있다.
[0076] 일 예시적인 설계에서, 이득 트랜지스터들(534 및 544)에는, 턴 온될 때 고정된 바이어스 전류가 각각 인가될 수 있다. 이 예시적인 설계에서, LNA(500)는 각각의 모드에서 고정된 이득을 제공할 수 있다. 다른 예시적인 설계에서, 이득 트랜지스터(534 및/또는 544)에는, 턴 온될 때 가변 바이어스 전류가 인가될 수 있다. 이 예시적인 설계에서, LNA(500)는 각각의 모드에서 광범위한 이득 값들을 제공할 수 있다.
[0077] 도 5a는 2개의 LNA 섹션들에 대한 2개의 증폭기 회로들(530 및 540)을 갖는 분할된 SIMO LNA(500)의 예시적인 설계를 도시한다. 일반적으로, 분할된 SIMO LNA는 N개의 LNA 섹션들에 대한 N개의 증폭기 회로들을 포함하며, 여기서 N은 1보다 큰 임의의 정수값일 수 있다. 분할된 SIMO LNA는 LNA 섹션들에 대한 비들의 임의의 결합에 기초하여 분할될 수 있다.
[0078] 도 5a는 각각의 증폭기 회로가 2개의 LNA 출력들에 대한 2개의 캐스코드 트랜지스터들을 포함하는 예시적인 설계를 또한 도시한다. 일반적으로, 증폭기 회로는 M개의 LNA 출력들에서 M개까지의 출력 RF 신호들 제공하도록 M개의 캐스코드 트랜지스터들을 포함할 수 있으며, 여기서 M은 1보다 큰 임의의 정수값일 수 있다.
[0079] 도 5b는 도 2의 LNA들(230 및 232) 중 임의의 것에 대해 또한 이용될 수 있는 분할된 SIMO LNA(502)의 예시적인 설계의 개략도를 도시한다. SIMO LNA(502)는 도 5a의 SIMO LNA(500)의 모든 회로 컴포넌트들을 포함하며, 다음의 차이들을 갖는다. SIMO LNA(500)는 도 5a의 선형화 회로(520)의 일 예시적인 설계인 선형화 회로(520y)를 포함한다. SIMO LNA(502)는 추가로 이득 트랜지스터(534)의 게이트와 소스 간에 커플링되는 구성 가능한 매칭 커패시터(570)를 포함한다. 선형화 회로(520y)는 도 5b에서 도시된 바와 같이 커플링되는 커패시터(522), 트랜지스터들(524 및 529), 및 레지스터들(526 및 528)을 포함한다. 구성 가능한 매칭 커패시터(570)는 도 5b에서 도시된 바와 같이 커플링되는 트랜지스터(572) 및 커패시터(574)를 포함한다.
[0080] 도 6은 도 2의 LNA들(230 및 232) 중 임의의 것에 대해 또한 이용될 수 있는 분할된 MIMO LNA(600)의 예시적인 설계의 개략도를 도시한다. MIMO LNA(600)는 (2개의 대역들에 대한 것일 수 있는) 2개의 입력 RF 신호들(RFin1 및 RFin2)을 수신하는 2개의 LNA 입력들 및 (캐리어들의 2개의 세트들에 대한 것일 수 있는) 2개의 출력 RF 신호들(RFout1 및 RFout2)을 제공하는 2개의 LNA 출력들을 포함한다. MIMO LNA(600)는 증폭기 회로들(630 및 650), 소스 디제너레이션 인덕터(632 및 642) 및 선형화 회로들(620 및 621)을 포함한다.
[0081] 도 6에서 도시된 예시적인 설계에서, 증폭기 회로(630)는 이득 트랜지스터들(634 및 644) 및 캐스코드 트랜지스터들(636, 638, 646 및 648)을 포함한다. 이득 트랜지스터들(634 및 644)은 노드들(X 및 Y)에 각각 커플링되는 그의 게이트들 및 인덕터들(632 및 642)의 한 단부에 각각 커플링되는 그의 소스들을 갖는다. 인덕터들(632 및 642)의 다른 단부는 회로 접지에 커플링된다. 캐스코드 트랜지스터들(636 및 638)은 이득 트랜지스터(634)의 드레인에 커플링되는 그의 소스들, Vcasc1 및 Vcasc2 제어 신호들을 각각 수신하는 그의 게이트들, 로드 회로들(680 및 690)에 각각 커플링되는 그의 드레인들을 갖는다. 캐스코드 트랜지스터들(646 및 648)은 이득 트랜지스터(644)의 드레인에 커플링되는 그의 소스들, Vcasc3 및 Vcasc4 제어 신호들을 각각 수신하는 그의 게이트들, 로드 회로들(680 및 690)에 각각 커플링되는 그의 드레인들을 갖는다.
[0082] 도 6에서 도시된 예시적인 설계에서, 증폭기 회로(650)는 이득 트랜지스터들(654 및 664) 및 캐스코드 트랜지스터들(656, 658, 666 및 668)을 포함한다. 이득 트랜지스터들(654 및 664)은 노드들(X 및 Y)에 각각 커플링되는 그의 게이트들 및 인덕터들(632 및 642)의 한 단부에 각각 커플링되는 그의 소스들을 갖는다. 캐스코드 트랜지스터들(656 및 658)은 이득 트랜지스터(654)의 드레인에 커플링되는 그의 소스들, Vcasc5 및 Vcasc6 제어 신호들을 각각 수신하는 그의 게이트들, 로드 회로들(680 및 690)에 각각 커플링되는 그의 드레인들을 갖는다. 캐스코드 트랜지스터들(666 및 668)은 이득 트랜지스터(664)의 드레인에 커플링되는 그의 소스들, Vcasc7 및 Vcasc8 제어 신호들을 각각 수신하는 그의 게이트들, 로드 회로들(680 및 690)에 각각 커플링되는 그의 드레인들을 갖는다.
[0083] 입력 매칭 회로(610)는 제 1 입력 RF 신호(RFin1)를 수신하는 한 단부, 및 노드(X)에 커플링되는 다른 단부를 갖는다. 입력 매칭 회로(611)는 제 2 입력 RF 신호(RFin2)를 수신하는 한 단부, 및 노드(Y)에 커플링되는 다른 단부를 갖는다. 레지스터(614)는 노드(X)에 커플링되는 한 단부 및 이득 트랜지스터들(634 및 654)에 대한 제 1 바이어스 전압(Vbias1)을 수신하는 다른 단부를 갖는다. 레지스터(615)는 노드(Y)에 커플링되는 한 단부 및 이득 트랜지스터들(644 및 664)에 대한 제 2 바이어스 전압(Vbias2)을 수신하는 다른 단부를 갖는다. 입력 매칭 회로들(610 및 611) 및 레지스터들(614 및 615)은 LNA(600)의 부분 또는 LNA(600) 외부에 있는 것으로서 고려될 수 있다.
[0084] 선형화 회로(620)는 노드(X)와 회로 접지 간에 커플링된다. 선형화 회로(621)는 노드(Y)와 회로 접지 간에 커플링된다. 선형화 회로들(620 및 621)은 Gain Mode 제어 신호를 수신하고 이 제어 신호에 기초하여 인에이블 또는 디스에이블될 수 있다. 선형화 회로들(620 및 621)은 각각 도 4b의 선형화 회로(420x) 또는 도 4c의 선형화 회로(420y)와 유사한 방식으로 구현될 수 있다.
[0085] 도 6에서 도시된 예시적인 설계에서, MIMO LNA(600)는 병렬로 커플링되는 2개의 LNA 섹션들로 분할된다. 제 1 LNA 섹션은 증폭기 회로(630)를 포함하고 제 2 LNA 섹션은 증폭기 회로(650)를 포함한다. 하나 또는 그 초과의 LNA 섹션들은 원하는 이득 및 선형성에 의존하여 인에이블될 수 있다.
[0086] MIMO LNA(600)는 2개의 LNA 섹션들에 대한 비들의 임의의 결합에 기초하여 분할될 수 있다. 제 1 예시적인 설계에서, 제 1 LNA 섹션은 LNA(600)의 2/3에 대응할 수 있고, 제 2 LNA 섹션은 LNA(600)의 1/3에 대응할 수 있다. 제 2 예시적인 설계에서, 각각의 LNA 섹션은 LNA(600)의 1/2에 대응할 수 있다. LNA(600)는 2개의 LNA 섹션들에 대한 비들의 임의의 다른 결합에 기초하여 또한 분할될 수 있다.
[0087] MIMO LNA(600)는 임의의 주어진 순간에 단일-출력 모드 또는 다중-출력 모드에서 동작할 수 있다. 단일-출력 모드에서, LNA(600)는 (예를 들어, 캐리어들의 한 세트 상에서) 적어도 하나의 전송된 신호를 포함하는 RFin1 또는 RFin2 신호를 수신하고, 하나의 출력 RF 신호를 하나의 로드 회로(680 또는 690)에 제공한다. 다중-출력 모드에서, LNA(600)는 (예를 들어, 캐리어들의 2개의 세트들 상에서) 적어도 2개의 전송된 신호들을 포함하는 RFin1 및/또는 RFin2 신호를 수신하고, 2개의 출력 RF 신호들(예를 들어, 캐리어들의 각각의 세트에 대해 하나의 출력 RF 신호)을 2개의 로드 회로들(680 및 690)에 제공한다.
[0088] MIMO LNA(600)는 단일-출력 모드 및/또는 다중-출력 모드에서 다중 이득 모드들(예를 들어, 고-이득 모드 및 저-이득 모드)을 지원할 수 있다. 각각의 이득 모드는 (i) 이득 트랜지스터들에 대한 고정된 바이어스 전류를 갖는 고정된 이득 또는 (ii) 이득 트랜지스터들에 대한 가변 바이어스 전류들을 갖는 가변 이득을 지원할 수 있다. 선형화 회로들(620 및 621)은 저-이득 모드에서 인에이블되고 고-이득 모드에서 디스에이블될 수 있다.
[0089] 높은 이득을 갖는 단일-출력 모드에서, 증폭기 회로(630 및 650)는 인에이블될 수 있다. LNA(600)가 RFin1 신호를 수신하는 경우, 이득 트랜지스터들(634 및 654)은 턴 온될 수 있고, (i) 캐스코드 트랜지스터들(636 및 656)은 RFout1 신호를 제공하도록 턴 온될 수 있거나, 또는 (ii) 캐스코드 트랜지스터들(638 및 658)은 RFout2 신호를 제공하도록 턴 온될 수 있다. LNA(600)가 RFin2 신호를 수신하는 경우, 이득 트랜지스터들(644 및 664)은 턴 온될 수 있고, (i) 캐스코드 트랜지스터들(646 및 666)은 RFout1 신호를 제공하도록 턴 온될 수 있거나, 또는 (ii) 캐스코드 트랜지스터들(648 및 668)은 RFout2 신호를 제공하도록 턴 온될 수 있다.
[0090] 낮은 이득을 갖는 단일-출력 모드에서, 어느 하나의 증폭기 회로(630 또는 650)가 인에이블될 수 있다. LNA(600)가 RFin1 신호를 수신하는 경우, (i) 이득 트랜지스터(634) 및 캐스코드 트랜지스터(636) 또는 (ii) 이득 트랜지스터(654) 및 캐스코드 트랜지스터(656)는 RFout1 신호를 제공하도록 턴 온될 수 있다. 대안적으로, (i) 이득 트랜지스터(634) 및 캐스코드 트랜지스터(638) 또는 (ii) 이득 트랜지스터(654) 및 캐스코드 트랜지스터(658)는 RFout2 신호를 제공하도록 턴 온될 수 있다.
[0091] 높은 이득을 갖는 다중-출력 모드에서, 증폭기 회로들(630 및 650)은 인에이블될 수 있다. LNA(600)이 RFin1 신호를 수신하는 경우, 이득 트랜지스터들(634 및 654) 및 캐스코드 트랜지스터들(636, 638, 656 및 658)은 RFout1 및 RFout2 신호들을 제공하도록 턴 온될 수 있다. LNA(600)이 RFin2 신호를 수신하는 경우, 이득 트랜지스터들(644 및 664) 및 캐스코드 트랜지스터들(646, 648, 666 및 668)은 RFout1 및 RFout2 신호들을 제공하도록 턴 온될 수 있다. LNA(600)이 RFin1 및 RFin2 신호들을 수신하는 경우, (i) 이득 트랜지스터들(634 및 654) 및 캐스코드 트랜지스터들(636 및 656)은 RFout1 신호를 제공하도록 턴 온될 수 있고, (ii) 이득 트랜지스터들(644 및 664) 및 캐스코드 트랜지스터들(648 및 668)은 RFout2 신호를 제공하도록 턴 온될 수 있다. 대안적으로 (i) 이득 트랜지스터들(634 및 654) 및 캐스코드 트랜지스터들(638 및 658)은 RFout2 신호를 제공하도록 턴 온될 수 있고, (ii) 이득 트랜지스터들(644 및 664) 및 캐스코드 트랜지스터들(646 및 666)은 RFout1 신호를 제공하도록 턴 온될 수 있다.
[0092] 낮은 이득을 갖는 다중-출력 모드에서, 어느 하나의 증폭기 회로(630 또는 650)는 인에이블될 수 있다. 증폭기 회로(630)가 인에이블된다고 가정하고, LNA(600)가 RFin1 신호를 수신하는 경우, 이득 트랜지스터(634) 및 캐스코드 트랜지스터들(636 및 638)은 RFout1 및 RFout2 신호들을 제공하도록 턴 온될 수 있다. LNA(600)이 RFin2 신호를 수신하는 경우, 이득 트랜지스터(644) 및 캐스코드 트랜지스터들(646 및 648)은 RFout1 및 RFout2 신호들을 제공하도록 턴 온될 수 있다. LNA(600)이 RFin1 및 RFin2 신호들을 수신하는 경우, (i) 이득 트랜지스터(634) 및 캐스코드 트랜지스터(636)는 RFout1 신호를 제공하도록 턴 온될 수 있고, (ii) 이득 트랜지스터(644) 및 캐스코드 트랜지스터(648)는 RFout2 신호를 제공하도록 턴 온될 수 있다. 대안적으로, (i) 이득 트랜지스터(634) 및 캐스코드 트랜지스터(638)는 RFout2 신호를 제공하도록 턴 온될 수 있고, (ii) 이득 트랜지스터(644) 및 캐스코드 트랜지스터(646)는 RFout1 신호를 제공하도록 턴 온될 수 있다.
[0093] 도 6은 2개의 LNA 섹션들에 대한 2개의 증폭기 회로들(630 및 650)을 갖는 분할된 LNA(600)의 예시적인 설계를 도시한다. 일반적으로 분할된 MIMO LNA는 N개의 LNA 섹션들에 대한 N개의 증폭기 회로들을 포함하며, 여기서 N은 1보다 큰 임의의 정수값일 수 있다. 분할된 MIMO LNA는 LNA 섹션들에 대한 비들의 임의의 결합에 기초하여 분할될 수 있다.
[0094] 도 6은 각각의 증폭기 회로가 2개의 LNA 입력들에 대한 2개의 이득 트랜지스터들 및 2개의 LNA 입력들 및 2개의 LNA 출력들에 대한 4개의 캐스코드 트랜지스터들을 포함하는 예시적인 설계를 또한 도시한다. 일반적으로, 증폭기 회로는 K개의 입력들에 대한 K개의 이득 트랜지스터들 K개의 LNA 입력들 및 M개의 LNA 출력들에 대한 K*M개까지의 캐스코드 트랜지스터들을 포함할 수 있으며, 여기서 K 및 M은 각각 1 보다 큰 임의의 정수값일 수 있다. M개의 캐스코드 트랜지스터들의 세트는 각각의 이득 트랜지스터와 M개의 LNA 출력들 간에 커플링될 수 있다. K*M개의 캐스코드 트랜지스터들은 임의의 LNA 입력에서의 입력 RF 신호가 임의의 LNA 출력에서의 출력 RF 신호를 생성하는데 이용되는 것을 가능케 할 수 있다.
[0095] MIMO LNA는 각각의 LNA 입력에 대한 이득 트랜지스터의 게이트와 소스 간에 커플링되는 구성 가능한 매칭 커패시터를 또한 포함할 수 있다. 예를 들어, MIMO LNA(600)는 (i) 이득 트랜지스터(634)의 게이트와 소스 간에 커플링되는 제 1 구성 가능한 매칭 커패시터 및 (ii) 이득 트랜지스터(644)의 게이트와 소스 간에 커플링되는 제 2 구성 가능한 매칭 커패시터를 포함할 수 있다. 각각의 구성 가능한 매칭 커패시터는 도 4c의 구성 가능한 매칭 커패시터(470)와 유사한 방식으로 구현될 수 있다.
[0096] 분할된 증폭기는 저-이득 모드에서 원하는 선형성을 획득하기 위해 증폭기 분할 및 선형화의 결합을 활용한다. 증폭기 분할은 예를 들어, 큰 잼머가 존재할 때 하나의 증폭기 회로가 더 낮은 이득을 획득하도록 인에이블되게 허용할 수 있다. 선형화는 선형성을 개선할 수 있으며, 이는 큰 잼머가 존재할 때 특히 바람직할 수 있다. 증폭기 분할 및 선형화는 서로 상보적일 수 있다. 예를 들어, 증폭기 분할은 뜨거운 IC 프로세스 코너들에서 선형성을 개선하는데 보다 더 효과적인 반면에, 선형화는 차가운 IC 프로세스 코너들에서 선형성을 개선하는데 보다 효과적일 수 있다.
[0097] 증폭기 분할 및 선형화 둘 다를 통해 획득된 개선된 선형성은 단일 듀플렉서가 다수의 대역들(예를 들어, UMTS의 대역 12 및 대역 17)에 대해 이용되는 것을 가능케 할 수 있다. 듀플렉서는 다수의 대역들 간에 로케이팅되는 잼머들을 전달할 수 있다. 잼머들은 증폭기 분할 및 선형화 둘 다를 통해 획득되는 개선된 선형성에 의해 처리될 수 있다. 다수의 대역들(또는 코-밴딩(co-banding))에 대해 하나의 듀플렉서를 이용하는 것은, IC 칩 상의 입력/출력(I/O) 포트들의 수를 감소시키고, 오프-칩 회로 컴포넌트들의 수를 감소시키고, 회로 영역을 감소시키고, 무선 디바이스의 비용을 감소시키기 위해 바람직할 수 있다.
[0098] 예시적인 설계에서, 장치(예를 들어, 무선 디바이스, IC, 회로 모듈 등)는 제 1 및 제 2 증폭기 회로들 및 선형화 회로를 포함할 수 있으며, 이는 증폭기의 부분(예를 들어, LNA))일 수 있다. 제 1 증폭기 회로(예를 들어, 도 4a의 증폭기 회로(430))는 증폭기 입력에 커플링될 수 있다. 제 2 증폭기 회로(예를 들어, 도 4a의 증폭기 회로(440))는 제 1 증폭기 회로와 병렬로, 그리고 증폭기 입력에 커플링될 수 있다. 선형화 회로(예를 들어, 도 4a의 선형화 회로(420))는 증폭기 입력에 또한 커플링될 수 있다. 제 1 및 제 2 증폭기 회로들은 제 1 모드, 예를 들어, 고-이득 모드에서 인에이블될 수 있다. 제 1 및 제 2 증폭기 회로들 중 하나는 제 2 모드, 예를 들어, 저-이득 모드에서 인에이블될 수 있다. 선형화 회로는 제 2 모드에서 인에이블되고 제 1 모드에서 디스에이블될 수 있다.
[0099] 제 1 및 제 2 증폭기 회로들은 제 1/고-이득 모드에서 제 1 이득을 제공할 수 있다. 제 1 또는 제 2 증폭기 회로는 저-이득 모드에서 제 2 이득을 제공할 수 있다. 제 2 이득은 제 1 이득보다 더 낮을 수 있다. 제 1 및 제 2 이득들은 각각 (i) 고정된 바이어스 전류를 통해 획득되는 고정된 이득 또는 (ii) 가변 바이어스 전류를 통해 획득되는 가변 이득일 수 있다.
[00100] 예시적인 설계에서, 제 1 증폭기 회로는 증폭기의 2/3에 대응할 수 있고, 제 2 증폭기 회로는 증폭기 회로의 1/3에 대응할 수 있다. 다른 예시적인 설계에서, 제 1 및 제 2 증폭기 회로들은 각각 증폭기의 1/2에 대응할 수 있다. 제 1 및 제 2 증폭기 회로들은 또한 증폭기의 다른 단편들의 몇몇 다른 결합에 대응할 수 있다.
[00101] 다른 예시적인 설계에서, 제 1 및 제 2 증폭기 회로들은 증폭기 출력에 추가로 커플링될 수 있다. 제 1 증폭기 회로(예를 들어, 도 4a의 증폭기 회로(430))는 (i) 증폭기 입력에 커플링되는 제 1 이득 트랜지스터(예를 들어, 이득 트랜지스터(434)) 및 (ii) 제 1 이득 트랜지스터와 증폭기 출력 간에 커플링되는 제 1 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(436))를 포함할 수 있다. 제 2 증폭기 회로(예를 들어, 증폭기 회로(440))는 (i) 증폭기 입력에 커플링되는 제 2 이득 트랜지스터(예를 들어, 이득 트랜지스터(444)) 및 (ii) 제 2 이득 트랜지스터와 증폭기 출력 간에 커플링되는 제 2 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(446))를 포함할 수 있다.
[00102] 다른 예시적인 설계에서, 제 1 및 제 2 증폭기 회로들은 SIMO 증폭기의 부분일 수 있고, 추가로 제 1 및 제 2 증폭기 출력들에 추가로 커플링될 수 있다. 제 1 증폭기 회로(예를 들어, 도 5a의 증폭기 회로(530))는 (i) 증폭기 입력에 커플링되는 제 1 이득 트랜지스터(예를 들어, 이득 트랜지스터(534)), (ii) 제 1 이득 트랜지스터와 제 1 증폭기 출력 간에 커플링되는 제 1 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(536)), 및 (iii) 제 1 이득 트랜지스터와 제 2 증폭기 출력 간에 커플링되는 제 2 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(538))를 포함할 수 있다. 제 2 증폭기 회로(예를 들어, 증폭기 회로(540))는 (i) 증폭기 입력에 커플링되는 제 2 이득 트랜지스터(예를 들어, 이득 트랜지스터(544)), (ii) 제 2 이득 트랜지스터와 제 1 증폭기 출력 간에 커플링되는 제 3 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(546)), 및 (iii) 제 2 이득 트랜지스터와 제 2 증폭기 출력 간에 커플링되는 제 4 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(548))를 포함할 수 있다.
[00103] 또 다른 예시적인 설계에서, 제 1 및 제 2 증폭기 회로들은 MIMO 증폭기의 부분일 수 있고, 제 2 증폭기 입력에 커플링되고 제 1 및 제 2 증폭기 출력들에 추가로 커플링될 수 있다. 제 1 증폭기 회로(예를 들어, 도 6의 증폭기 회로(630))는 (i) 증폭기 입력에 커플링되는 제 1 이득 트랜지스터(예를 들어, 이득 트랜지스터(634)), (ii) 제 2 증폭기 입력에 커플링되는 제 2 이득 트랜지스터(예를 들어, 이득 트랜지스터(644)), (iii) 제 1 이득 트랜지스터와 제 1 증폭기 출력 간에 커플링되는 제 1 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(636)), 및 (iv) 제 2 이득 트랜지스터와 제 2 증폭기 출력 간에 커플링되는 제 2 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(648))를 포함할 수 있다. 제 2 증폭기 회로(예를 들어, 증폭기 회로(650))는 (i) 증폭기 입력에 커플링되는 제 3 이득 트랜지스터(예를 들어, 이득 트랜지스터(654)), (ii) 제 2 증폭기 입력에 커플링되는 제 4 이득 트랜지스터(예를 들어, 이득 트랜지스터(664)), (iii) 제 3 이득 트랜지스터와 제 1 증폭기 출력 간에 커플링되는 제 3 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(656)), 및 (iv) 제 4 이득 트랜지스터와 제 2 증폭기 출력 간에 커플링되는 제 4 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(668))를 포함할 수 있다. 제 1 및 제 2 증폭기 회로들은 또한 예를 들어, 도 6에서 도시된 바와 같이 이득 트랜지스터들과 증폭기 출력들 간에 커플링되는 부가적인 캐스코드 트랜지스터들을 포함할 수 있다.
[00104] 예시적인 설계에서, 선형화 회로는 증폭기 입력과 회로 접지 간에 그리고 직렬로 커플링되는 레지스터(예를 들어, 도 4b 및 도 4c의 레지스터(426)) 및 스위치를 포함할 수 있다. 이 스위치는 트랜지스터(예를 들어, 트랜지스터(424))로 구현될 수 있다. 선형화 회로는 추가로 레지스터 및 스위치와 직렬로 커플링되는 커패시터(예를 들어, 커패시터(422))를 포함할 수 있다. 선형화 회로는 추가로 바이어스 전압과 커패시터 간에 커플링되는 제 2 스위치를 포함할 수 있다. 제 2 스위치는 다른 트랜지스터(예를 들어, 도 4c의 트랜지스터(429))로 구현될 수 있고 선형화 회로가 디스에이블되고 증폭기 입력으로부터 디커플링될 때 바이어스 전압으로 커패시터를 사전-충전할 수 있다. 선형화 회로는 또한 다른 회로 컴포넌트들을 포함할 수 있다.
[00105] 예시적인 설계에서, 장치는 제 1 증폭기 회로에서 제 1 이득 트랜지스터의 게이트와 소스 간에 커플링되는 구성 가능한 매칭 커패시터를 추가로 포함할 수 있다. 구성 가능한 매칭 커패시터(예를 들어, 도 4c의 구성 가능한 매칭 커패시터(470))는 커패시터 및 스위치를 포함할 수 있다. 커패시터(예를 들어, 커패시터(474))는 증폭기의 입력 매칭을 위해 이용될 수 있다. 스위치는 트랜지스터(예를 들어, 트랜지스터(472))로 구현될 수 있고, 커패시터에 커플링될 수 있고, 제 1 이득 트랜지스터의 게이트와 소스 간에 커패시터를 커플링 또는 디커플링할 수 있다. 커패시터는 증폭기의 입력 임피던스를 조정하도록 조정 가능한 커패시턴스를 가질 수 있다.
[00106] 예시적인 설계에서, 장치는 제 1 증폭기 회로에서 제 1 이득 트랜지스터의 게이트에 커플링되는 입력 매칭 회로를 추가로 포함할 수 있다. 입력 매칭 회로(예를 들어, 도 4b의 입력 매칭 회로(410x))는 입력 매칭 회로의 입력과 출력 간에 커플링되는 인덕터(예를 들어, 인덕터(412))를 포함할 수 있다.
[00107] 도 8은 신호 증폭을 수행하기 위한 프로세스(800)의 예시적인 설계를 도시한다. 입력 RF 신호는 제 1 모드, 예를 들어, 고-이득 모드에서 증폭기 입력에 커플링되는 제 1 및 제 2 증폭기 회로들로 증폭될 수 있다(블록 812). 입력 RF 신호는 제 2 모드, 예를 들어, 저-이득 모드에서 제 1 및 제 2 증폭기 회로들 중 하나로 증폭될 수 있다(블록 814). 선형화 회로는 증폭기 입력에 커플링될 수 있고 제 2 모드에서 인에이블되고(블록 816). 제 1 모드에서 디스에이블될 수 있다(블록 818).
[00108] 커패시터는 제 1 모드에서 제 1 증폭기 회로의 이득 트랜지스터의 게이트와 소스 간에 커플링될 수 있고 입력 매칭을 위해 이용될 수 있다(블록 820). 커패시터는 제 2 모드에서 이득 트랜지스터의 게이트 및/또는 소스로부터 연결해제될 수 있다(블록 822).
[00109] 일 설계에서, 출력 RF 신호는 예를 들어, 도 4a에서 도시된 바와 같이 제 1 모드에서 제 1 및 제 2 증폭기 회로들로 그리고 제 2 모드에서 제 1 또는 제 2 증폭기 회로로 생성될 수 있다. 다른 설계에서, 2개의 출력 RF 신호는 예를 들어, 도 5a에서 도시된 바와 같이 제 1 모드에서 제 1 및 제 2 증폭기 회로들로 그리고 제 2 모드에서 제 1 또는 제 2 증폭기 회로로 생성될 수 있다.
[00110] 본 명세서에서 설명된 분할된 증폭기는 본 명세서에서 설명된 구성 가능한 소스 디제너레이션 인덕턴스를 갖는 다중-출력 증폭기들(예를 들어, LNA들)은 IC, 아날로그 IC, RFIC, 믹싱된-신호 IC, ASIC, PCB(printed circuit board), 전자 디바이스 등 상에서 구현될 수 있다. 분할된 증폭기들은 또한 CMOS(complementary metal oxide semiconductor), NMOS(N-channel MOS), PMOS(P-channel MOS), BJT(bipolar junction transistor), BiCMOS(bipolar-CMOS), SiGe(silicon germanium), GaAs(gallium arsenide), HBT들(heterojunction bipolar transistors), HEMT들(high electron mobility transistors), SOI(silicon-on-insulator) 등과 같은 다양한 IC 프로세스 기술들로 제조될 수 있다.
[00111] 본 명세서에서 설명된 분할된 증폭기들을 구현하는 장치는 자립형 디바이스일 수 있거나, 또는 더 큰 디바이스의 부분일 수 있다. 디바이스는 (i) 자립형 IC, (ii) 데이터 및/또는 명령들을 저장하기 위한 메모리 IC들을 포함할 수 있는 하나 또는 그 초과의 IC들의 세트, (iii) RFR(RF receiver) 또는 RTR(RF transmitter/receiver)과 같은 RFIC, (iv) MSM(mobile station modem)과 같은 ASIC, (v) 다른 디바이스들 내에 임베딩될 수 있는 모듈, (vi) 수신기, 셀룰러 전화, 무선 디바이스, 핸드셋, 또는 모바일 유닛, (vii) 기타 등일 수 있다.
[00112] 하나 또는 그 초과의 예시적인터페이스 설계들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 결합으로 구현될 수 있다. 소프트웨어로 구현되는 경우, 상기 기능들은 컴퓨터 판독 가능한 매체 상에 하나 또는 그 초과의 명령들 또는 코드로서 저장되거나, 또는 이들을 통해 전송될 수 있다. 컴퓨터 판독 가능한 매체는 컴퓨터 저장 매체, 및 일 장소에서 다른 장소로 컴퓨터 프로그램의 이전을 용이하게 하는 임의의 매체를 포함하는 통신 매체 둘 다를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용한 매체일 수 있다. 예를 들어, 이러한 컴퓨터 판독 가능한 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조의 형태로 원하는 프로그램 코드를 저장하거나 전달하는데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있지만, 이들로 제한되는 것은 아니다. 또한, 임의의 연결 수단이 컴퓨터 판독 가능한 매체로 적절히 칭해질 수 있다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 라인(DSL), 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들을 이용하여 전송되는 경우, 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들이 매체의 정의 내에 포함된다. 여기서 사용되는 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광 디스크(disc), 디지털 다용도 디스크(disc)(DVD), 플로피 디스크(disk), 및 블루-레이 디스크(disc)를 포함하며, 여기서 디스크(disk)는 보통 데이터를 자기적으로 재생하지만, 디스크(disc)는 레이저를 통해 광학적으로 데이터를 재생한다. 상기 것들의 조합들 역시 컴퓨터 판독 가능한 매체의 범위 내에 포함되어야 한다.
[00113] 본 개시의 이전 설명은 임의의 당업자가 본 개시를 실시 또는 이용하는 것을 가능케 하기 위해 제공된다. 본 개시에 대한 다양한 수정들은 당업자들에게 쉽게 자명하게 될 것이며, 본 명세서에서 정의된 일반적인 원리들은 본 개시의 범위로부터 벗어남 없이 다른 변동물들에 적용될 수 있다. 따라서 본 개시는 본 명세서에서 설명된 예들 및 설계들로 제한되도록 의도되는 것이 아니라 본 명세서에서 기재된 원리들 및 신규한 특징들과 부합하는 최광의의 범위로 허여될 것이다.

Claims (20)

  1. 장치로서,
    증폭기 입력에 커플링되는 제 1 증폭기 회로;
    상기 제 1 증폭기 회로와 병렬로 그리고 상기 증폭기 입력에 커플링되는 제 2 증폭기 회로; 및
    상기 증폭기 입력에 커플링되는 선형화 회로
    를 포함하고,
    상기 제 1 및 제 2 증폭기 회로들은 제 1 모드에서 인에이블되고, 상기 제 1 및 제 2 증폭기 회로들 중 하나는 제 2 모드에서 인에이블되고, 상기 선형화 회로는 상기 제 2 모드에서 인에이블되고 상기 제 1 모드에서 디스에이블되고,
    상기 선형화 회로는 이득 제어 신호를 수신하고, 상기 선형화 회로는 상기 이득 제어 신호에 기초하여 인에이블되거나 또는 디스에이블되는,
    장치.
  2. 제 1 항에 있어서,
    상기 제 1 증폭기 회로는,
    상기 증폭기 입력에 커플링되는 제 1 이득 트랜지스터; 및
    상기 제 1 이득 트랜지스터와 증폭기 출력 간에 커플링되는 제 1 캐스코드 트랜지스터를 포함하고,
    상기 제 2 증폭기 회로는,
    상기 증폭기 입력에 커플링되는 제 2 이득 트랜지스터; 및
    상기 제 2 이득 트랜지스터와 상기 증폭기 출력 간에 커플링되는 제 2 캐스코드 트랜지스터를 포함하는,
    장치.
  3. 제 1 항에 있어서,
    상기 제 1 증폭기 회로는,
    상기 증폭기 입력에 커플링되는 제 1 이득 트랜지스터;
    상기 제 1 이득 트랜지스터와 제 1 증폭기 출력 간에 커플링되는 제 1 캐스코드 트랜지스터; 및
    상기 제 1 이득 트랜지스터와 제 2 증폭기 출력 간에 커플링되는 제 2 캐스코드 트랜지스터를 포함하고,
    상기 제 2 증폭기 회로는,
    상기 증폭기 입력에 커플링되는 제 2 이득 트랜지스터;
    상기 제 2 이득 트랜지스터와 상기 제 1 증폭기 출력 간에 커플링되는 제 3 캐스코드 트랜지스터; 및
    상기 제 2 이득 트랜지스터와 상기 제 2 증폭기 출력 간에 커플링되는 제 4 캐스코드 트랜지스터를 포함하는,
    장치.
  4. 제 1 항에 있어서,
    상기 제 1 증폭기 회로는,
    상기 증폭기 입력에 커플링되는 제 1 이득 트랜지스터;
    제 2 증폭기 입력에 커플링되는 제 2 이득 트랜지스터;
    상기 제 1 이득 트랜지스터와 제 1 증폭기 출력 간에 커플링되는 제 1 캐스코드 트랜지스터; 및
    상기 제 2 이득 트랜지스터와 제 2 증폭기 출력 간에 커플링되는 제 2 캐스코드 트랜지스터를 포함하고,
    상기 제 2 증폭기 회로는,
    상기 증폭기 입력에 커플링되는 제 3 이득 트랜지스터;
    상기 제 2 증폭기 입력에 커플링되는 제 4 이득 트랜지스터;
    상기 제 3 이득 트랜지스터와 상기 제 1 증폭기 출력 간에 커플링되는 제 3 캐스코드 트랜지스터; 및
    상기 제 4 이득 트랜지스터와 상기 제 2 증폭기 출력 간에 커플링되는 제 4 캐스코드 트랜지스터를 포함하는,
    장치.
  5. 제 1 항에 있어서,
    상기 선형화 회로는,
    상기 증폭기 입력과 회로 접지 간에 그리고 직렬로 커플링되는 레지스터 및 스위치를 포함하는,
    장치.
  6. 제 5 항에 있어서,
    상기 선형화 회로는,
    상기 증폭기 입력과 회로 접지 간에 그리고 상기 레지스터 및 상기 스위치와 직렬로 커플링되는 커패시터
    를 더 포함하는,
    장치.
  7. 제 6 항에 있어서,
    상기 선형화 회로는,
    바이어스 전압과 상기 커패시터 간에 커플링되고, 상기 선형화 회로가 디스에이블될 때 상기 커패시터를 상기 바이어스 전압으로 사전-충전하도록 동작 가능한 제 2 스위치
    를 더 포함하는,
    장치.
  8. 제 1 항에 있어서,
    상기 1 모드는 고-이득 모드에 대응하고, 상기 제 2 모드는 저-이득 모드에 대응하고, 상기 제 1 및 제 2 증폭기 회로들은 상기 고-이득 모드에서 제 1 이득을 제공하고, 상기 제 1 또는 제 2 증폭기 회로는 상기 저-이득 모드에서 제 2 이득을 제공하고, 상기 제 2 이득은 상기 제 1 이득보다 더 낮은,
    장치.
  9. 제 2 항에 있어서,
    상기 제 1 이득 트랜지스터의 게이트와 소스 간에 커플링되는 구성 가능한 매칭 커패시터(configurable matching capacitor)
    를 더 포함하는,
    장치.
  10. 제 9 항에 있어서,
    상기 구성 가능한 매칭 커패시터는,
    상기 제 1 및 제 2 증폭기 회로들을 포함하는 증폭기의 입력 매칭을 위한 커패시터; 및
    상기 커패시터에 커플링되고 상기 제 1 이득 트랜지스터의 게이트와 소스 간에서 상기 커패시터를 커플링 또는 디커플링하도록 동작 가능한 스위치
    를 포함하는,
    장치.
  11. 제 10 항에 있어서,
    상기 커패시터는 조정 가능한 커패시턴스를 갖는,
    장치.
  12. 제 2 항에 있어서,
    상기 제 1 이득 트랜지스터의 게이트에 커플링되는 입력 매칭 회로
    를 더 포함하는,
    장치.
  13. 제 12 항에 있어서,
    상기 입력 매칭 회로는,
    상기 입력 매칭 회로의 입력과 출력 간에 커플링되는 인덕터를 포함하는,
    장치.
  14. 제 1 항에 있어서,
    상기 제 1 증폭기 회로는 상기 제 1 및 제 2 증폭기 회로들을 포함하는 증폭기의 2/3에 대응하고, 상기 제 2 증폭기 회로는 상기 증폭기의 1/3에 대응하는,
    장치.
  15. 제 1 항에 있어서,
    상기 제 1 및 제 2 증폭기 회로들은 각각 상기 제 1 및 제 2 증폭기 회로들을 포함하는 증폭기의 1/2에 대응하는,
    장치.
  16. 방법으로서,
    제 1 모드에서 증폭기 입력에 커플링되는 제 1 및 제 2 증폭기 회로들로 입력 라디오 주파수(RF) 신호를 증폭하는 단계;
    제 2 모드에서 상기 제 1 및 제 2 증폭기 회로들 중 하나로 상기 입력 RF 신호를 증폭하는 단계;
    상기 제 2 모드에서 상기 증폭기 입력에 커플링되는 선형화 회로를 인에이블하는 단계; 및
    상기 제 1 모드에서 상기 선형화 회로를 디스에이블하는 단계
    를 포함하고,
    상기 선형화 회로는 이득 제어 신호를 수신하고, 상기 선형화 회로는 상기 이득 제어 신호에 기초하여 인에이블되거나 또는 디스에이블되는,
    방법.
  17. 제 16 항에 있어서,
    상기 제 1 모드에서 상기 제 1 증폭기 회로의 이득 트랜지스터의 게이트와 소스 간에 커패시터를 커플링하는 단계; 및
    상기 제 2 모드에서 상기 이득 트랜지스터의 게이트와 소스 간에서 상기 커패시터를 연결해제하는 단계
    를 더 포함하는,
    방법.
  18. 제 16 항에 있어서,
    상기 제 1 모드에서 상기 제 1 및 제 2 증폭기 회로들로 그리고 상기 제 2 모드에서 상기 제 1 및 제 2 증폭기 회로들 중 상기 하나로 제 1 및 제 2 출력 RF 신호들을 생성하는 단계
    를 더 포함하는,
    방법.
  19. 장치로서,
    증폭기 입력에 커플링되는 증폭을 위한 제 1 수단;
    상기 증폭을 위한 제 1 수단과 병렬로 그리고 상기 증폭기 입력에 커플링되는 증폭을 위한 제 2 수단; 및
    상기 증폭기 입력에 커플링되는 선형화를 위한 수단
    을 포함하고,
    상기 증폭을 위한 제 1 및 제 2 수단은 제 1 모드에서 인에이블되고, 상기 증폭을 위한 제 1 및 제 2 수단 중 하나는 제 2 모드에서 인에이블되고, 상기 선형화를 위한 수단은 상기 제 2 모드에서 인에이블되고 상기 제 1 모드에서 디스에이블되고,
    상기 선형화를 위한 수단은 이득 제어 신호를 수신하고, 상기 선형화를 위한 수단은 상기 이득 제어 신호에 기초하여 인에이블되거나 또는 디스에이블되는,
    장치.
  20. 제 19 항에 있어서,
    상기 증폭을 위한 제 1 수단에 커플링되는 용량성 매칭을 위한 수단
    을 더 포함하는,
    장치.
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