JP6951293B2 - 半導体装置 - Google Patents
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Description
図3は、第1実施形態に係る半導体装置1を示す回路図である。この半導体装置1は、例えば、SOI基板上に形成される。半導体装置1は、入力された高周波信号を低雑音で増幅する回路である。
前述の実施形態においてさらに制限を課すことにより、より性能を向上させることも可能である。本変形例においては、第2MOSFET FET21及び第3MOSFET FET22のドレインコンダクタンスを第1MOSFET FET1よりも小さくすることにより性能の向上を図る。
第2MOSFET FET21及び第3MOSFET FET22のゲート長を第1MOSFET FET1のゲート長よりも大きくする。これに加えて、第2MOSFET FET21及び第3MOSFET FET22のゲート酸化膜厚を第1MOSFET FET1のゲート酸化膜厚よりも厚くしてもよい。
図17は、第2実施形態に係る半導体装置1を示す図である。本実施形態に係る半導体装置1は、単一出力モードと、スプリット出力モードとにおいて、増幅された高周波信号がソース−ドレイン間を通過する、ゲートが接地しているMOSFETの個数を変化させようとするものである。また、図18は、単一出力モード及びスプリット出力モードにおけるそれぞれの端子に印加する電圧を示す図である。図4と同様であるので、詳しい説明は省略する。
前述の実施形態において歪み補償ユニットを備えることにより、さらにIIP3特性を向上させることが可能となる。本変形例においては、単一出力モードにおける歪み補償ユニットとして、IIP3補償ユニットA1が第1MOSFET FET1のドレインに接続され、スプリット出力モードにおける歪み補償ユニットとして、IIP3補償ユニットA21、A22がそれぞれ第4MOSFET FET31のドレイン、第5MOSFET FET32のドレインに接続されている。このうち、IIP3補償ユニットA1は、単一出力モードの場合においてのみ機能するように、Cont6等により制御されるように接続されてもよい。
図40は、第3実施形態に係る半導体装置1を示す図である。本実施形態に係る半導体装置1は、単一出力モードと、スプリット出力モードとにおいて、主にスプリット出力モードの場合に用いられる信号分岐領域におけるLC共振回路を明示的にアクティブにするか否かを制御するものである。また、図41は、単一出力モード及びスプリット出力モードにおけるそれぞれの端子に印加する電圧を示す図である。図4と同様であるので、詳しい説明は省略する。
前述の実施形態においては、キャパシタC1を出力モードにおいてアクティブにするか否かを制御することによりアイソレーション特性を向上させたが、本変形例ではさらに、入出力の整合用の回路を備えるものである。
2:入出力回路
Sw1、Sw2、Sw31、Sw32、Sw33:スイッチ
FET1、FET21、FET22:n型MOSFET
L1a、L1b:インダクタ
C1:キャパシタ
RFin:入力ポート
LNA_OUT1、LNA_OUT2:出力ポート
Claims (8)
- 高周波信号がゲートに入力される第1トランジスタと、
前記第1トランジスタのドレインと一方の端子が直列に接続され、それぞれが並列に接続される、第1スイッチ、第2スイッチ及び第3スイッチと、
前記第1スイッチの他方の端子と接続されるソースと、高周波成分が接地されたゲートとを備える、第2トランジスタと、
前記第2スイッチの他方の端子と接続されるソースと、高周波成分が接地されたゲートとを備える、第3トランジスタと、
前記第3スイッチの他方の端子と一方の端子が直列に接続され、それぞれが並列に接続される、第1インダクタ及び第2インダクタと、
一方の端子が前記第1インダクタの他方の端子と接続され、他方の端子が前記第2トランジスタのソースと接続される、第4スイッチと、
一方の端子が前記第2インダクタの他方の端子と接続され、他方の端子が前記第3トランジスタのソースと接続される、第5スイッチと、
前記第4スイッチの一方の端子と、前記第5スイッチの一方の端子との間に接続される、キャパシタと、
を備え、高周波信号が入力されると、低雑音で増幅した信号を、前記第2トランジスタ及び前記第3トランジスタの少なくとも一方から出力する、半導体装置。 - 前記第1トランジスタ、前記第2トランジスタ及び前記第3トランジスタは、MOSFETを備え、
前記第1トランジスタのゲート長は、前記第2トランジスタのゲート長及び前記第3トランジスタのゲート長よりも短く、かつ、前記第1トランジスタのゲート酸化膜厚は、前記第2トランジスタのゲート酸化膜厚及び前記第3トランジスタのゲート酸化膜厚よりも薄い、請求項1に記載の半導体装置。 - 高周波信号がゲートに入力される第1トランジスタと、
前記第1トランジスタのドレインと一方の端子が直列に接続され、それぞれが並列に接続される、第1スイッチ、第2スイッチ及び第3スイッチと、
前記第1スイッチの他方の端子と接続されるソースと、高周波成分が接地されたゲートとを備える、第2トランジスタと、
前記第2スイッチの他方の端子と接続されるソースと、高周波成分が接地されたゲートとを備える、第3トランジスタと、
前記第3スイッチの他方の端子と一方の端子が直列に接続され、それぞれが並列に接続される、第1インダクタ及び第2インダクタと、
前記第1インダクタの他方の端子と接続されるソースと、高周波成分が接地されたゲートとを備える、第4トランジスタと、
前記第2インダクタの他方の端子と接続されるソースと、高周波成分が接地されたゲートとを備える、第5トランジスタと、
一方の端子が前記第4トランジスタのドレインと接続され、他方の端子が前記第2トランジスタのソースと接続される、第4スイッチと、
一方の端子が前記第5トランジスタのドレインと接続され、他方の端子が前記第3トランジスタのソースと接続される、第5スイッチと、
前記第4トランジスタのソースと、前記第5トランジスタのソースとの間に接続される、キャパシタと、
を備え、高周波信号が入力されると、低雑音で増幅した信号を、前記第2トランジスタ及び前記第3トランジスタの少なくとも一方から出力する、半導体装置。 - 前記第4トランジスタのドレイン、前記第5トランジスタのドレイン、及び、前記第1トランジスタのドレインのそれぞれに、歪み補償回路を接続する、請求項3に記載の半導体装置。
- 入力された高周波信号を、1の出力ポートから出力する場合に、前記第1スイッチ及び前記第2スイッチのうち、出力するポートに接続されるスイッチをオンに、他方のスイッチをオフにするとともに、前記第2トランジスタ及び前記第3トランジスタのうち、当該他方のスイッチと接続されるトランジスタのドレインを接地させ、かつ、前記第3スイッチ、前記第4スイッチ及び前記第5スイッチをオフにし、
入力された高周波信号を、2の出力ポートから出力する場合に、前記第1スイッチ及び前記第2スイッチをオフにし、前記第3スイッチ、前記第4スイッチ及び前記第5スイッチをオンにする、
請求項1乃至請求項4のいずれかに記載の半導体装置。 - 高周波信号がゲートに入力される第1トランジスタと、
一方の端子が、前記第1トランジスタのドレインと直列に接続される、第1インダクタと、
前記第1インダクタと並列接続となるように、一方の端子が、前記第1トランジスタのドレインと直列に接続される、第2インダクタと、
一方の端子が、前記第1インダクタの他方の端子と直列に接続される、第1スイッチと、
一方の端子が、前記第2インダクタの他方の端子と直列に接続される、第2スイッチと、
前記第1スイッチの他方の端子と接続されるソースと、高周波成分が接地されたゲートとを備える、第2トランジスタと、
前記第2スイッチの他方の端子と接続されるソースと、高周波成分が接地されたゲートとを備える、第3トランジスタと、
一方の端子が、前記第1インダクタの他方の端子と接続される、第3スイッチと、
一方の端子が、前記第2インダクタの他方の端子と接続される、第4スイッチと、
前記第3スイッチの他方の端子と、前記第4スイッチの他方の端子との間に接続される、キャパシタと、
を備え、高周波信号が入力されると、低雑音で増幅した信号を、前記第2トランジスタ及び前記第3トランジスタの少なくとも一方から出力する、半導体装置。 - ソースが前記第2トランジスタのドレインと接続される、第4トランジスタと、
ソースが前記第3トランジスタのドレインと接続される、第5トランジスタと、
をさらに備える、請求項6に記載の半導体装置。 - 入力された高周波信号を、1の出力ポートから出力する場合に、前記第1スイッチ及び前記第2スイッチのうち、出力するポートに接続されるスイッチをオンに、他方のスイッチをオフにするとともに、前記第2トランジスタ及び前記第3トランジスタのうち、当該他方のスイッチと接続されるトランジスタのドレインを接地させ、かつ、前記第3スイッチ及び前記第4スイッチをオフにし、
入力された高周波信号を、2の出力ポートから出力する場合に、前記第1スイッチ及び前記第2スイッチをオンにし、前記第3スイッチ及び前記第4スイッチをオンにする、
請求項6又は請求項7に記載の半導体装置。
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