JP6110034B2 - 構成可能な相互結合ソースディジェネレーションインダクタを持つ増幅器 - Google Patents

構成可能な相互結合ソースディジェネレーションインダクタを持つ増幅器 Download PDF

Info

Publication number
JP6110034B2
JP6110034B2 JP2016525604A JP2016525604A JP6110034B2 JP 6110034 B2 JP6110034 B2 JP 6110034B2 JP 2016525604 A JP2016525604 A JP 2016525604A JP 2016525604 A JP2016525604 A JP 2016525604A JP 6110034 B2 JP6110034 B2 JP 6110034B2
Authority
JP
Japan
Prior art keywords
inductor
transistor
coupled
inductors
source degeneration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2016525604A
Other languages
English (en)
Other versions
JP2016524432A (ja
Inventor
ジン、ジャン
ユーセフ、アーメド・エー
チャン、リ−チュン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of JP2016524432A publication Critical patent/JP2016524432A/ja
Application granted granted Critical
Publication of JP6110034B2 publication Critical patent/JP6110034B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/56—Modifications of input or output impedances, not otherwise provided for
    • H03F1/565—Modifications of input or output impedances, not otherwise provided for using inductive elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Description

[0001] 本開示は一般に電子機器、より詳細には増幅器に関する。
[0002] 無線通信システム(wireless communication system)における無線デバイス(例えば、セルラフォンまたはスマートフォン)は、双方向通信のためのデータを送信および受信し得る。無線デバイスはデータ送信のための送信機およびデータ受信のための受信機を含み得る。データ送信に関し、送信機はデータで局部発振器(ＬＯ)信号を変調して変調された信号を取得し、変調された信号を増幅して適切な送信パワーレベルを有する出力無線周波数(ＲＦ)信号を取得し、出力ＲＦ信号をアンテナを介して基地局へ送信し得る。データ受信に関し、受信機は受信されたＲＦ信号をアンテナを介して取得し、受信されたＲＦ信号を増幅および処理して基地局によって送られたデータを回復する。
[0003] 無線デバイスは、異なる目的のために異なるタイプの増幅器を含み得る。例えば、無線デバイスは、受信機における低ノイズ増幅器（ＬＮＡ）、送信機における電力増幅器(ＰＡ)、受信機および／または送信機における可変利得増幅器(ＶＧＡ)を含み得る。増幅器は、利得、直線性などに関係した様々な要求を満たすことを必要とし得る。
図１は、無線システムと通信する無線デバイスを示す。 図２は、図１における無線デバイスのブロック図を示す。 図３は、固定のソースディジェネレーションインダクタを持つＬＮＡを示す。 図４は、構成可能な相互結合ソースディジェネレーションインダクタを持つＬＮＡを示す。 図５Ａは、正のカップリング係数を有する相互結合ソースディジェネレーションインダクタを持つ増幅器を示す。 図５Ｂは、負のカップリング係数を有する相互結合ソースディジェネレーションインダクタを持つ増幅器を示す。 図６は、ほとんど相互結合を持たない２つのソースディジェネレーションインダクタを示す。 図７は、正および負のカップリング係数をそれぞれ持つ相互結合ソースディジェネレーションインダクタを示す。 図８は、キャリアアグリゲーションをサポートする受信機の一部を示す。 図９Ａは、複数の出力および構成可能な相互結合ソースディジェネレーションインダクタを持つＬＮＡを示す。 図９Ｂは、複数の出力および構成可能な相互結合ソースディジェネレーションインダクタを持つＬＮＡを示す。 図９Ｃは、複数の出力および構成可能な相互結合ソースディジェネレーションインダクタを持つＬＮＡを示す。 図９Ｄは、複数の出力および構成可能な相互結合ソースディジェネレーションインダクタを持つＬＮＡを示す。 図１０は、増幅を行うための処理を示す。
[0014] 以下に述べられる詳細な説明は、本開示の例証的な設計の説明として意図されるものであり、本開示が実施されることができる唯一の設計を表すよう意図されるものではない。「例示的な（exemplary）」という用語は、ここで「例、実例、または例示を提供する」という意味で使用される。「例証的」として本明細書において説明される任意の設計は、別の設計に対して好ましいまたは有利であるとして必ずしも解釈されるべきではない。詳細な説明は、本開示の例証的な設計の完全な理解を提供することを目的とした特定の詳細を含む。本明細書において説明される例証的な設計がこれらの特定の詳細なしに実施されうることが、当業者にとって明らかとなるであろう。いくつかの実例において、知られている構造およびデバイスは、本明細書において提示されている例証的な設計の新規性を曖昧にすることを避けるためにブロック図形式で示される。
[0015] 構成可能な相互結合ソースディジェネレーションインダクタを持つ増幅器が本明細書に開示される。このような増幅器は、増幅器のための異なるソースディジェネレーションインダクタンスを得るように構成され得る複数の相互結合インダクタを含む。構成可能なソースディジェネレーションインダクタンスが増幅器の性能を向上し別の利点を提供し得る。構成可能な相互結合ソースディジェネレーションインダクタを持つ増幅器は、無線通信デバイスのような様々な電子機器のために使用され得る。
[0016] 図１は、無線通信システム１２０および１２２と通信する無線デバイス１１０を示す。各無線システムは、ロングタームエボリューション（ＬＴＥ（登録商標））システム、符号分割多元接続（ＣＤＭＡ）システム、グローバル移動体通信（ＧＳＭ（登録商標））システム、無線ローカルエリアネットワーク（ＷＬＡＮ）システム、または他の何らかの無線システムであり得る。ＣＤＭＡシステムは、広帯域ＣＤＭＡ（ＷＣＤＭＡ（登録商標））、CDMA 1X、時分割同期ＣＤＭＡ（ＴＤ−ＳＣＤＭＡ）、またはＣＤＭＡの何らかの他のバージョンを実装し得る。簡潔さのために、図１は、２つの基地局１３０および１３２と１つのシステムコントローラ１４０を含む無線システム１２０、並びに１つの基地局１３４を含む無線システム１２２を示す。一般に、無線システムは、任意の数の基地局および任意のセットのネットワークエンティティを含み得る。基地局がまた、ノードＢ、発展型ノードＢ(ｅＮＢ)、アクセスポイント、などと呼ばれ得る。
[0017] 無線デバイス１１０はまた、ユーザ機器（ＵＥ）、移動局、端末、アクセス端末、加入者ユニット、局、などと呼ばれ得る。無線デバイス１１０は、セルラ電話、スマートフォン、タブレット、無線モデム、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、ラップトップコンピュータ、スマートブック、ネットブック、コードレス電話、無線ローカルループ（ＷＬＬ）局、Ｂｌｕｅｔｏｏｔｈ（登録商標）デバイス、などであり得る。無線デバイス１１０は、無線システム１２０および／または１２２と通信し得る。無線デバイス１１０はまた、放送局からの信号、１つまたは複数のグローバルナビゲーション衛星システム（ＧＮＳＳ）における衛星（例えば、衛星１５０）からの信号、などを受信し得る。無線デバイス１１０は、ＬＴＥ、ＷＣＤＭＡ、CDMA 1X、ＴＤ−ＳＣＤＭＡ、ＧＳＭ、８０２.１１、などのような無線通信のための１つまたは複数の無線技術(radio technologies)をサポートし得る。
[0018] 図２は、図１における無線デバイス１１０の例示的な設計のブロック図を示す。この例示的な設計では、無線デバイス１１０が、一次アンテナ２１０に結合されたトランシーバ２２０、二次アンテナ２１２に結合されたトランシーバ２２２、およびデータプロセッサ／コントローラ２８０を含む。トランシーバ２２０は、アンテナインターフェース回路２２４、Ｋ個のＬＮＡ２３０ａ乃至２３０ｋ、受信回路２４０、送信回路２５０、およびＫ個の電力増幅器(PA)２６０ａ乃至２６０ｋを含み、ここでＫは任意の整数値であり得る。トランシーバ２２２は、アンテナインターフェース回路２２６、Ｍ個のＬＮＡ２３２ａ乃至２３２ｍ、受信回路２４２、送信回路２５２、およびＭ個のＰＡ２６２ａ乃至２６２ｍを含み、ここでＭは任意の整数値であり得る。トランシーバ２２０および２２２は、複数の周波数帯域、キャリアアグリゲーション、複数の無線技術、複数の無線システム、受信ダイバーシチ、送信ダイバーシチ、複数の送信アンテナから複数の受信アンテナへの多入力多出力(ＭＩＭＯ)送信、など、またはこれらの任意の組合せをサポートし得る。
[0019] データ受信に関し、アンテナ２１０は、基地局および／または他の送信機局からの信号を受信し、受信されたＲＦ信号をアンテナインターフェース回路２２４へ供給する。インターフェース回路２２４は１つまたは複数の入力ＲＦ信号を１つまたは複数の選択されたＬＮＡ２３０へ供給する。アンテナインターフェース回路２２４は、スイッチ、デュプレクサ、ダイプレクサ、送信フィルタ、受信フィルタ、整合回路、方向性結合器、などを含み得る。各選択されたＬＮＡ２３０はその入力ＲＦ信号を増幅し、１つまたは複数の増幅されたＲＦ信号を受信回路２４０へ供給する。受信回路２４０は、各増幅されたＲＦ信号をＲＦからベースバンドへダウンコンバートし、ダウンコンバートされた信号をフィルタリングして増幅し、入力ベースバンド信号をデータプロセッサ２８０へ供給する。受信回路２４０は、ミキサ、フィルタ、増幅器、整合回路、発振器、ＬＯ発生器、位相ロックループ（ＰＬＬ）、などを含み得る。
[0020] データ送信に関し、データプロセッサ２８０は、送信されるべきデータを処理（例えば、符号化および変調）し、１つまたは複数の出力ベースバンド信号を送信回路２５０へ供給する。送信回路２５０は各出力ベースバンド信号を増幅し、フィルタリングし、ベースバンドからＲＦへアップコンバートし、結果の変調された信号を選択されたＰＡ２６０へ供給する。送信回路２５０は、増幅器、フィルタ、ミキサ、整合回路、発振器、ＬＯ発生器、ＰＬＬ、などを含み得る。各選択されたＰＡ２６０は、この変調された信号を増幅し、適切な送信電力レベルを有する出力ＲＦ信号を提供する。各選択されたＰＡ２６０からの出力ＲＦ信号は、アンテナインターフェース回路２２４を通じてルーティングされ、アンテナ２１０を介して送信される。
[0021] トランシーバ２２２内のＬＮＡ２３２、受信回路２４２、送信回路２５２、およびＰＡ２６２は、ＬＮＡ２３０、受信回路２４０、送信回路２５０、およびＰＡ２６０と同様の形式で動作し得る。トランシーバ２２０および２２２は図２に示されない他の回路を含み得る。トランシーバ２２０および２２２の全てまたは一部は、１つまたは複数のアナログ集積回路（ＩＣ）、ＲＦのＩＣ（ＲＦＩＣ）、混合信号ＩＣ、など上に実装され得る。例えば、ＬＮＡ２３０および受信回路２４０は、ＲＦＩＣ、などであり得る１つのモジュール上に実装され得る。トランシーバ２２０および２２２における回路はまた、他の形式で実装され得る。
[0022] データプロセッサ／コントローラ２８０は、無線デバイス１１０のための様々な機能を行い得る。例えば、データプロセッサ２８０は、受信機２４０および２４２を介して受信されているデータおよび送信機２５０および２５２を介して送信されているデータのための処理を行い得る。コントローラ２８０は、トランシーバ２２０および２２２内の様々な回路の動作を制御し得る。メモリ２８２は、データプロセッサ／コントローラ２８０のためのプログラムコードおよびデータを記憶し得る。データプロセッサ／コントローラ２８０は、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）および／または他のＩＣ上に実装され得る。
[0023] 図２は、２つのアンテナ２１０および２１２に結合された２つのトランシーバ２２０および２２２を持つ無線デバイス１１０の例示的な設計を示す。一般に、無線デバイスは、任意の数のトランシーバおよび任意の数のアンテナを含み得る。各トランシーバは、任意の数の周波数帯域、キャリアアグリゲーションのための任意の数のキャリア、任意の数の無線システム、任意の数の無線技術、などをサポートするために任意の数のＬＮＡおよび任意の数のＰＡを含み得る。
[0024] 図２におけるＬＮＡ２３０および２３２は、様々な回路設計でおよび様々なタイプのトランジスタで実現され得る。Ｎチャネル金属酸化膜半導体（ＮＭＯＳ： N-channel metal oxide semiconductor）トランジスタで実現されるＬＮＡのいくつかの典型的な設計が以下に説明される。
[0025] 図3は、固定のソースディジェネレーションインダクタを持つＬＮＡ３３０の概略図を示す。ＬＮＡ３３０は、ソースディジェネレーションインダクタ２３３２、利得トランジスタ３３４、およびカスコードトランジスタ３３６を含む。入力整合回路３１２は、入力ＲＦ信号(ＲＦｉｎ)を受け取る一端と、利得トランジスタ３３４のゲートに結合される他端とを有する。利得トランジスタ３３４は、インダクタ３３２の一端に結合された自身のソースと、カスコードトランジスタ３３６のソースに結合された自身のドレインとを有する。インダクタ３３２の他端は、回路グラウンド（circuit ground）に結合される。カスコードトランジスタ３３６は、制御信号(Ｖｂ)を受け取る自身のゲートと、負荷回路３８０に結合された自身のドレインとを有する。利得トランジスタ３３４およびカスコードトランジスタ３３６は、図３に示されるようにＮＭＯＳトランジスタで、あるいは他の種類のトランジスタで実現され得る。
[0026] ＬＮＡ３３０内では、利得トランジスタ３３４がＲＦｉｎ信号を増幅して増幅信号を提供する。カスコードトランジスタ３３６はこの増幅信号を緩衝(buffer)し、出力ＲＦ信号(ＲＦｏｕｔ)を負荷回路３８０へ供給する。ソースディジェネレーションインダクタ３３２はいくつかの機能を行う。第１に、インダクタ３３２は、ＬＮＡ３３０が良好なダイナミックレンジ(例えば、低ノイズ指数)を得て、低電力消費で受信機のための高い感度を達成することを可能にする。第２に、インダクタ３３２はＬＮＡ３３０の入力整合を助ける。
[0027] ＬＮＡは良好な性能(例えば、高いダイナミックレンジ、良好な直線性、および良好な入力整合)を得るために選択されるインダクタンスを有する固定のソースディジェネレーションインダクタを含み得る。このＬＮＡは構成可能な利得および／または他の構成可能な特性を有し得る。固定のソースディジェネレーションインダクタは、このＬＮＡの種々の可能な設定のために良好な性能を提供できないことがあり得る。
[0028] 本明細書の態様では、増幅器が複数の相互結合インダクタで実現されるプログラマブルソースディジェネレーションインダクタを含む。相互結合インダクタは増幅器のための異なるソースディジェネレーションインダクタンスを得るように構成され得る。増幅器は複数の動作モードをサポートし得る。増幅器は、増幅器のための良好な性能を得るために各動作モード毎の適切なソースディジェネレーションインダクタンスで構成され得る。
[0029] 図４は、構成可能な相互結合ソースディジェネレーションインダクタを持つＬＮＡ４３０の例示的な設計の概略図を示す。ＬＮＡ４３０は図２におけるＬＮＡ２３０および２３２のいずれかのために使用され得る。図４に示される例示的な設計において、ＬＮＡ４３０はプログラマブルインダクタ４３２、利得トランジスタ４３４、およびカスコードトランジスタ４３６を含む。入力整合回路４１２は、ＲＦ信号(ＲＦｉｎ)を受け取る一端と、利得トランジスタ４３４のゲートに結合された他端とを有する。入力整合回路４１２は入力整合回路４１２の入力および出力間に結合されたインダクタおよび／または(ii)他の回路コンポーネントを備え得る。利得トランジスタ４３４は、インダクタ４３２の一端に結合された自身のソースと、カスコードトランジスタ４３６のソースに結合された自身のドレインとを有する。インダクタ４３２はさらに回路グラウンドに結合される。カスコードドンジスタ４３６は、制御信号(Ｖｂ)を受け取る自身のゲートと、負荷回路４８０に結合された自身のドレインとを有する。利得トランジスタ４３４およびカスコードトランジスタ４３６は、図４に示されるようにＮＭＯＳトランジスタで、あるいは他のタイプのトランジスタで実現され得る。
[0030] 図４に示される例示的な設計では、負荷回路４８０が一次コイル４８４および二次コイル４８６を備えるトランジスタ４８２を含む。一次コイル４８４はカスコードトランジスタ４３６のドレインおよび電源(ＶＤＤ)間に結合される。二次コイル４８６は差動ＲＦ信号をダウンコンバータ(図４に示されない)へ供給する。
負荷回路４８０はまた、他の形式で実現され得る。別の例示的な設計では、負荷回路がインダクタおよび、ことによってＶＤＤ電源およびカスコードトランジスタのドレイン間に結合されるキャパシタを含み得る。また別の例示的な設計では、負荷回路が、ＶＤＤ電源に結合された自身のソースと、カスコードトランジスタ(例えばカスコードトランジスタ４３６)のドレインに結合された自身のドレインとを有するＰチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタを含み得る。ＰＭＯＳトランジスタはカスコードトランジスタに能動負荷を与え得る。
[0031] 図４に示される例示的な設計では、プログラマブルインダクタ４３２が、並列に結合された２つの構成可能な相互結合ソースディジェネレーションインダクタ４４２および４４４を含む。インダクタ４４２は、利得トランジスタ４３４のソースに結合された一端と、回路グラウンドに結合された他端とを有する。インダクタ４４４は、利得トランジスタ４３４のソースに結合された一端と、トランジスタ４４６のドレインに結合された他端とを有する。トランジスタ４４６は回路グラウンドに結合された自身のソースと、モード制御信号(Ｍｏｄｅ)を受け取る自身のゲートとを有する。インダクタ４４４およびトランジスタ４４６は直列に結合され、この直列の組合せはインダクタ４４２と並列に結合される。トランジスタ４４６は、(ｉ)インダクタ４４４をインダクタ４４２と並列に結合させるために閉じられ、(ｉｉ)インダクタ４４２との並列な組合せからインダクタ４４４を切り離すために開かれるスイッチとして動作する。インダクタ４４２はＬ１のインダクタンスを有し、インダクタ４４４はＬ２のインダクタンスを有する。
[0032] ＬＮＡ４３０は、プログラマブルインダクタ４３２の異なる構成に関連付けされ得る複数の動作モードをサポートし得る。第１のモードでは、トランジスタ４４６がオフされ、インダクタ４４２だけが利得トランジスタ４３４のソースおよび回路グラウンド間に結合される。第１のモードにおいて、ソースディジェネレーションインダクタンスは、
Figure 0006110034
として表現でき、ここでＬｏｆｆは、オフされたトランジスタ４４６を伴うソースディジェネレーションインダクタンスである。
[0033] 第２のモードでは、トランジスタ４４６がオンされ、インダクタ４４２および４４４の両方が利得トランジスタ４３４のソースおよび回路グラウンド間に結合される。インダクタ４４２および４４４は相互に結合される。相互結合の量はカップリング係数Ｋによって定量化され得る。第１のモードにおいて、ソースディジェネレーションインダクタンスは、
Figure 0006110034
として表現でき、ここでＬｏｎは、オンされたトランジスタ４４６を伴うソースディジェネレーションインダクタンスであって、Ｍは相互結合によるインダクタ４４２および４４４の相互インダクタンスである。
[0034]
相互結合のないインダクタ４４２および４４４の並列な組合せのインダクタンスは、
Figure 0006110034
として与えられる。式（２）に示されるように、Ｌｏｎインダクタンスは (ｉ)相互インダクタンスＭを加えたＬ１インダクタンスと、(ｉｉ)相互インダクタンスＭを加えたＬ２インダクタンスとの並列な組合せに等しい。
[0035] カップリング係数Ｋは正の符号(Ｋ＞０)または負の符号(Ｋ＜０)を有する。カップリング係数の符号はインダクタ４４２および４４４を実現するために用いられる導体の向き、および／またはレイアウトに依存し得る。正のカップリング係数(Ｋ＞０)については、相互結合がゼロよりも大きく(Ｍ＞０)、ＬｏｎインダクタンスがＬｐａｒａｌｌｅｌインダクタンスよりも大きい(Ｌｏｎ＞Ｌｐａｒａｌｌｅｌ)。逆に、負のカップリング係数(Ｋ＜０)については、相互結合がゼロよりも小さく(Ｍ＜０)、ＬｏｎインダクタンスがＬｐａｒａｌｌｅｌインダクタンスよりも小さい(Ｌｏｎ＜Ｌｐａｒａｌｌｅｌ)。正のカップリング係数は、(ｉ)所与のＬ２インダクタンスのためのＬｏｎインダクタンスを増大させる、または(ｉｉ)所望のＬｏｎインダクタンスのためのインダクタ４４４(すなわち、Ｌ２)のサイズを低減することに使用され得る。負のカップリング係数は、所与のＬ２インダクタンスのためにＬｏｎインダクタンスを低減することに使用され得る。
[0036] 図５Ａは、正のカップリング係数を有する相互結合ソースディジェネレーションインダクタを持つ増幅器５３０ａの例示的設計を示す。増幅器５３０ａは、利得トランジスタ５３４、カスコードトランジスタ５３６、およびソースディジェネレーションのためのプログラマブルインダクタ５３２ａを含む。図５Ａに示される例示的な設計では、プログラマブルインダクタ５３２ａが２つの構成可能な相互結合インダクタ５４２および５４４を含む。インダクタ５４２は利得トランジスタ５３４のソースおよびノードＡ間に結合される。インダクタ５４４はスイッチ５４６と直列に結合され、この直列の組合せが利得トランジスタ５３４のソースおよびノードＡ間に結合される。インダクタ５４２および５４４は正のカップリング係数(＋Ｋ、すなわちＫ＞０)を有する。図５Ａは、ノードＡと回路グラウンドとの間の直接接続(例えば、無視できるほどの寄生インダクタンス)を前提としている。
[0037] 表１は、種々の可能な正のカップリング係数についてのインダクタンスを示す。表１のコラム２は、インダクタ５４２および５４４間に無相互結合(Ｋ＝０)を持つ第１の場合について、インダクタ５４２のＬ１インダクタンス、インダクタ５４４のＬ２インダクタンス、相互インダクタンスＭ、インダクタ５３２ａのＬｏｎおよびＬｏｆｆインダクタンス、並びにＬｏｎ対Ｌｏｆｆの比を示す。コラム３は、インダクタ５４２および５４４間に０．３という正のカップリング係数を持つ第２の場合について、Ｌ１、Ｌ２、Ｍ、ＬｏｎおよびＬｏｆｆインダクタンス、並びにＬｏｆｆ／Ｌｏｎ比を一覧表示する。コラム４は、インダクタ５４２および５４４間に０．６という正のカップリング係数を持つ第３の場合について、Ｌ１、Ｌ２、Ｍ、ＬｏｎおよびＬｏｆｆインダクタンス、並びにＬｏｆｆ／Ｌｏｎ比を一覧表示する。
[0038] 表１に示されるように、３つの場合の全てについて、１．５ナノヘンリー(ｎＨ)の同じＬｏｆｆインダクタンスおよび０．７５ｎＨの同じＬｏｎインダクタンスが得られ得る。しかしながら、０．７５ｎＨのＬｏｎインダクタンスは、(ｉ)無相互結合を持つインダクタ５４４に関する１．５ｎＨの公称(nominal)Ｌ２インダクタンス、(ｉｉ)０．３のカップリング係数を持つインダクタ５４４に関する０．９ｎＨのより小さなＬ２インダクタンス、または(ｉｉｉ)０．６のカップリング係数を持つインダクタ５４４に関する０．６ｎＨのさらにより小さなＬ２インダクタンスと共に得られ得る。正のカップリング係数は、このため所与のＬｏｎインダクタンスのためのインダクタ５４４のサイズを低減することに使用され得る。
Figure 0006110034
[0039] 図５Ｂは、負のカップリング係数を有する相互結合ソースディジェネレーションインダクタを持つ増幅器５３０ｂの例示的な設計を示す。増幅器５３０ｂは利得トランジスタ５３４、カスコードトランジスタ５３６、およびソースディジェネレーションのためのプログラマブルインダクタ５３２ｂを含む。図５Ｂに示される例示的な設計では、プログラマブルインダクタ５３２ｂが２つの構成可能な相互結合インダクタ５５２および５５４を含む。インダクタ５５２は利得トランジスタ５３４のソースおよびノードＢ間に結合される。インダクタ５５４はスイッチ５５６と直列に結合され、この直列の組合せは利得トランジスタ５３４のソースおよびノードＢ間に結合される。インダクタ５５２および５５４は負のカップリング係数(−Ｋ、すなわちＫ＜０)を有する。寄生容量５５８がノードＢおよび回路グラウンド間に結合される。インダクタ５５８はインダクタ５５２および５５４の端から回路グラウンドへの経路配線(routing trace)によるものであり得る。この経路配線は比較的長いことがあり、インダクタ５５８に関するＬｇｎｄの無視できないインダクタンスをもたらすことがある。
[0040] スイッチ５５６が開かれたとき、ソースディジェネレーションインダクタンスが、
Figure 0006110034
のように表現され得る。式(４)に示されるように、規制インダクタ５５８はソースディジェネレーションインダクタンスを有効に増大する。
[0041] スイッチ５５６が閉じられたとき、ソースディジェネレーションインダクタンスが、
Figure 0006110034
のように表現され得る。式(５)における相互インダクタンスＭは、式(３)に示されるように決定される。
[0042] 表２は、種々の可能な負のカップリング係数についてのインダクタンスを示す。表２のコラム２は、インダクタ５５２および５５４間に無相互結合(Ｋ＝０)を持つ第１の場合について、インダクタ５５２のＬ１インダクタンス、インダクタ５５４のＬ２インダクタンス、相互インダクタンスＭ、ＬｏｎおよびＬｏｆｆインダクタンス、並びにＬｄｅｇｅｎ＿ｏｎおよびＬｄｅｇｅｎ＿ｏｆｆインダクタンスを示す。コラム３は、インダクタ５５２および５５４間に−０．３という負のカップリング係数を持つ第２の場合について、Ｌ１、Ｌ２、Ｍ、Ｌｏｎ、Ｌｏｆｆ、Ｌｄｅｇｅｎ＿ｏｎ、およびＬｄｅｇｅｎ＿ｏｆｆインダクタンスを一覧表示する。コラム４は、インダクタ５５２および５５４間に−０．６という負のカップリング係数を持つ第３の場合について、Ｌ１、Ｌ２、Ｍ、Ｌｏｎ、Ｌｏｆｆ、Ｌｄｅｇｅｎ＿ｏｎ、およびＬｄｅｇｅｎ＿ｏｆｆインダクタンスを一覧表示する。
[0043] 表２に示されるように、累進的にさらなる負の相互インダクタンスＭが、累進的なさらなるカップリング係数と共に得られ得る。これは、累進的な更なる負のカップリング係数のために累進的にさらなる負の結合インダクタンスをもたらすことになる。負のカップリング係数は、所望のＬｄｅｇｅｎ＿ｏｎインダクタンスがＬｇｎｄインダクタンスの存在するときに得られ得るように、Ｌｇｎｄインダクタンスを考慮または補償するためのＬｏｎインダクタンスを低減することに使用され得る。
Figure 0006110034
[0044] ＬＮＡのためのソースディジェネレーションインダクタは様々な形式で実現され得る。複数のインダクタは、所望のＬｏｎおよびＬｏｆｆソースディジェネレーションインダクタンスを得るために選択されることのできる特定のカップリング係数を有し得る。カップリング係数の大きさ(magnitude)および符号(sign)はインダクタのレイアウトおよび向きに依存し得る。
[0045] 図６は、ほとんど相互結合を持たない２つのソースディジェネレーションインダクタ６４２および６４４の例示的な設計を示す。インダクタ６４２は導体６５２で実現され、インダクタ６４４は導体６５４で実現される。導体６５２および６５４は同一の金属層上に並んで形成され、一緒にして利得トランジスタ(図６に示されない)のソースに結合された一端を有する。導体６５２の他端は回路グラウンドに結合される。導体６５４の他端は、スイッチとして動作するトランジスタ６４６に結合される。図６における例示的な設計は、インダクタ６４２および６４４を実現するために２倍の回路面接を利用する。
[0046] 図７Ａは、正のカップリング係数Ｋを持つ２つの相互結合ソースディジェネレーションインダクタ７４２および７４４の例示的な設計を示す。インダクタ７４２は導体７５２で実現され、導体７４４は導体７５４で実現される。導体７５４は導体７５２の内側に形成される。導体７５２および７５４は、正のＫを得るために同一方向(図７Ａにおいて時計回り)に形成される。導体７５２および７５４は同一金属層(例えば、図７Ａに示すように)上、または異なる金属層上に形成され得る。
[0047] 図７Ｂは、負のカップリング係数Ｋを持つ２つの相互結合ソースディジェネレーションインダクタ７４２および７４４の例示的な設計を示す。インダクタ７４２は導体７６２で実現され、導体７４４は導体７６４で実現される。導体７６２および７６４は負のＫを得るために反対方向に形成される。導体７６２および７６４は同一金属層(例えば、図７Ｂに示すように)上、または異なる金属層上に形成され得る。
[0048] 図７Ａおよび図７Ｂは相互結合インダクタの例示的なレイアウトを示す。相互結合インダクタは他の形式で実現され得る。例えば、相互結合インダクタは異なる金属層上で実現され得る。
[0049] 無線デバイス１１０は複数の周波数帯域(または単に、「帯域」)上の動作をサポートする。各帯域は複数の周波数の範囲(range)をカバーし得る。例えば、ＬＴＥリリース１１は、３５の帯域を規定し、それらはＬＴＥ／ＵＭＴＳ帯域とも称され、公に入手可能な文書３ＧＰＰ（登録商標） ＴＳ３６.１０１に記載される。無線デバイス１１０は１つまたは複数のＬＴＥ／ＵＭＴＳ帯域、および／または他の帯域をサポートする。
[0050] 無線デバイス１１０は、複数のキャリア上の動作であるキャリアアグリゲーションをサポートし得る。キャリアアグリゲーションはまた、マルチキャリア動作と呼ばれ得る。キャリアは、通信のために使用された周波数の範囲を指し、ある特定の特性に関連付けられ得る。例えば、キャリアは、キャリア上における動作を記述するシステム情報および／または制御情報に関連付けられ得る。キャリアはまた、コンポーネントキャリア（ＣＣ）、周波数チャネル、セル、などと呼ばれ得る。帯域は、１つまたは複数のキャリアを含み得る。各キャリアは、ＬＴＥにおいて最大２０ＭＨｚまでカバーし得る。無線デバイス１１０は、ＬＴＥリリース１１において１つまたは２つの帯域内において最大５つまでのキャリアで構成され得る。
[0051] 無線デバイス１１０は複数の送信された信号を異なる周波数で同時に受信する。これら複数の送信された信号は、キャリアアグリゲーションのために異なる周波数にある複数のキャリア上で１つまたは複数の基地局によって送られ得る。これら複数の送信された信号はまた、多地点協調（ＣｏＭＰ：coordinated multi-point）送信、ハンドオーバ、などのために異なる基地局によって送られ得る。これら複数の送信された信号はまた、ボイス／データ、またはデータ／データ、または音声／音声、などのコンカレントサービスのための異なる無線システムにおける基地局によって送られ得る。例えば、無線デバイス１１０は、デュアルＳＩＭ／デュアルスタンバイ（ＤＳＤＳ：dual SIM/dual standby）および／またはデュアルＳＩＭ／デュアルアクティブ（ＤＳＤＡ：dual SIM/dual-active）をサポートし得、ＬＴＥシステムとＧＳＭシステム、あるいはＴＤ−ＳＣＤＭＡシステムとＧＳＭシステム、あるいはＣＤＭＡシステムとＧＳＭシステム、などの複数の無線システムと同時に通信することが可能であり得る。
[0052] 図８は、複数の帯域上のキャリアアグリゲーションをサポートする受信機８２０の一部の例示的な設計の概略図を示す。受信機８２０は複数（Ｋ個）のＬＮＡ８３０ａ乃至８３０ｋおよび複数(Ｍ個)の負荷回路８８０ａ乃至８８０ｍを含み、ここでＫおよびＭは各々ゼロよりも大きい任意の整数である。Ｋ個のＬＮＡ８３０ａ乃至８３０ｋはＫ個の帯域Ｂ１乃至ＢＫをそれぞれサポートし得、Ｋ個の帯域Ｂ１乃至ＢＫについてそれぞれＫ個の入力ＲＦ信号ＲＦｉｎ１乃至ＲＦｉｎＫを受信し得る。各ＬＮＡ８３０は特定の帯域について入力ＲＦ信号を受信し得、 Ｍ個までの負荷回路８８０ａ乃至８８０ｍに結合されたＭ個までの出力を持ち得る。各負荷回路８８０は各ＬＮＡ８３０の一出力に結合された自身の入力および該当するダウンコンバータ(図８に示されない)に結合された自身の出力を有し得る。(Ｍ個の負荷回路８８０ａ乃至８８０ｍは、Ｍセットのキャリア(例えば、キャリアアグリゲーションのための)上で送られたダウンリンク信号を同時に受信するために使用され得るＭ個のダウンコンバータに結合され得る。
[0053]
一般に、任意の数のＬＮＡが任意の数の帯域をサポートするために使用され得る。各ＬＮＡは１つまたは複数の帯域のための１つまたは複数の入力と、１つまたは複数の負荷回路に結合された１つまたは複数の出力とを含み得る。ＬＮＡは、(ｉ)同一または異なる数の入力と、(ｉｉ)同一または異なる数の出力とを有し得る。ＬＮＡは任意の数の負荷回路に結合され得る。
[0054] 図９Ａは、構成可能な相互結合ソースディジェネレーションインダクタを持つ単入力多出力(ＳＩＭＯ)ＬＮＡ９３０ａの例示的な設計の概略図を示す。
ＬＮＡ９３０ａは、図２におけるＬＮＡ２３０および２３２のいずれか、または図８におけるＬＮＡ８３０のいずれかのために使用され得る。図９Ａに示される例示的な設計では、ＬＮＡ９３０ａがプログラマブルインダクタ９３２、利得トランジスタ９３４、および２つの利得トランジスタ９３６および９３８を含む。入力整合回路９１２は入力ＲＦ信号(ＲＦｉｎ)を受け取る一端、および利得トランジスタ９３４のゲートに結合された他端を有する。利得トランジスタ９３４は、インダクタ９３２の一端に結合された自身のソースと、カスコードトランジスタ９３６および９３８のソースに結合された自身のドレインとを有する。カスコードトランジスタ９３６は、第１の制御信号(Ｖｅｎ１)を受け取る自身のゲートと、負荷回路９８０に結合された自身のドレインとを有する。カスコードトランジスタ９３８は、第２の制御信号(Ｖｅｎ２)を受け取る自身のゲートと、負荷回路９９０に結合された自身のドレインとを有する。利得トランジスタ９３４とカスコードトランジスタ９３６および９３８は、図９Ａに示されるように、ＮＭＯＳトランジスタで、または他のタイプのトランジスタで実現され得る。
[0055] 図９Ａに示された例示的な設計では、プログラマブルインダクタ９３２が、並列に結合された２つの構成可能な相互結合ソースディジェネレーションインダクタ９４２および９４４を含む。インダクタ９４２は利得トランジスタ９３４のソースと回路グラウンドとの間に結合される。インダクタ９４４はトランジスタ９４６と直列に結合され、この直列の組合せは利得トランジスタ９３４のソースと回路グラウンドとの間に結合される。トランジスタ９４６は、閉じられたり 開かれたりし得るスイッチとして動作する。インダクタ９４２はＬ１のインダクタンスを有し、インダクタ９４４はＬ２のインダクタンスを有する。
[0056] 簡潔さのため、図９Ａは、２つまでの出力ＲＦ信号を例えば、キャリアアグリゲーションのために同時に受信された２セットまでのキャリアのための２つまでの負荷回路９８０および９９０へ供給する２つのカスコードトランジスタ９３６および９３８を含むＭＩＭＯ ＬＮＡ９３０ａを示す。一般に、ＳＩＭＯ ＬＮＡはＮ個までの出力ＲＦ信号を提供するためにＮ個の負荷回路に結合されたＮ個のカスコードトランジスタを含むことができ、ここでＮは１より大きい任意の整数値である。
[0057] ＳＩＭＯ ＬＮＡ９３０ａは、任意の与えられた時点において単出力モードまたは多出力モードで動作し得る。単出力モードでは、ＬＮＡ９３０ａが少なくとも１つの送信された信号(例えば１セットのキャリア上の)を備える入力ＲＦ信号を受け取り、１つの出力ＲＦ信号を１つのカスコードトランジスタ９３６または９３８を介して１つのダウンコンバータ回路へ供給する。多出力モードでは、ＬＮＡ９３０ａが少なくとも２つの送信された信号(例えば、２セットのキャリア上の)を備える入力ＲＦ信号を受け取り、２つの出力ＲＦ信号を２つのカスコードトランジスタ９３６または９３８を介して２つのダウンコンバータ回路(例えば、１つの出力ＲＦ信号をキャリアのセット毎に)へ供給する。各ダウンコンバータはその出力ＲＦ信号を適切な周波数にある別個のＬＯ信号でダウンコンバートする。
[0058] ある例示的な設計では、利得トランジスタが(ｉ)単出力モードにおいてＩｂ１(すなわち、Ｉｂｉａｓ＝Ｉｂ１)の公称バイアス電流を適用されたり、多出力モードにおいてＩｂ２(すなわち、Ｉｂｉａｓ＝Ｉｂ２)のより高いバイアス電流を適用されたりでき、ここでＩｂ２＞Ｉｂ１である。公称バイアス電流は、単出力モードにあるＬＮＡ９３０ａについて所望のダイナミックレンジを得るために選択され得る。より高いバイアス電流は、多出力モードにあるＬＮＡ９３０ａについて所望のダイナミックレンジを得るために選択され得る。例えば、より高いバイアス電流は単出力モードにあるときのように多出力モードにあるＬＮＡ９３０ａについて同様なダイナミックレンジを得るために選択されてよい。より高いバイアス電流は公称バイアス電流の２倍(例えば、Ｉｂ２＝２＊Ｉｂ１)であったり、何か他の整数または非整数倍の公称バイアス電流(例えば、Ｉｂ２＝ｑ＊Ｉｂ１、ここでｑ＞１)であったりしてよい。
[0059] 利得トランジスタ９３４のバイアス電流を増大させることは、多出力モードにおいてＬＮＡ９３０ａの利得を低減することになる。さらに、このバイアス電流を増大させることは、多出力モードにおいてＬＮＡ９３０ａの入力整合を劣化させ得る。単一の整合回路コンポーネント、例えばインダクタでＬＮＡ９３０ａを入力整合させることは可能であり得ない。
[0060] 多出力モードにおけるＬＮＡの利得、ダイナミックレンジ、および入力整合は、プログラマブルソースディジェネレーションインダクタを使用することによって保ち得る。ＬＮＡの利得は、所望のダイナミックレンジを維持するためのより高いバイアス電流の使用によって多出力モードにおいて低減される。ソースディジェネレーションインダクタはＬＮＡの利得を増強するために多出力モードにおいて低減され得る。ソースディジェネレーションインダクタの低減はまた、多出力モードにおいてＬＮＡの入力整合を改善し得る。
[0061] ある例示的な設計では、ＬＮＡ９３０ａが(ｉ)単出力モードにおいてＬｏｆｆの公称ソースディジェネレーションインダクタンス、あるいは(ｉｉ)多出力モードにおいてＬｏｎのより小さなソースディジェネレーションインダクタンスで動作でき、ここでＬｏｎ＜Ｌｏｆｆである。単出力モードでは、トランジスタ９４６がＭｏｄｅ信号上の低電圧によってオフされ得、インダクタ９４２だけが利得トランジスタ９３４のソースおよび回路グラウンド間に結合され得、インダクタ９４４が回路グラウンドから切り離され得、公称ソースディジェネレーションインダクタンスがインダクタ９４２だけから提供され得る。インダクタ９４２は単出力モードにおいてＬｏｆｆの所望ソースディジェネレーションインダクタンスを提供するように設計でき、ここでＬｏｆｆは式(１)に示されるように与えられ得る。多出力モードでは、トランジスタ９４６がＭｏｄｅ信号上の高電圧によってオンされ得、インダクタ９４２および９４４の両方が利得トランジスタ９３４のソースおよび回路グラウンド間に結合され得、より小さなソースディジェネレーションインダクタンスが相互結合インダクタ９４２および９４４の並列の組合せによって提供され得る。インダクタ９４２および９４４は多出力モードにおいてＬｏｎの所望ソースディジェネレーションインダクタンスを得るために適切なインダクタンスおよびカップリング係数で設計でき、ここでＬｏｎは式(２)に示されるように与えられ得る。
[0062] ある例示的な設計では、ＬＮＡ９３０ａが単出力モード、および／または多出力モードにおいて複数の利得設定をサポートし得る。例えば、高利得設定および低利得設定が多出力モードにおいてサポートされ得る。高利得設定は、トランジスタ９４６をオンすることによって得られ得るより小さなソースジェネレーションインダクタンスでより高い利得を得るために使用され得る。低利得設定は、トランジスタ９４６をオフすることによって得られ得るより大きなソースジェネレーションインダクタンスでより小さな利得を得るために使用され得る。異なる利得がまた、利得トランジスタ９３４のバイアス電流を変化させることによって各モードの各利得設定においてサポートされ得る。
[0063] 図９Ｂは構成可能な相互結合ソースディジェネレーションインダクタを持つＳＩＭＯ ＬＮＡ９３０ｂの例示的な設計の概略図を示す。ＬＮＡ９３０ｂは、図２におけるＬＮＡ２３０および２３２のいずれか、または図８におけるＬＮＡ８３０のいずれかのために使用され得る。ＬＮＡ９３０ｂは図９ＡにおけるＬＮＡ９３０ａ内の全ての回路コンポーネントを含む。ＬＮＡ９３０ｂは、さらに第２の利得トランジスタ９５４、第２のプログラマブルインダクタ９５２、カスコードトランジスタ９５６および９５８を含む。利得トランジスタ９５４は入力整合回路９１２の出力に結合された自身のゲートと、プログラマブルインダクタ９５２に結合された自身のソースと、カスコードトランジスタ９５６および９５８のソースに結合されたドレインとを有する。プログラマブルインダクタ９５２はさらに回路グラウンドに結合される。カスコードトランジスタ９５６は、第３の制御信号(Ｖｅｎ３)を受け取る自身のゲートと、負荷回路９８０に結合された自身のドレインを有する。カスコードトランジスタ９５８は、第４の制御信号(Ｖｅｎ４)を受け取る自身のゲートと、負荷回路９９０に結合された自身のドレインを有する。
[0064] 図９Ｂに示された例示的な設計では、プログラマブルインダクタ９５２が、並列に結合された２つの構成可能な相互結合ソースディジェネレーションインダクタ９６２および９６４を含む。インダクタ９６２は利得トランジスタ９５４のソースと回路グラウンドとの間に結合される。インダクタ９６４はトランジスタ９６６と直列に結合され、この直列の組合せは利得トランジスタ９５４のソースと回路グラウンドとの間に結合される。トランジスタ９５６は、閉じられたり 開かれたりし得るスイッチとして動作する。
[0065] 図９Ｂに示された例示的な設計では、各利得トランジスタが別個のプログラマブルインダクタに結合される。別の例示的な設計では、１つの利得トランジスタ(例えば、利得トランジスタ９３４)がプログラマブルインダクタに結合され得、別の利得トランジスタが固定インダクタに結合され得る。さらに別の例示的な設計では、１つの利得トランジスタ(例えば、利得トランジスタ９３４)がプログラマブルトランジスタに結合され得、別の利得トランジスタが回路グラウンドに直接結合され得る。
[0066] ＳＩＭＯ ＬＮＡ９３０ｂは任意の与えられた時点において単出力モードまたは多出力モードで動作し得る。単出力モードの例示的な設計では、利得トランジスタ９３４および９５４の両方がイネーブルされ得、２つのカスコードトランジスタがイネーブルされ得る。カスコードトランジスタ９３６および９５６は負荷回路９８０について第１の出力ＲＦ信号(ＲＦｏｕｔ１)を生成するためにイネーブルされ得、カスコードトランジスタ９３８および９５８はディスエーブルされ得る。代替的に、カスコードトランジスタ９３８および９５８は負荷回路９９０について第２の出力ＲＦ信号(ＲＦｏｕｔ２)を生成するためにイネーブルされ得、カスコードトランジスタ９３６および９５６はディスエーブルされ得る。別の例示的な設計では、１つの利得トランジスタ９３４または９５４がイネーブルされ得、１つのカスコードトランジスタがイネーブルされ得る。両方の例示的な設計に関し、１つまたは両方のソースディジェネレーションインダクタが、単出力モードでＬＮＡ９３０ｂについて所望のダイナミックレンジ、利得、および入力整合を得るために選択され得る。
[0067] 多出力モードでは、利得トランジスタ９３４および９５４の両方がイネーブルされ得る。カスコードトランジスタ９３６および９５８は負荷回路９８０および９９０についてそれぞれＲＦｏｕｔ１およびＲＦｏｕｔ２を生成するためにイネーブルされ得、カスコードトランジスタ９３８および９５６はディスエーブルされ得る。代替的に、４つのカスコードトランジスタ９３６、９３８、９５６、および９５８の全てがイネーブルされ得る。
１つまたは両方のソースディジェネレーションインダクタは多出力モードでＬＮＡ９３０ｂについて所望のダイナミックレンジ、利得、および入力整合を得るために選択され得る。
[0068] 図９Ｃは、構成可能な相互結合ソースディジェネレーションインダクタを持つＳＩＭＯ ＬＮＡ９３０ｃの例示的な設計の概略図を示す。ＬＮＡ９３０ｃは、図２におけるＬＮＡ２３０および２３２のいずれか、または図８におけるＬＮＡ８３０のいずれかのために使用され得る。図９Ｃに示される例示的な設計では、ＬＮＡ９３０ｃが、ＬＮＡ９３０ｃから省略されたプログラマブルインダクタ９５２を除いて、図９ＢにおけるＬＮＡ９３０ｂ内の全ての回路コンポーネントを含む。利得トランジスタ９３４および９４４のソースは、回路グラウンドにさらに結合されるプログラマブルインダクタ９３２に一緒にして結合される自身のソースを有する。
[0069] ＳＩＭＯ ＬＮＡ９３０ｃは任意の与えられた時点において単出力モードまたは多出力モードで動作し得る。１つまたは複数の利得トランジスタおよび１つまたは複数のカスコードトランジスタは、図９Ｂについて上述したように、各モードについてイネーブルされる。単出力モードでは、インダクタ９４２だけが選択され得、インダクタ９４４がトランジスタ９４６をオフすることによって切り離され得る。多出力モードでは、インダクタ９４２および９４４の両方が、トランジスタ９４６をオンすることによって選択され得る。インダクタ９４２は、単出力モードでＬＮＡ９３０ｃについて所望の利得、ダイナミックレンジ、および入力整合を提供するように設計され得る。インダクタ９４２および９４４は、多出力モードでＬＮＡ９３０ｃについて所望の利得、ダイナミックレンジ、および入力整合を提供するように設計され得る。
[0070] 図９Ｄは、構成可能な相互結合ソースディジェネレーションインダクタを持つＭＩＭＯ ＬＮＡ９３０ｄの例示的な設計の概略図を示す。ＬＮＡ９３０ｄは、図２におけるＬＮＡ２３０および２３２のいずれか、または図８におけるＬＮＡ８３０のいずれかのために使用され得る。図９Ｄに示される例示的な設計では、ＬＮＡ９３０ｄが図９ＢにおけるＬＮＡ９３０ｂ内の全ての回路コンポーネントを含む。しかしながら、利得トランジスタ９３４および９５４はＬＮＡ９３０ｂにおけるように一緒に結合されていない。代わりに、利得トランジスタ９３４および９５４は異なる入力ＲＦ信号(例えば、異なる帯域で)を受け取る。利得トランジスタ９３４は、第１の入力ＲＦ信号(ＲＦｉｎ１)を受け取る入力整合回路９１２に結合された自身のゲートを有する。入力整合回路９１２は第１の帯域についてＬＮＡ９３０ｄのための入力整合を行い得る。利得トランジスタ９５４は、第２の入力ＲＦ信号(ＲＦｉｎ２)を受け取る入力整合回路９１６に結合された自身のゲートを有する。入力整合回路９１６は第２の帯域についてＬＮＡ９３０ｄのための入力整合を行い得る。
[0071] ＭＩＭＯ ＬＮＡ９３０ｄは、任意の与えられた時点において単出力モード、ＳＩＭＯモード、ＭＩＭＯモードで動作し得る。単出力モードでは、１つの入力ＲＦ信号(例えば、ＲＦｉｎ１またはＲＦｉｎ２)が１つの利得トランジスタ(例えば、利得トランジスタ９３４または９５４)によって増幅され、１つのカスコードトランジスタ(例えば、カスコードトランジスタ９３６、９３８、９５６、または９５８)によってバッファされ、１つの負荷回路(例えば負荷回路９８０または９９０)について１つの出力ＲＦ信号(例えば、ＲＦｏｕｔ１またはＲＦｏｕｔ２)を得るようにし得る。ＳＩＭＯモードでは、１つの入力ＲＦ信号(例えば、ＲＦｉｎ１またはＲＦｉｎ２)が１つの利得トランジスタ(例えば、利得トランジスタ９３４または９５４)によって増幅され、２つのカスコードトランジスタ(例えば、カスコードトランジスタ９３６および９３８、またはカスコードトランジスタ９５６および９５８)によってバッファされ、２つの負荷回路(例えば負荷回路９８０および９９０)について２つの出力ＲＦ信号(例えば、ＲＦｏｕｔ１およびＲＦｏｕｔ２)を得るようにし得る。ＭＩＭＯモードでは、２つの入力ＲＦ信号(例えば、ＲＦｉｎ１およびＲＦｉｎ２)が２つの利得トランジスタ(例えば、利得トランジスタ９３４および９５４)によって増幅され、２つのカスコードトランジスタ(例えば、カスコードトランジスタ９３６および９５６、またはカスコードトランジスタ９３８および９５８)によってバッファされ、２つの負荷回路(例えば、負荷回路９８０および９９０)について２つの出力ＲＦ信号(例えば、ＲＦｏｕｔ１およびＲＦｏｕｔ２)を得るようにし得る。
[0072] プログラマブルインダクタ９３２および９５２は単出力モード、ＳＩＭＯモード、ＭＩＭＯモードで良好な性能を提供するように動作され得る。利得トランジスタ９３４が単出力モードまたはＭＩＭＯモードでイネーブルされると、プログラマブルインダクタ９３２はインダクタ９４２が公称ソースディジェネレーションインダクタンスを提供するように設定され(例えば、トランジスタ９４６をオフすることで)得る。利得トランジスタ９３４がＳＩＭＯモードでイネーブルされると、プログラマブルインダクタ９３２はインダクタ９４２および９４４がより小さなソースディジェネレーションインダクタンスを提供するように設定され(例えば、トランジスタ９４６をオンすることで)得る。同様に、利得トランジスタ９５４が単出力モードまたはＭＩＭＯモードでイネーブルされると、プログラマブルインダクタ９５２はインダクタ９６２が公称ソースディジェネレーションインダクタンスを提供するように設定され(例えば、トランジスタ９６６をオフすることで)得る。利得トランジスタ９５４がＳＩＭＯモードでイネーブルされると、プログラマブルインダクタ９５２はインダクタ９６２および９６４がより小さなソースディジェネレーションインダクタンスを提供するように設定され(例えば、トランジスタ９６６をオンすることで)得る。
[0073] 図４、５Ａおよび５Ｂ、９Ａ乃至９Ｄは、構成可能な相互結合ソースディジェネレーションインダクタを持つＬＮＡのいくつかの例示的な回路設計を示す。構成可能な相互結合ソースディジェネレーションインダクタを持つＬＮＡはまた、他の形式で実現され得る。別の例示的な設計では、ＬＮＡがＬＮＡの入力および出力間に結合されたフィードバック回路を含み得る。フィードバック回路は、抵抗、キャパシタ、トランジスタ、何か他の回路、またはこれらの組合せを含み得る。フィードバック回路は、入力整合を手伝うことができ、またＬＮＡの直線性を改善できる。
[0074] 別の例示的な設計では、ＬＮＡが各カスコードトランジスタの代わりにカスコード回路を含み得る。カスコード回路は、(ｉ)利得トランジスタのドレインおよび中間ノード間に結合された第１のカスコードトランジスタと、(ｉｉ)中間ノードおよびＬＮＡの出力間に結合された第２のカスコードトランジスタと、(ｉｉｉ)中間ノードおよび回路グラウンド間に結合されたシャントトランジスタとを含み得る。カスコード回路がイネーブルされると、第１および第２のカスコードトランジスタが出力ＲＦ信号をＬＮＡ出力を介して提供するためにオンされ得、シャントトランジスタがオフされ得る。カスコード回路がディスエーブルされると、第１および第２のカスコードトランジスタがＬＮＡ出力で出力ＲＦ信号を提供しないためにオフされ得、シャントトランジスタが中間ノードを回路グラウンドにプルし、ＬＮＡ出力および利得トランジスタ間に良好なアイソレーションを提供するためにオンされ得る。良好なアイソレーションは、同一の負荷回路が異なるＬＮＡのために複数の利得トランジスタによって再使用される場合に特に望ましいことがある。
[0075] 本明細書で開示されるように、構成可能な相互結合ソースディジェネレーションインダクタを持つ増幅器は、様々な利点を提供できる。第１に、これら増幅器は、単出力モードおよびキャリアアグリゲーションのための多出力モードのような複数の動作モードをサポートし得る。増幅器はまた、良好な性能(例えば、良好なダイナミックレンジ、利得、入力整合、など)を提供し得る。第２に、増幅器は例えば、低利得状態および高利得状態のような複数の利得状態をサポートし得る。異なる利得状態が種々の動作シナリオに適用可能である。例えば、低利得状態はジャマー(jammers)が入力ＲＦ信号に存在する場合に直線性を改善するために選択され得る。第３に、相互結合インダクタは、例えば図７Ａおよび図７Ｂに示されるように、より小さな回路面積で効率的に実現され得る。本明細書に開示された増幅器には、他の利点もあり得る。
[0076] ある例示的な設計では、装置（例えば、無線デバイス、ＩＣ、回路モジュール、など）が、増幅器または何か他の回路を実現できる利得トランジスタおよび複数のインダクタを含み得る。利得トランジスタ(例えば、図４における利得トランジスタ４３４)は入力信号を受け取り、増幅信号を提供する。複数のインダクタ(例えば、インダクタ４４２および４４４)は相互結合でき、利得トランジスタに結合でき、利得トランジスタのためにプログラマブルソースディジェネレーションインダクタンスを提供できる。
[0077] ある例示的な設計では、複数のインダクタが第１および第２のインダクタを含み得る。第１のインダクタ(例えば、インダクタ４４２)は、利得トランジスタのソースおよび回路グラウンド間に結合され得る。第２のインダクタ(例えば、インダクタ４４４)はスイッチ(例えば、トランジスタ４４６)に直列で、利得トランジスタのソースおよび回路グラウンド間に結合され得る。ある例示的な設計では、第１および第２のインダクタが正のカップリング係数を有し得、スイッチが閉じられたときに、第１および第２のインダクタの並列な組合せよりも大きなソースディジェネレーションインダクタンス(Ｌｏｎ)を提供し得る。別の例示的な設計では、第１および第２のインダクタが負のカップリング係数を有し得、スイッチが閉じられたときに、第１および第２のインダクタの並列な組合せよりも少ないソースディジェネレーションインダクタンスを提供し得る。ある例示的な設計では、インダクタ(例えば、図５Ｂにおけるインダクタ５５８)が複数のインダクタおよび回路グラウンド間に結合され得る。このインダクタは寄生インダクタであり得る。負のカップリング係数は、スイッチが閉じられたときに利得トランジスタで観察されるソースディジェネレーションインダクタンスを低減し得る。
[0078] ある例示的な設計では、第１のインダクタが第１のスパイラルパターン(spiral pattern)を有する第１の導体(例えば、図７Ａにおける導体７５２、または図７Ｂにおける導体７６２)で形成され得る。第２のインダクタは第２のスパイラルパターンを有する第２の導体(例えば、図７Ａにおける導体７５４ または図７Ｂにおける導体７６４)で構成され得る。第２の導体は第１の導体(例えば、図７Ａおよび７Ｂに示されるような)の第１のスパイラルパターンの範囲内に配置され得る。第１および第２のスパイラルパターンは、例えば図７Ａに示されるように、第１および第２のインダクタのための正のカップリング係数を得るために同一方向に形成され得る。代替的に、第１および第２のスパイラルパターンは、例えば図７Ｂに示すように、第１および第２のインダクタのための負のカップリング係数を得るために反対方向に形成され得る。
[0079] ある例示的な設計では、装置が例えばＳＩＭＯ ＬＮＡのための第１および第２のカスコードトランジスタをさらに含み得る。第１のカスコードトランジスタ、(例えば、図９Ａにおけるカスコードトランジスタ９３６)は利得トランジスタに結合され得、イネーブルされたときに、増幅信号を受け取って第１の出力信号を提供し得る。第２のカスコードトランジスタ(例えば、カスコードトランジスタ９３８)は利得トランジスタに結合され得、イネーブルされたときに、増幅信号を受け取って第２の出力信号を提供し得る。第１または第２のカスコードトランジスタのどちらかは第１の動作モード、例えば、単出力モードでイネーブルされ得る。第１および第２のカスコードトランジスタは第２の動作モード、例えば多出力モードで両方イネーブルされ得る。複数のインダクタは第１の動作モードでの第１のソースディジェネレーションインダクタンスまたは第２の動作モードでの第２のソースディジェネレーションインダクタンスを提供し得る。第２のソースディジェネレーションインダクタンスは第１のソースディジェネレーションインダクタンスよりも少ないものであり得る。
[0080] ある例示的な設計では、装置が例えばＳＩＭＯ ＬＮＡまたはＭＩＭＯ ＬＮＡのための第２の利得トランジスタ、第３および第４のカスコードトランジスタ、および第２の複数のインダクタをさらに含み得る。
第２の利得トランジスタ(例えば、図９Ｂまたは９Ｄにおける利得トランジスタ９５４)は入力信号(例えば、ＳＩＭＯ ＬＮＡのための)または第２の入力信号(例えば、ＭＩＭＯ ＬＮＡのための)を受け取り、第２の増幅信号を提供する。第２の複数のインダクタ(例えば、図９Ｂまたは９Ｄにおけるインダクタ９６２および９６４) は相互結合され得、第２の利得トランジスタに結合され得、第２の利得トランジスタのためのプログラマブルソースディジェネレーションインダクタンスを提供し得る。第３のカスコードトランジスタ(例えば、図９Ｂまたは９Ｄにおけるカスコードトランジスタ９５６)は第２の利得トランジスタに結合され得、イネーブルされたときに、第２の増幅信号を受け取って第１の出力信号を提供し得る。第４のカスコードトランジスタ(例えば、カスコードトランジスタ９５８)は第２の利得トランジスタに結合され得、イネーブルされたときに、第２の増幅信号を受け取って第２の出力信号を提供し得る。
[0081] 図1０は、インピーダンス整合を行うためのプロセス1０００の例示的な設計を示す。入力信号は、増幅信号を得るために利得トランジスタで増幅され得る（ブロック1０12）。プログラマブルソースディジェネレーションインダクタンスは複数の相互結合インダクタを持つ利得トランジスタのために提供される（ブロック1０1４）。複数の相互結合インダクタは第１および第２のインダクタを含み得る。ブロック1０1４の例示的な設計では、第１のソースディジェネレーションインダクタンスが第１のインダクタに基づいて利得トランジスタのために提供され得る。第２のソースディジェネレーションインダクタンスは第１および第２のインダクタの並列な組合せに基づいて利得トランジスタに提供され得る。第１および第２のインダクタは正のカップリング係数を有し得、第２のソースディジェネレーションインダクタンスは第１および第２のインダクタの並列な組合せよりも大きいものであり得る。代替的に、第１および第２のインダクタは負のカップリング係数を有し得、第２のソースディジェネレーションインダクタンスは第１および第２のインダクタの並列な組合せよりも小さいものであり得る。
[0082] ここに説明された相互結合ソースディジェネレーションインダクタは、ＩＣ、アナログＩＣ、ＲＦＩＣ、混合信号ＩＣ、ＡＳＩＣ、プリント基板（ＰＣＢ）、電子デバイス、などで実現され得る。この増幅器はまた、相補型金属酸化膜半導体（ＣＭＯＳ）、ＮＭＯＳ、ＰＭＯＳ、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、シリコンオンインシュレータ（ＳＯＩ）、などのような様々なＩＣ処理技術を用いて製造され得る。
[0083] ここに説明された増幅器を実装する装置は、スタンドアロンデバイスであり得るか、またはより大型のデバイスの一部であり得る。デバイスは、（ｉ）スタンドアロンＩＣ、（ｉｉ）データおよび／または命令を記憶するためのメモリＩＣを含み得る１つまたは複数のセットのＩＣ、（ｉｉｉ）ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、（ｉｖ）移動局モデム（ＭＳＭ）のようなＡＳＩＣ、（ｖ）他のデバイス内に組み込まれ得るモジュール、（ｖｉ）受信機、セルラーフォン、無線デバイス、ハンドセット、またはモバイルユニット、（ｖｉｉ）その他、であり得る。
[0084] １つまたは複数の例示的な設計において、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実現され得る。ソフトウェアで実現される場合には、機能が、コンピュータ可読媒体上における１つまたは複数の命令またはコードとして記憶または送信され得る。コンピュータ可読媒体は、１つの場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含むコンピュータ記憶媒体および通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされることができる任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、ＣＤ−ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶デバイス、あるいは命令もしくはデータ構造の形で所望のプログラムコードを搬送または記憶するよう使用されることができ、コンピュータによってアクセスされることができる任意の他の媒体を備えることができる。また、任意の接続は、コンピュータ可読媒体と適切に称される。例えば、ソフトウェアがウェブサイト、サーバ、または他の遠隔ソースから、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、あるいは赤外線、無線、およびマイクロ波のような無線技法を使用して送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、あるいは赤外線、無線、およびマイクロ波のような無線技法は送信媒体の定義に含まれている。ディスク（disk）およびディスク（disc）は、本明細書で使用される場合、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）、およびブルーレイディスク（disc）を含み、ディスク（disk）は通常、データを磁気的に再生するが、ディスク（disc）は、レーザーを用いて光学的にデータを再生する。上記の組み合わせはまた、コンピュータ可読媒体の範囲内に含まれるべきである。
[0085] 本開示の上述記載は、当業者が本開示を実施または使用することを可能にする
ために提供される。本開示に対する様々な修正は、当業者にとって容易に明らかであり、
ここに定義された一般的な原理は、本開示の範囲から逸脱することなく、他の変形物に適
用され得る。よって、本開示は、本明細書に説明された例および設計に限定されるように
意図されたものではなく、本明細書に開示された原理および新規の特徴と矛盾しない最大
範囲であると認められるべきである。
以下に、本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１]
入力信号を受け取って増幅信号を提供するように構成される利得トランジスタと、
前記利得トランジスタに結合され、前記利得トランジスタのためのプログラマブルソースディジェネレーションインダクタンスを提供するように構成される複数のインダクタとを備え、前記複数のインダクタが相互結合される、装置。
[Ｃ２]
前記複数のインダクタは、
前記利得トランジスタのソースおよび回路グラウンド間に結合された第１のインダクタと、
スイッチに直列に結合されて前記利得トランジスタの前記ソースおよび回路グラウンド間に結合された第２のインダクタとを備える、Ｃ１に記載の装置。
[Ｃ３]
前記第１および第２のインダクタは正のカップリング係数を有する、Ｃ２に記載の装置。
[Ｃ４]
前記第１および第２のインダクタは負のカップリング係数を有する、Ｃ２に記載の装置。
[Ｃ５]
前記複数のインダクタおよび回路グラウンド間に結合された前記インダクタをさらに備え、前記負のカップリング係数は前記スイッチが閉じられたときに前記利得トランジスタで観察されるソースディジェネレーションインダクタンスを低減するものである、Ｃ４に記載の装置。
[Ｃ６]
前記第１のインダクタは第１のスパイラルパターンを有する第１の導体で形成され、前記第２のインダクタは第２のスパイラルパターンを有する第２の導体で形成される、Ｃ２に記載の装置。
[Ｃ７]
前記第１および第２のスパイラルパターンは前記第１および第２のインダクタのための正のカップリング係数を得るために同一方向に形成される、Ｃ６に記載の装置。
[Ｃ８]
前記第１および第２のスパイラルパターンは前記第１および第２のインダクタのための負のカップリング係数を得るために反対方向に形成される、Ｃ６に記載の装置。
[Ｃ９]
前記第２のインダクタは前記第１のインダクタの内側に形成される、Ｃ２に記載の装置。
[Ｃ１０]
前記利得トランジスタに結合された第１のカスコードトランジスタであって、前記第１のカスコードトランジスタがイネーブルされたときに前記増幅信号を受け取って第１の出力信号を提供するように構成される第１のカスコードトランジスタと、
前記利得トランジスタに結合された第２のカスコードトランジスタであって、前記第２のカスコードトランジスタがイネーブルされたときに前記増幅信号を受け取って第２の出力信号を提供するように構成される第２のカスコードトランジスタと
をさらに備える、Ｃ１に記載の装置。
[Ｃ１１]
前記第１および第２のカスコードトランジスタのうちの１つが第１の動作モードでイネーブルされ、前記第１および第２のカスコードトランジスタの両方が第２の動作モードでイネーブルされる、Ｃ１０に記載の装置。
[Ｃ１２]
前記複数のインダクタは前記第１の動作モードで第１のソースディジェネレーションインダクタンスを提供するか、または前記第２の動作モードで第２のソースディジェネレーションインダクタンスを提供するように構成される、Ｃ１１に記載の装置。
[Ｃ１３]
前記第２のソースディジェネレーションインダクタンスは前記第１のソースディジェネレーションインダクタンスよりも少ない、Ｃ１２に記載の装置。
[Ｃ１４]
入力信号または第２の入力信号を受け取って第２の増幅信号を提供するように構成される第２の利得トランジスタと、
前記第２の利得トランジスタに結合され、前記第２の利得トランジスタのためのプログラマブルソースディジェネレーションインダクタンスを提供するように構成される第２の複数のインダクタであって、相互結合される第２の複数のインダクタと、
前記第２の利得トランジスタに結合された第３のカスコードトランジスタであって、前記第３のカスコードトランジスタがイネーブルされたときに前記第２の増幅信号を受け取って前記第１の出力信号を提供するように構成される第３のカスコードトランジスタと、
前記第２の利得トランジスタに結合された第４のカスコードトランジスタであって、前記第４のカスコードトランジスタがイネーブルされたときに前記第２の増幅信号を受け取って前記第２の出力信号を提供するように構成される第３のカスコードトランジスタと
をさらに備える、Ｃ１０に記載の装置。
[Ｃ１５]
増幅信号を得るために利得トランジスタで入力信号を増幅することと、
複数の相互結合インダクタで前記利得トランジスタのためのプログラマブルソースディジェネレーションインダクタンスを提供することと
を備える、方法。
[Ｃ１６]
前記複数の相互結合インダクタは第１および第２のインダクタを備え、前記プログラマブルソースディジェネレーションインダクタンスを提供することは、
前記第１のインダクタに基づいて前記利得トランジスタのための第１のソースディジェネレーションインダクタンスを提供することと、
前記第１および第２のインダクタの並列な組合せに基づいて前記利得トランジスタのための第２のソースディジェネレーションインダクタンスを提供することと
を備える、Ｃ１５に記載の方法。
[Ｃ１７]
前記第１および第２のインダクタは正のカップリング係数を有し、前記第２のソースディジェネレーションインダクタンスは前記第１および第２のインダクタの並列な組合せよりも大きい、Ｃ１６に記載の方法。
[Ｃ１８]
前記第１および第２のインダクタは負のカップリング係数を有し、前記第２のソースディジェネレーションインダクタンスは前記第１および第２のインダクタの並列な組合せよりも小さい、Ｃ１６に記載の方法。
[Ｃ１９]
増幅信号を提供するために入力信号を増幅するための手段と、
複数の相互接続インダクティブ手段でプログラマブルソースディジェネレーションインダクタンスを提供するための手段と
を備える、装置。
[Ｃ２０]
前記複数の相互接続インダクティブ手段は第１および第２のインダクティブ手段を備え、前記プログラマブルソースディジェネレーションインダクタンスを提供するための前記手段は、
前記第１のインダクティブ手段に基づいて第１のソースディジェネレーションインダクタンスを提供するための手段と、
前記第１および第２のインダクティブ手段の並列な組合せに基づいて第２のソースディジェネレーションインダクタンスを提供するための手段と
を備える、Ｃ１９に記載の装置。

Claims (15)

  1. 入力信号を受け取って増幅信号を提供するように構成される利得トランジスタと、
    前記利得トランジスタに結合され、前記利得トランジスタのためのプログラマブルソースディジェネレーションインダクタンスを提供するように構成される複数のインダクタとを備え、前記複数のインダクタが相互結合され、前記利得トランジスタのソースおよび回路グラウンド間に結合された第１のインダクタと、スイッチに直列に結合されて前記利得トランジスタの前記ソースおよび回路グラウンド間に結合された第２のインダクタとを含む、装置。
  2. 前記第１および第２のインダクタは正のカップリング係数を有する、請求項１に記載の装置。
  3. 前記第１および第２のインダクタは負のカップリング係数を有する、請求項１に記載の装置。
  4. 前記複数のインダクタおよび回路グラウンド間に結合された前記インダクタをさらに備え、前記負のカップリング係数は前記スイッチが閉じられたときに前記利得トランジスタで観察されるソースディジェネレーションインダクタンスを低減するものである、請求項３に記載の装置。
  5. 前記第１のインダクタは第１のスパイラルパターンを有する第１の導体で形成され、前記第２のインダクタは第２のスパイラルパターンを有する第２の導体で形成される、請求項１に記載の装置。
  6. 前記第１および第２のスパイラルパターンは前記第１および第２のインダクタのための正のカップリング係数を得るために同一方向に形成される、請求項５に記載の装置。
  7. 前記第１および第２のスパイラルパターンは前記第１および第２のインダクタのための負のカップリング係数を得るために反対方向に形成される、請求項５に記載の装置。
  8. 前記第２のインダクタは前記第１のインダクタの内側に形成される、請求項１に記載の装置。
  9. 前記利得トランジスタに結合された第１のカスコードトランジスタであって、前記第１のカスコードトランジスタがイネーブルされたときに前記増幅信号を受け取って第１の出力信号を提供するように構成される第１のカスコードトランジスタと、
    前記利得トランジスタに結合された第２のカスコードトランジスタであって、前記第２のカスコードトランジスタがイネーブルされたときに前記増幅信号を受け取って第２の出力信号を提供するように構成される第２のカスコードトランジスタと
    をさらに備える、請求項１に記載の装置。
  10. 前記第１および第２のカスコードトランジスタのうちの１つが第１の動作モードでイネーブルされ、前記第１および第２のカスコードトランジスタの両方が第２の動作モードでイネーブルされる、請求項９に記載の装置。
  11. 前記複数のインダクタは前記第１の動作モードで第１のソースディジェネレーションインダクタンスを提供するか、または前記第２の動作モードで第２のソースディジェネレーションインダクタンスを提供するように構成される、請求項１０に記載の装置。
  12. 前記第２のソースディジェネレーションインダクタンスは前記第１のソースディジェネレーションインダクタンスよりも少ない、請求項１１に記載の装置。
  13. 前記入力信号または第２の入力信号を受け取って第２の増幅信号を提供するように構成される第２の利得トランジスタと、
    前記第２の利得トランジスタに結合され、前記第２の利得トランジスタのためのプログラマブルソースディジェネレーションインダクタンスを提供するように構成される第２の複数のインダクタであって、相互結合される第２の複数のインダクタと、
    前記第２の利得トランジスタに結合された第３のカスコードトランジスタであって、前記第３のカスコードトランジスタがイネーブルされたときに前記第２の増幅信号を受け取って前記第１の出力信号を提供するように構成される第３のカスコードトランジスタと、
    前記第２の利得トランジスタに結合された第４のカスコードトランジスタであって、前記第４のカスコードトランジスタがイネーブルされたときに前記第２の増幅信号を受け取って前記第２の出力信号を提供するように構成される第３のカスコードトランジスタと
    をさらに備える、請求項９に記載の装置。
  14. 増幅信号を得るために利得トランジスタで入力信号を増幅することと、
    第１のインダクタに基づいて前記利得トランジスタのための第１のソースディジェネレーションインダクタンスを提供し、前記第1のインダクタと、前記第１のインダクタに相互結合された第２のインダクタとの並列な組合せに基づいて前記利得トランジスタのための第２のソースディジェネレーションインダクタンスを提供することによって前記利得トランジスタのためのプログラマブルソースディジェネレーションインダクタンスを提供することと、を備え、
    ここにおいて、前記第１および第２のインダクタは正のカップリング係数を有し、前記第２のソースディジェネレーションインダクタンスは前記第１および第２のインダクタの並列な組合せよりも大きい、方法。
  15. 増幅信号を得るために利得トランジスタで入力信号を増幅することと、
    第１のインダクタに基づいて前記利得トランジスタのための第１のソースディジェネレーションインダクタンスを提供し、前記第1のインダクタと、前記第１のインダクタに相互結合された第２のインダクタとの並列な組合せに基づいて前記利得トランジスタのための第２のソースディジェネレーションインダクタンスを提供することによって前記利得トランジスタのためのプログラマブルソースディジェネレーションインダクタンスを提供することと、を備え、
    ここにおいて、前記第１および第２のインダクタは負のカップリング係数を有し、前記第２のソースディジェネレーションインダクタンスは前記第１および第２のインダクタの並列な組合せよりも小さい、
    方法。
JP2016525604A 2013-08-01 2014-07-30 構成可能な相互結合ソースディジェネレーションインダクタを持つ増幅器 Expired - Fee Related JP6110034B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/956,626 US9154087B2 (en) 2013-08-01 2013-08-01 Amplifiers with configurable mutually-coupled source degeneration inductors
US13/956,626 2013-08-01
PCT/US2014/048764 WO2015017487A1 (en) 2013-08-01 2014-07-30 Amplifiers with configurable mutually-coupled source degeneration inductors

Publications (2)

Publication Number Publication Date
JP2016524432A JP2016524432A (ja) 2016-08-12
JP6110034B2 true JP6110034B2 (ja) 2017-04-05

Family

ID=51359428

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016525604A Expired - Fee Related JP6110034B2 (ja) 2013-08-01 2014-07-30 構成可能な相互結合ソースディジェネレーションインダクタを持つ増幅器

Country Status (6)

Country Link
US (1) US9154087B2 (ja)
EP (1) EP3028381A1 (ja)
JP (1) JP6110034B2 (ja)
KR (1) KR101650846B1 (ja)
CN (1) CN105409116B (ja)
WO (1) WO2015017487A1 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9350310B2 (en) 2013-05-24 2016-05-24 Qualcomm Incorporated Receiver front end for carrier aggregation
US9270303B2 (en) * 2013-12-30 2016-02-23 Broadcom Corporation Configurable receiver architecture for carrier aggregation with multiple-input multiple-output
US9515749B2 (en) 2015-05-07 2016-12-06 Qualcomm Incorporated Low noise amplifier module with output coupler
US9712195B2 (en) 2015-05-13 2017-07-18 Qualcomm Incorporated Radio frequency low noise amplifier with on-chip matching and built-in tunable filter
US9735737B2 (en) * 2015-12-08 2017-08-15 Skyworks Solutions, Inc. High-gain low noise figure complementary metal oxide semiconductor amplifier with low current consumption
CN106877823B (zh) * 2015-12-14 2023-08-22 达发科技股份有限公司 折叠低噪音放大器及放大器电路模块
US20170187338A1 (en) * 2015-12-23 2017-06-29 Qualcomm Incorporated Amplifier with coupled inductors
US9825597B2 (en) 2015-12-30 2017-11-21 Skyworks Solutions, Inc. Impedance transformation circuit for amplifier
WO2017173119A1 (en) 2016-04-01 2017-10-05 Skyworks Solutions, Inc. Multi-mode stacked amplifier
US10062670B2 (en) 2016-04-18 2018-08-28 Skyworks Solutions, Inc. Radio frequency system-in-package with stacked clocking crystal
JP2017225070A (ja) * 2016-06-17 2017-12-21 株式会社村田製作所 増幅器
US10211795B2 (en) 2016-07-21 2019-02-19 Skyworks Solutions, Inc. Impedance transformation circuit and overload protection for low noise amplifier
US10284160B2 (en) * 2016-08-31 2019-05-07 Skyworks Solutions, Inc. Amplifier with improved return loss and mismatch over gain modes
US10230417B2 (en) * 2016-08-31 2019-03-12 Skyworks Solutions, Inc. Multi-input amplifier with degeneration switching block and low loss bypass function
TWI744822B (zh) 2016-12-29 2021-11-01 美商天工方案公司 前端系統及相關裝置、積體電路、模組及方法
US9800273B1 (en) 2017-03-01 2017-10-24 Qualcomm Incorporated Wideband high linearity LNA with intra-band carrier aggregation support
US10515924B2 (en) 2017-03-10 2019-12-24 Skyworks Solutions, Inc. Radio frequency modules
US11881828B2 (en) 2017-04-04 2024-01-23 Psemi Corporation Tunable effective inductance for multi-gain LNA with inductive source degeneration
US10038418B1 (en) 2017-04-04 2018-07-31 Psemi Corporation Optimized multi gain LNA enabling low current and high linearity including highly linear active bypass
JP6951293B2 (ja) * 2018-05-29 2021-10-20 株式会社東芝 半導体装置
JP2020017812A (ja) * 2018-07-24 2020-01-30 日本電気株式会社 増幅器
US20200091876A1 (en) * 2018-09-19 2020-03-19 Psemi Corporation Compact Architecture for Multipath Low Noise Amplifier
CN109474242A (zh) * 2018-09-26 2019-03-15 安徽矽芯微电子科技有限公司 一种毫米波低噪声放大器电路
US10771025B1 (en) * 2019-02-19 2020-09-08 Psemi Corporation RFFE LNA topology supporting both noncontiguous intraband carrier aggregation and interband carrier aggregation
JP2022047019A (ja) * 2020-09-11 2022-03-24 株式会社東芝 高周波増幅回路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3959371B2 (ja) * 2002-05-31 2007-08-15 株式会社東芝 可変インダクタ
US7634248B2 (en) 2006-08-01 2009-12-15 Carnegie Mellon University Configurable circuits using phase change switches
CN101836358B (zh) 2007-05-31 2013-10-16 皇家飞利浦电子股份有限公司 集成电路低噪声放大器
US7936217B2 (en) * 2007-11-29 2011-05-03 Qualcomm, Incorporated High-linearity complementary amplifier
KR100952666B1 (ko) * 2008-02-01 2010-04-13 (주)에프씨아이 커패시터 피드백을 이용한 재구성 가능 저잡음 증폭기
US8433272B2 (en) 2008-04-15 2013-04-30 Qualcomm Incorporated Reconfigurable high linearity low noise figure receiver requiring no interstage saw filter
US8229367B2 (en) * 2009-04-14 2012-07-24 Qualcomm, Incorporated Low noise amplifier with combined input matching, balun, and transmit/receive switch
US8102213B2 (en) 2009-07-23 2012-01-24 Qualcomm, Incorporated Multi-mode low noise amplifier with transformer source degeneration
JP2011066825A (ja) * 2009-09-18 2011-03-31 Toshiba Corp 増幅器および通信装置
CN101834576B (zh) * 2010-04-08 2012-12-12 复旦大学 多模可调谐cmos差分低噪声放大器
US8626084B2 (en) * 2010-05-13 2014-01-07 Qualcomm, Incorporated Area efficient concurrent matching transceiver
PT2456068E (pt) * 2010-11-22 2013-08-22 Ericsson Telefon Ab L M Amplificador de baixo ruído com circuito de reforço de impedância
US8432217B2 (en) 2011-05-19 2013-04-30 Renesas Mobile Corporation Amplifier
TW201249116A (en) 2011-05-19 2012-12-01 Renesas Mobile Corp Radio frequency integrated circuit
US20130043946A1 (en) 2011-08-16 2013-02-21 Qualcomm Incorporated Low noise amplifiers with combined outputs

Also Published As

Publication number Publication date
CN105409116A (zh) 2016-03-16
CN105409116B (zh) 2017-07-28
EP3028381A1 (en) 2016-06-08
US9154087B2 (en) 2015-10-06
US20150035600A1 (en) 2015-02-05
WO2015017487A1 (en) 2015-02-05
JP2016524432A (ja) 2016-08-12
KR101650846B1 (ko) 2016-08-24
KR20160028492A (ko) 2016-03-11

Similar Documents

Publication Publication Date Title
JP6110034B2 (ja) 構成可能な相互結合ソースディジェネレーションインダクタを持つ増幅器
JP6046279B2 (ja) 複数の出力と構成可能ディジェネレーションインダクタとをもつ増幅器
JP5992648B2 (ja) ブーストまたはデブーストされたソースディジェネレーションインダクタンスをもつ増幅器
JP6345760B2 (ja) 誘導性ディジェネレーションと、構成可能利得と、入力整合とをもつ増幅器
JP5908663B1 (ja) 改善された線形性をもつスプリット増幅器
JP5882554B2 (ja) 改善したアイソレーションを有する増幅器
JP6224293B1 (ja) マルチバンド受信機のための２段低雑音増幅器
JP6072048B2 (ja) 電力結合式電力増幅器を有するマルチアンテナワイヤレスデバイス
US9543903B2 (en) Amplifiers with noise splitting
KR20160003895A (ko) 결합된 출력들을 갖는 저잡음 증폭기들
US20160036392A1 (en) Dual-band amplifier
JP5992649B2 (ja) 絶縁を改良するための信号線の配線およびシールド
US20210099140A1 (en) Wide bandwidth radio frequency (rf) amplifier
JP6686016B2 (ja) 帯域内キャリアアグリゲーションのための受信機フロントエンドアーキテクチャ

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160420

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160420

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20160420

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20160617

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160726

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20161026

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170207

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170308

R150 Certificate of patent or registration of utility model

Ref document number: 6110034

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees