JP5882554B2 - 改善したアイソレーションを有する増幅器 - Google Patents

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Description

関連出願の相互参照
[0001] 本願は、２０１３年１月２５日に出願された、共同所有される米国特許非仮出願第１３／７５０８７８号の優先権を主張し、その内容は、全体が参照により本明細書に明確に組み込まれる。
[0002] 本開示は一般にエレクトロニクスに関し、より具体的には増幅器に関する。
[0003] ワイヤレス通信システムにおけるワイヤレスデバイス（例えば、セルラ電話又はスマートフォン）は、双方向通信でデータを送信及び受信し得る。ワイヤレスデバイスは、データ送信のための送信機と、データ受信のための受信機とを含み得る。データ送信の場合、送信機は、データで無線周波数（ＲＦ）キャリア信号を変調して変調信号を取得し、この変調信号を増幅して、適切な送信電力レベルを有する出力ＲＦ信号を取得し、この出力ＲＦ信号を、アンテナを介して基地局に送信し得る。データ受信の場合、受信機は、アンテナを介して受信ＲＦ信号を取得し、この受信ＲＦ信号を増幅及び処理して、基地局によって送られたデータを復元する。
[0004] ワイヤレスデバイスは、目的ごとに異なるタイプの増幅器を含み得る。例えば、ワイヤレスデバイスは、受信機に低ノイズ増幅器（ＬＮＡ）を、送信機にドライバ増幅器（ＤＡ）及び電力増幅器（ＰＡ）を、受信機及び／又は送信機に可変利得増幅器（ＶＧＡ）を含め得る。ワイヤレスデバイスは、連結された（coupled together）出力を有する多数の増幅器を含み得、各増幅器は、出力信号を供給するためにイネーブルにされるか、又は、出力信号を供給しないためにディセーブルにされるかの何れかであり得る。漏洩信号による性能の劣化（degradation）を緩和するために、増幅器がディセーブルにされたときに良いアイソレーションを提供することが望まれ得る。
図１は、ワイヤレスシステムと通信するワイヤレスデバイスを示す。 図２は、キャリアアグリゲーション（ＣＡ）の様々な例を示す。 図３は、図１のワイヤレスデバイスのブロック図を示す。 図４は、ＬＮＡの例示的な設計を示す。 図５は、改善したアイソレーションを有するＬＮＡの例示的な設計を示す。 図６は、単一入力多出力（ＳＩＭＯ）ＬＮＡの例示的な設計を示す。 図７Ａは、改善したアイソレーションを有するＳＩＭＯ ＬＮＡのある例示的な設計を示す。 図７Ｂは、改善したアイソレーションを有するＳＩＭＯ ＬＮＡの別の例示的な設計を示す。 図７Ｃは、改善したアイソレーションを有するＳＩＭＯ ＬＮＡのさらに別の例示的な設計を示す。 図８Ａは、改善したアイソレーションを有する多入力多出力（ＭＩＭＯ）ＬＮＡのある例示的な設計を示す。 図８Ｂは、改善したアイソレーションを有する多入力多出力（ＭＩＭＯ）ＬＮＡの別の例示的な設計を示す。 図９は、バイアス電圧及び制御信号を生成するための回路を示す。 図１０は、改善したアイソレーションを有する又は有さないＬＮＡのためのアイソレーションのプロットを示す。 図１１は、増幅を実行するためのプロセスを示す。
[0016] 以下に記載される詳細な説明は、本開示の例示的な設計を説明するものであることが意図されており、本開示が実施され得る唯一の設計しか表わさないことは意図されていない。「例示的」という用語は、「実例、事例、又は例証として提供される」を意味するために本明細書で使用される。「例示的」として本明細書で説明される任意の設計は、必ずしも、他の設計よりも好ましい又は有利であると解釈されるべきではない。詳細な説明は、本開示の例示的な設計の完全な理解を提供することを目的とした特定の詳細を含む。本明細書で説明される例示的な設計が、これらの特定の詳細なしに実施され得ることは当業者に明らかになるであろう。幾つかの事例では、周知の構造及びデバイスが、本明細書で提示される例示的な設計の新規性を曖昧にしないために、ブロック図の形式で示される。
[0017] 改善したアイソレーションを有する増幅器が本明細書で開示される。これら増幅器は、ワイヤレス通信デバイス（例えば、セルラ電話、スマートフォン、等）、タブレット、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、ワイヤレスモデム、ラップトップコンピュータ、スマートブック、ネットブック、コードレス電話、ワイヤレスローカルループ（ＷＬＬ）局、ブルートゥース（登録商標）デバイス、消費者電子デバイス、等のような様々な電子デバイスに使用され得る。明瞭さのために、ワイヤレス通信デバイスにおける、改善したアイソレーションを有する増幅器の使用が以下で説明される。
[0018] 図１は、ワイヤレス通信システム１２０と通信するワイヤレスデバイス１１０を示す。ワイヤレスシステム１２０は、ロングタームエボリューション（ＬＴＥ）システム、符号分割多元接続（ＣＤＭＡ）システム、モバイル通信のためのグローバルシステム（ＧＳＭ（登録商標））システム、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）システム、又は何等かの他のワイヤレスシステムであり得る。ＣＤＭＡシステムは、広帯域ＣＤＭＡ（ＷＣＤＭＡ（登録商標））、ＣＤＭＡ １Ｘ、時分割同期ＣＤＭＡ（ＴＤ−ＳＣＤＭＡ）、又は何等かの他のバージョンのＣＤＭＡを実現し得る。明瞭さのために、図１は、３つの基地局１３０、１３２、及び１３４と、１つのシステムコントローラ１４０とを含むワイヤレスシステム１２０を示す。一般に、ワイヤレスシステムは、任意の数の基地局と、任意のセットのネットワークエンティティを含み得る。基地局は、ノードＢ、発展型ノードＢ（ｅＮＢ）、アクセスポイント、等とも呼ばれ得る。
[0019] ワイヤレスデバイス１１０は、ユーザ機器（ＵＥ）、モバイル局、端末、アクセス端末、加入者ユニット、局、等とも呼ばれ得る。ワイヤレスデバイス１１０は、セルラ電話、スマートフォン、タブレット、ワイヤレスモデム、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、ラップトップコンピュータ、スマートブック、ネットブック、コードレス電話、ワイヤレスローカルループ（ＷＬＬ）局、ブルートゥースデバイス、等であり得る。ワイヤレスデバイス１１０は、ワイヤレスシステム１２０と通信し得る。ワイヤレスデバイス１１０はまた、ブロードキャスト局からの信号、１つ又は複数の全地球的航法衛星システム（ＧＮＳＳ）における衛星（例えば、衛星１５０）からの信号、等を受信し得る。ワイヤレスデバイス１１０は、ＬＴＥ、ＷＣＤＭＡ、ＣＤＭＡ １Ｘ、ＴＤ−ＳＣＤＭＡ、ＧＳＭ、８０２．１１等、ワイヤレス通信のための１つ又は複数の無線技術をサポートし得る。
[0020] ワイヤレスデバイス１１０は、１０００メガヘル（ＭＨｚ）未満の周波数をカバーする低帯域（ＬＢ）、１０００ＭＨｚから２３００ＭＨｘの周波数をカバーする中間帯域（ＭＢ）、及び／又は、２３０００ＭＨｚよりも高い周波数をカバーする高帯域（ＨＢ）で動作することが可能であり得る。例えば、低帯域は、６９８−９６０ＭＨｚをカバーし、中間帯域は、１４７５−２１７０ＭＨｚをカバーし、高帯域は、２３００−２６９０ＭＨｚ及び３４００−３８００ＭＨｚをカバーし得る。低帯域、中間帯域、および高帯域は、帯域の３つのグループ（又は、帯域グループ）を指し、各帯域グループは、多数の周波数帯域（又は単純に「帯域」）を含む。各帯域は、最大２００ＭＨｚをカバーし得る。ＬＴＥリリース１１は、３５個の帯域をサポートし、これらは、ＬＴＥ／ＵＭＴＳ帯域と呼ばれ、公に入手可能な文書３ＧＰＰ ＴＳ３６．１０１にリストされている。一般に、任意の数の帯域グループが定義され得る。各帯域グループは、上記された周波数帯域の何れかに一致するか又は一致しない任意の周波数範囲をカバーし得る。各帯域グループは、任意の数の帯域を含み得る。
[0021] ワイヤレスデバイス１１０は、多数のキャリア上で動作するキャリアアグリゲーションをサポートし得る。キャリアアグリゲーションは、マルチキャリア動作とも呼ばれ得る。キャリアは、通信に使用される周波数の範囲を指し、特定の特性に関連付けられ得る。例えば、キャリアは、キャリア上の動作を説明する制御情報及び／又はシステム情報に関連付けられ得る。キャリアは、コンポーネントキャリア（ＣＣ）、周波数チャネル、セル、等とも呼ばれ得る。１つの帯域は、１つ又は複数のキャリアを含み得る。各キャリアは、ＬＴＥでは最大２０ＭＨｚをカバーし得る。ワイヤレスデバイス１１０は、ＬＴＥリリース１１では、１つ又は２つの帯域において最大５つのキャリアで構成され得る。
[0022] 一般に、キャリアアグリゲーション（ＣＡ）は、帯域内ＣＡ及び帯域間ＣＡという２つのタイプに分類され得る。帯域内ＣＡは、同じ帯域内の多数のキャリア上での動作を指す。帯域間ＣＡは、異なる帯域内の多数のキャリア上での動作を指す。
[0023] 図２は、ワイヤレスデバイス１１０によってサポートされ得る様々なＣＡシナリオを示す。簡潔さのために、図２は、帯域間ＣＡの１つの帯域内のたった１つのキャリアで設定されるワイヤレスデバイス１１０を示す。一般に、ワイヤレスデバイス１１０は、所与の帯域内の１つ又は複数のキャリアで設定され得る。
[0024] シナリオ２１０は、低帯域における帯域Ｘ内の１つのキャリアＣ１と、中間帯域における帯域Ｙ内の１つのキャリアＣ２とがワイヤレスデバイス１１０のために設定されている帯域間ＣＡをカバーする。シナリオ２２０は、中間帯域における帯域Ｘ内の１つのキャリアＣ１と、高帯域における帯域Ｙ内の１つのキャリアＣ２とがワイヤレスデバイス１１０のために設定されている帯域間ＣＡをカバーする。シナリオ２３０は、低帯域における帯域Ｘ内の１つのキャリアＣ１と、高帯域における帯域Ｙ内の１つのキャリアＣ２とがワイヤレスデバイス１１０のために設定されている帯域間ＣＡをカバーする。
[0025] シナリオ２４０は、低帯域における帯域Ｘ内の１つのキャリアＣ１と、低帯域における帯域Ｙ内の１つのキャリアＣ２とがワイヤレスデバイス１１０のために設定れている帯域間ＣＡをカバーする。シナリオ２５０は、中間帯域における帯域Ｘ内の１つのキャリアＣ１と、中間帯域における帯域Ｙ内の１つのキャリアＣ２とがワイヤレスデバイス１１０のために設定されている帯域間ＣＡをカバーする。シナリオ２６０は、高帯域における帯域Ｘ内の１つのキャリアＣ１と、高帯域における帯域Ｙ内の１つのキャリアＣ２とがワイヤレスデバイス１１０のために設定されている帯域間ＣＡをカバーする。
[0026] シナリオ２７０は、低帯域、中間帯域、または高帯域における帯域Ｘ内の２つの隣接キャリアＣ１及びＣ２がワイヤレスデバイス１１０のために設定されている連続帯域内ＣＡをカバーする。シナリオ２８０は、低帯域、中間帯域、または高帯域における帯域Ｘ内の２つの非隣接キャリアＣ１及びＣ２がワイヤレスデバイス１１０のために設定されている非連続帯域内ＣＡをカバーする。
[0027] 図２は、キャリアアグリゲーションの幾つかの例を示す。キャリアアグリゲーションはまた、帯域及び帯域グループの他の組み合わせに対してサポートされ得る。
[0028] ワイヤレスデバイス１１０は、異なる周波数において多数の送信信号を同時に受信し得る。これら多数の送信信号は、キャリアアグリゲーションについては、異なる周波数において多数のキャリア上で１つ又は複数の基地局によって送られ得る。これら多数の送信信号はまた、多地点協調（ＣｏＭＰ）送信、ハンドオーバ、等については、異なる基地局によって送られ得る。これら多数の送信信号はまた、同時の音声／データ、又はデータ／データ、又は音声／音声、等については、異なるワイヤレスシステムによって送られ得る。
[0029] 図３は、図１のワイヤレスデバイス１１０の例示的な設計のブロック図を示す。この例示的な設計では、ワイヤレスデバイス１１０は、一次アンテナ３１０に結合されたトランシーバ３２０と、二次アンテナ３１２に結合されたトランシーバ３２２と、データプロセッサ／コントローラ３８０とを含む。トランシーバ３２０は、アンテナインターフェース回路３２４、多数の（Ｋ個の）ＬＮＡ３３０ａ−３３０ｋ、受信回路３４０、送信回路３５０、及びＫ個の電力増幅器（ＰＡ）３６０ａ−３６０ｋを含む。トランシーバ３２２は、アンテナインターフェース回路３２６、多数の（Ｍ個の）ＬＮＡ３３２ａ−３３２ｍ、受信回路３４２、送信回路３５２、及びＭ個のＰＡ３６２ａ−３６２ｍを含む。トランシーバ３２０及び３２２は、多数の周波数帯域、キャリアアグリゲーション、多数の無線技術、多数のワイヤレスシステム、受信ダイバーシティ、多数の送信アンテナからの多数の受信アンテナへの多入力多出力（ＭＩＭＯ）送信、等をサポートし得る。
[0030] データ受信の場合、アンテナ３１０は、基地局及び／又は他の送信機局から信号を受信し、受信されたＲＦ信号を供給し、それは、アンテナインターフェース回路３２４を通って（routed through）、選択されたＬＮＡ３３０に入力ＲＦ信号として供給される。アンテナインターフェース回路３２４は、スイッチ、デュプレクサ、ダイプレクサ、送信フィルタ、受信フィルタ、整合回路、等を含み得る。選択されたＬＮＡ３３０は、入力ＲＦ信号を増幅し、１つ又は複数の増幅されたＲＦ信号を受信回路３４０に供給する。受信回路３４０は、増幅された各ＲＦ信号をＲＦからベースバンドにダウンコンバートし、ダウンコンバートされた信号をフィルタリング及び増幅し、入力ベースバンド信号をデータプロセッサ３８０に供給する。受信回路３４０は、ミキサ、フィルタ、増幅器、整合回路、発振器、局部発振器（ＬＯ）ジェネレータ、位相ロックドループ（ＰＬＬ）、等を含み得る。
[0031] データ送信の場合、データプロセッサ３８０は、送信されるべきデータを処理（例えば、符号化及び変調）し、１つ又は複数の出力ベースバンド信号を送信回路３５０に供給する。送信回路３５０は、各出力ベースバンド信号を増幅し、フィルタリングし、ベースバンドからＲＦにアップコンバートし、選択されたＰＡ３６０に変調信号を供給する。送信回路３５０は、増幅器、フィルタ、ミキサ、整合回路、発振器、ＬＯジェネレータ、ＰＬＬ、等を含み得る。選択されたＰＡ３６０は、この変調信号を増幅し、適切な送信電力レベルを有する出力ＲＦ信号を供給する。出力ＲＦ信号は、アンテナインターフェース回路３２４を通り、アンテナ３１０を介して送信される。
[0032] トランシーバ３２２内のＬＮＡ３３２、受信回路３４２、送信回路３５２、及びＰＡ３６２は、トランシーバ３２０内のＬＮＡ３３０、受信回路３４０、送信回路３５０、ＰＡ３６０と類似した方式で動作し得る。トランシーバ３２０及び３２２はまた、図３に示されない他の回路を含み得る。
[0036] トランシーバ３２０及び３２２の全体又は一部は、１つ又は複数のアナログ集積回路（ＩＣ）、ＲＦ ＩＣ（ＲＦＩＣ）、混合信号ＩＣ、等で実現され得る。例えば、ＬＮＡ３３０及び受信回路３４０は、１つのモジュール上で実現され得、それは、ＲＦＩＣ、等であり得る。トランシーバ３２０及び３２２内の回路は他の方式でも実現され得る。
[0033] データプロセッサ／コントローラ３８０は、ワイヤレスデバイス１１０のための様々な機能を行い得る。例えば、データプロセッサ３８０は、受信回路３４０及び３４２を介して受け取られているデータ、及び送信回路３５０及び３５２を介して送出されているデータに対する処理を行い得る。コントローラ３８０は、トランシーバ３２０及び３２２内の様々な回路の動作を制御し得る。メモリ３８２は、データプロセッサ／コントローラ３８０のためのプログラムコード及びデータを記憶し得る。データプロセッサ／コントローラ３８０は、１つ又は複数の特定用途向け集積回路（ＡＳＩＣ）及び／又は他のＩＣ上で実現され得る。
[0034] 図３のＬＮＡ３３０及び３２２は、様々な方式で実現され得る。ＬＮＡ３３０及び３３２の幾つかの例示的な回路設計が以下で説明される。ＬＮＡ３３０及び３３２はまた、様々なタイプのトランジスタで実現され得る。Ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタを有するＬＮＡ３３０及び３３２の幾つかの例示的な回路設計が以下で説明され得る。
[0035] 図４は、誘導ディジェネレーション（inductive degeneration）及びカスコード遮断（cascode shutoff）を有するＬＮＡ４００の例示的な設計の概略図を示す。ＬＮＡ４００は、ソースディジェネレーションインダクタ４１２、利得トランジスタ４１４、及びカスコードトランジスタ４１６を含む。利得トランジスタ４１４は、入力ＲＦ信号（ＲＦｉｎ）を受け取るそのゲートと、インダクタ４１２の一端に結合されたそのソースとを有する。インダクタ４１２の他端は、回路接地に結合される。カスコードトランジスタ４１６は、利得トランジスタ４１４のドレインに結合されたそのソースと、負荷回路４１８に結合されたそのドレインとを有する。利得トランジスタ４１４及びカスコードトランジスタ４１６は、ＮＭＯＳトランジスタ（図４に示されるような）で又は他のタイプのトランジスタで実現され得る。
[0036] 利得トランジスタ４１４は、入力ＲＦ信号を増幅し、増幅信号を供給する。カスコードトランジスタ４１６は、増幅信号をバッファし、出力ＲＦ信号（ＲＦｏｕｔ）を供給する。カスコードトランジスタ４１６は、そのゲートにおいてバイアス電圧（Ｖｂｉａｓ）によって制御される。カスコードトランジスタ４１６は、（ｉ）Ｖｂｉａｓ電圧を適切な電圧に設定することによってイネーブルにされる又はＯＮにされるか、或いは（ｉｉ）Ｖｂｉａｓ電圧を低い電圧に設定することによってディセーブルにされる又はＯＦＦにされ得る。理想的には、カスコードトランジスタ４１６がディセーブルにされたとき、開回路がＬＮＡ４００の利得トランジスタ４１４と出力との間に存在すべきである。しかしながら、実際の実現では、それがディセーブルにされたとき、カスコードトランジスタ４１６を介する漏洩経路（leakage path）が存在する。この漏洩経路は、利得トランジスタ４１４と、負荷回路４１８に結合された他の回路（例えば、ダウンコンバータ）との間の不十分な（poor）アイソレーションに帰着し得、これは、望ましいものではない可能性がある。
[0037] 本開示のある態様では、増幅器は、増幅器がディセーブルにされたときに、改善したアイソレーションを提供することができるカスコード回路を含み得る。カスコード回路は、カスコード回路の入力と出力との間で信号を送出すること、又は信号が通過するのを阻止することの何れかを行う回路である。カスコード回路は、（ｉ）増幅器がイネーブルにされたときに信号を送出する貫通経路（through path）と、（ｉｉ）増幅器がディセーブルにされたときにより良いアイソレーションを提供するための回路接地への分路経路とを含み得る。カスコード回路は、（ｉ）カスコード回路の入力と出力との間の貫通経路のために直列に結合された多数のカスコードトランジスタと、（ｉｉ）分路経路のために中間ノードと回路接地との間に結合された分流トランジスタとを含み得る。カスコード回路は、カスコードトランジスタと類似した方式でバッファを行い得、カスコードトランジスタに取って代わる。
[0038] 図５は、改善したアイソレーションを有するＬＮＡ５００の例示的な設計の概略図を示す。ＬＮＡ５００は、図３のＬＮＡ３００及び３３２の何れに対しても使用され得る。図５に示される例示的な設計では、ＬＮＡ５００は、ソースディジェネレーションインダクタ５１２、利得トランジスタ５１４、及びカスコード回路５１６を含む。利得トランジスタ５１４は、入力ＲＦ信号を受け取るそのゲートと、インダクタ５１２の一端に結合されたそのソースと、カスコード回路５１６に結合されたそのドレインとを有する。インダクタ５１２の他端は、回路接地に結合される。利得トランジスタ５１４はまた、回路接地（ソースディジェネレーションインダクタの代わりに）に直接結合されたそのソースを有し得る。カスコード回路５１６は、負荷回路５１８にさらに結合され得、出力ＲＦ信号を供給する。利得トランジスタ５１４及びカスコード回路５１６は、ＮＭＯＳトランジスタ（図５に示されるような）で又は他のタイプのトランジスタで実現され得る。
[0039] 図５に示される例示的な設計では、カスコード回路５１６は、（ｉ）スタックで結合された２つのカスコードトランジスタ５１３及び５１５と、（ｉｉ）カスコードトランジスタ５１３及び５１５と接地回路との間に結合された分流トランジスタ５１７とを含む。カスコードトランジスタ５１３は、利得トランジスタ５１４のドレインに結合されたそのソースと、バイアス電圧（Ｖｂｉａｓ）を受け取るそのゲートと、ノードＸに結合されたそのドレインとを有する。カスコードトランジスタ５１５は、ノードＸに結合されたそのソースと、トランジスタ５１３のゲートに結合され、Ｖｂｉａｓ電圧を受け取るそのゲートと、負荷回路５１８に結合され、出力ＲＦ信号を供給するそのドレインとを有する。分流トランジスタ５１７は、回路接地に結合されたそのソースと、制御信号（Ｃｅｎｂ）を受け取るそのゲートと、ノードＸに結合されたそのドレインとを有する。
[0040] カスコードトランジスタ５１３及び５１５は、図４のカスコードトランジスタ４１６と類似した方式でイネーブル又はディセーブルにされ得る。具体的には、カスコードトランジスタ５１３及び５１５は、適切なバイアス電圧を、トランジスタ５１３及び５１５のゲートに印加することによってイネーブルにされ得る。このケースでは、分流トランジスタ５１７は、低い電圧（又は論理ｌｏｗ）をトランジスタ５１７のゲートに印加することによってディセーブルにされ得る。対照的に、カスコードトランジスタ５１３及び５１５は、低いバイアス電圧を、トランジスタ５１３及び５１５のゲートに印加することによってディセーブルにされ得る。このケースでは、トランジスタ５１７は、高い電圧（又は論理ｈｉｇｈ）をトランジスタ５１７のゲートに印加することによってイネーブルにされ得る。トランジスタ５１７は、ノードＸを回路接地にプルし、これは、任意の信号漏洩を回路接地に短絡させるであろう。ノードＸを回路接地に短絡させることは、カスコードトランジスタ５１３及び５１５がディセーブルにされたときアイソレーションを改善し得る。
[0041] 例示的な設計では、カスコードトランジスタ５１３及び５１５は、アナログ電圧によって制御され、一方で、分流トランジスタ５１７は、デジタル制御信号によって制御され得る。カスコードトランジスタ５１３及び５１５は、適切なバイアス電圧を印加することによってイネーブルにされ得る。トランジスタ５１３及び５１５のバイアス電圧は、利得トランジスタ５１４の両端（across）のドレインソース間電圧（drain-to-source voltage）を決定し、利得トランジスタ５１４を飽和状態にしておくために選択され得る。カスコードトランジスタ５１３及び５１５は、低い電圧（例えば、０ボルト（Ｖ））を印加することによってディセーブルにされ得る。分流トランジスタ５１７は、そのゲートにおいて、論理ｈｉｇｈ（例えば、ＶＤＤ）を印加することによってイネーブルにされるか、又は論理ｌｏｗ（例えば、０Ｖ）を印加することによってディセーブルにされ得る。
[0042] 図５に示される例示的な設計では、カスコード回路５１６は、Ｔスイッチに似た構造を有し、分流トランジスタ５１７に結合された２つのカスコードトランジスタ５１３及び５１５を含む。カスコードトランジスタ５１３及び５１５は、それらが、図４のカスコードトランジスタ４１６のものに匹敵する性能を提供することができるように設計され得る。例示的な設計では、カスコードトランジスタ４１６、５１３、及び５１５は、類似した幅を有し得、カスコードトランジスタ５１３及び５１５は、以下のようにカスコードトランジスタ４１６の長さに略等しい総合的な長さを有し得る。
Ｌ＝Ｌ１＋Ｌ２ 式（１）
ここで、Ｌは、カスコードトランジスタ４１６の長さであり、
Ｌ１は、カスコードトランジスタ５１３の長さであり、
Ｌ２は、カスコードトランジスタ５１５の長さである。
[0043] 例示的な設計では、カスコードトランジスタ５１３及び５１５は各々、カスコードトランジスタ４１６の長さの略半分の長さを有し得、即ち、Ｌ１＝Ｌ２＝Ｌ／２である。別の例示的な設計では、カスコードトランジスタ５１３は、カスコードトランジスタ４１６の長さの略４分の３の長さを有し得、即ち、Ｌ１＝３Ｌ／４かつＬ２＝Ｌ／４である。さらに別の例示的な設計では、カスコードトランジスタ５１３は、Ｌ１＝Ｌ／ｎの長さを有し得、カスコードトランジスタ５１５は、Ｌ２＝（ｎ−１）×Ｌ／ｎの長さを有し得、ここで、ｎは、整数又は非整数値であり得る。カスコードトランジスタ５１３及び５１５の長さはまた、カスコードトランジスタ４１６の長さの何等かの他の割合であり得る。カスコードトランジスタ５１３及び５１５の総合的な長さをカスコードトランジスタ４１６の長さに略等しく維持することは、それらトランジスタが類似した幅を有すると想定して、２つの直列結合されたカスコードトランジスタ５１３及び５１５が単一のカスコードトランジスタ４１６と類似した性能を提供できるようにすることを確実にし得る。
[0044] 一般に、カスコード回路は、（ｉ）その入力と出力との間の貫通経路と、（ｉｉ）貫通経路内のノードと回路接地との間の分路経路とを含み得る。貫通経路は、カスコード回路の入力と出力との間に結合された１つ又は複数のトランジスタで実現され得る。分路経路は、貫通経路内のノードと回路接地との間に結合された１つ又は複数のトランジスタで実現され得る。カスコード回路は、貫通経路をイネーブルにすること（例えば、貫通経路内のトランジスタ（１つ又は複数）をＯＮにすること）、及び分路経路をディセーブルにすること（例えば、分路経路内のトランジスタ（１つ又は複数）をＯＦＦにすること）によってイネーブルにされ得る。対照的に、カスコード回路は、貫通経路をディセーブルにすること（例えば、貫通経路内のトランジスタ（１つ又は複数）をＯＦＦにすること）、及び分路経路をイネーブルにすること（例えば、分路経路内のトランジスタ（１つ又は複数）をＯＮにすること）によってディセーブルにされ得る。
[0045] 図５は、カスコード回路の使用を介した、改善したアイソレーションを有するＬＮＡの例示的な設計を示す。改善したアイソレーションを有するＬＮＡは、また、他の方式で実現され得る。別の例示的な設計では、ＬＮＡは、ＬＮＡの出力と入力との間に結合されたフィードバック回路を含み得る。フィードバック回路は、抵抗器、キャパシタ、トランジスタ、何等かの他の回路素子、又はそれらの組み合わせを備え得る。フィードバック回路は、入力整合に役立ち得、これもまた、ＬＮＡの線形性を改善し得る。
[0046] 図６は、誘導ディジェネレーション及びカスコード遮断を有するＳＩＭＯ ＬＮＡ６００の例示的な設計の概略図を示す。図６に示される例示的な設計では、ＬＮＡ６００は、ソースディジェネレーションインダクタ６１２、利得トランジスタ６１４、並びに２つのカスコードトランジスタ６１６及び６２６を含む。利得トランジスタ６１４は、入力ＲＦ信号を受け取るそのゲートと、インダクタ６１２の一端に結合されたそのソースとを有する。インダクタ６１２の他端は、回路接地に結合される。カスコードトランジスタ６１６は、利得トランジスタ６１４のドレインに結合されたそのソースと、第１のバイアス電圧（Ｖｂｉａｓ１）を受け取るそのゲートと、負荷回路６１８に結合されたそのドレインとを有する。カスコードトランジスタ６２６は、利得トランジスタ６１４のドレインに結合されたそのソースと、第２のバイアス電圧（Ｖｂｉａｓ２）を受け取るそのゲートと、負荷回路６２８に結合されたそのドレインとを有する。利得トランジスタ６１４並びにカスコードトランジスタ６１６及び６２６は、図６に示されるようなＮＭＯＳトランジスタで又は他のタイプのトランジスタで実現され得る。
[0047] 図６に示される例示的な設計では、負荷回路６１８は、一次コイル６８２及び二次コイル６８４を備える変換器６８０を含む。一次コイル６８２は、カスコードトランジスタ６１６のドレインと、電源（ＶＤＤ）との間に結合される。二次コイル６８４は、第１の差動出力ＲＦ信号を第１のダウンコンバータ（図６には示されない）に供給する。負荷回路６２８は、（ｉ）カスコードトランジスタ６２６のドレインとＶＤＤ電源との間に結合された一次コイル６９２と、（ｉｉ）第２の差動出力ＲＦ信号を第２のダウンコンバータ（図６には示されない）に供給する二次コイル６９４とを有する変換器６９０を含む。
[0048] ＳＩＭＯ ＬＮＡ６００は、いつなんどきでも、単一出力モード又は多出力モードで動作し得る。単一出力モードでは、ＳＩＭＯ ＬＮＡ６００は、少なくとも１つの送信信号（例えば、キャリアの１つのセット上で）を備える入力ＲＦ信号を受け取り、１つの出力ＲＦ信号を１つのダウンコンバータに供給する。出力ＲＦ信号を供給するために１つのカスコードトランジスタ６１６又は６２６がイネーブルにされ得、他のカスコードトランジスタがディセーブルにされる。多出力モードでは、ＳＩＭＯ ＬＮＡ６００は、少なくとも２つの送信信号（例えば、キャリアの２つのセット上の）を備える入力ＲＦ信号を受け取り、２つのダウンコンバータに２つの出力ＲＦ信号（例えば、キャリアの各セットに対して１つの出力ＲＦ信号）を供給する。２つの出力ＲＦ信号を供給するために両方のカスコードトランジスタ６１６又は６２６がイネーブルにされる。
[0049] 図６に示される例示的な設計では、カスコードトランジスタ６１６及び６２６は、バッファするために、および、カスコード遮断スイッチとしても、使用される。例えば、単一出力モードの場合、第１のダウンコンバータに出力ＲＦ信号を供給するためにカスコードトランジスタ６１６がイネーブルにされ得、負荷回路６２８と利得トランジスタ６１４との間でアイソレーションを提供するためにカスコードトランジスタ６２６がディセーブルにされ得る。第２のダウンコンバータのためのＬＯ信号は、第２のダウンコンバータを通して漏洩し、二次コイル６９４から一次コイル６９２に結合され得る。理想的には、カスコードトランジスタ６２６は、完全にＯＦＦにされるべきあり、漏洩ＬＯ信号が、利得トランジスタ６１４に結合するのを阻止するべきである。しかしながら、実際の実現では、カスコードトランジスタ６２６は、制限されたアイソレーションを有し、漏洩ＬＯ信号の一部分は、カスコードトランジスタ６２６を通して結合され、利得トランジスタ６１４に提示される。漏洩ＬＯ信号は、カスコードトランジスタ６１６を通過し、送信信号（１つ又は複数）がカスコードトランジスタ６１６及び負荷回路６１８を介して受け取られる性能を劣化させ得る。
[0050] 図７Ａは、改善したアイソレーションを有するＳＩＭＯ ＬＮＡ７００の例示的な設計の概略図を示す。ＬＮＡ７００は、図３のＬＮＡ３３０及び３３２の何れに対しても使用され得る。図７Ａに示される例示的な設計では、ＬＮＡ７００は、ソースディジェネレーションインダクタ７１２、利得トランジスタ７１４、及び２つのカスコード回路７１６及び７２６を含む。利得トランジスタ７１４は、入力ＲＦ信号を受け取るそのゲートと、インダクタ７１２の一端に結合されたそのソースと、カスコード回路７１６及び７２６に結合されたそのドレインとを有する。インダクタ７１２の他端は、回路接地に結合される。利得トランジスタ７１４はまた、回路接地（ソースディジェネレーションインダクタの代わりに）に直接結合されたそのソースを有し得る。カスコード回路７１６は、負荷回路７１８にさらに結合され得、第１の出力ＲＦ信号（ＲＦｏｕｔ１）を供給する。カスコード回路７２６は、負荷回路７２８にさらに結合され得、第２の出力ＲＦ信号（ＲＦｏｕｔ２）を供給する。
[0051] 図７Ａに示される例示的な設計では、カスコード回路７１６は、（ｉ）スタックで結合された２つのカスコードトランジスタ７１３及び７１５、並びに（ｉｉ）カスコードトランジスタ７１３及び７１５と回路接地との間に結合された分流トランジスタ７１７を含む。カスコードトランジスタ７１３及び７１５並びに分流トランジスタ７１７は、図５のカスコードトランジスタ５１３及び５１５並びに分流トランジスタ５１７と類似した方式で結合される。カスコードトランジスタ７１３及び７１５は、それらのゲートで第１のバイアス電圧（Ｖｂｉａｓ１）を受け取り、分流トランジスタは、そのゲートで第１の制御信号（Ｃｅｎｂ１）を受け取る。カスコード回路７２６は、（ｉ）スタックで結合された２つのカスコードトランジスタ７２３及び７２５、並びに（ｉｉ）カスコードトランジスタ７２３及び７２５と回路接地との間に結合された分流トランジスタ７２７を含む。カスコードトランジスタ７２３及び７２５並びに分流トランジスタ７２７は、図５のカスコードトランジスタ５１３及び５１５並びに分流トランジスタ５１７と類似した方式で結合される。カスコードトランジスタ７２３及び７２５は、それらのゲートで第２のバイアス電圧（Ｖｂｉａｓ２）を受け取り、分流トランジスタ７２７は、そのゲートで第２の制御信号（Ｃｅｎｂ２）を受け取る。
[0052] カスコードトランジスタ７１３及び７１５は、図６のカスコードトランジスタ６１６の性能に類似した性能を取得するために、上述されたように、適切な長さで実現され得る。類似して、カスコードトランジスタ７２３及び７２５は、図６のカスコードトランジスタ６２６と類似した性能を取得するために、適切な長さで実現され得る。１つの例示的な設計では、カスコードトランジスタは、類似した幅を有し得、カスコードトランジスタ７１３及び７１５の長さは、例えば、カスコード回路７１６及び７２５に対して類似した性能を取得するために、それぞれ、カスコードトランジスタ７２３及び７２５の長さと一致する。別の例示的な設計では、カスコードトランジスタ７１３及び７１５の長さは、例えば、カスコード回路７１６及び７２６に対して異なる性能特性を取得するために、それぞれ、カスコードトランジスタ７２３及び７２５の長さとは異なり得る。
[0053] ＳＩＭＯ ＬＮＡ７００は、また、他の方式で実現され得る。別の例示的な設計では、ＳＩＭＯ ＬＮＡは、回路接地（ソースディジェネレーションインダクタの代わりに）に直列結合されたそのソースを有する利得トランジスタを含み得る。さらに別の例示的な設計では、ＳＩＭＯ ＬＮＡは、並列結合され、入力ＲＦ信号を受け取るそれらのゲートを有する２つの利得トランジスタを含み得る。第１の利得トランジスタは、図７Ａに示されるように、ソースディジェネレーションインダクタに結合されたそのソースを有し得る。第２の利得トランジスタは、回路接地に直列結合されたそのソースを有し得る。第１の利得トランジスタ又は第２の利得トランジスタの何れかが選択され得る。
[0054] 図７Ａに示される例示的な設計では、負荷回路７１８は、一次コイル７８２及び二次コイル７８４を備える変換器７８０を含む。一次コイル７８２は、カスコード回路７１６とＶＤＤ電源との間に結合される。二次コイル７８４は、第１の差動出力ＲＦ信号を第１のダウンコンバータ（図７Ａには示されない）に供給する。負荷回路７２８は、（ｉ）カスコード回路７２６とＶＤＤ電源との間に結合された一次コイル７９２と、（ｉｉ）第２の差動出力ＲＦ信号を第２のダウンコンバータ（図７Ａには示されない）に供給する二次コイル７９４とを有する変換器７９０を含み得る。
[0055] 負荷回路７１８及び７２８は他の方式でも実現され得る。別の例示的な設計では、負荷回路はインダクタを含み得、場合によっては、ＶＤＤ電源とカスコードトランジスタのドレインとの間に結合されたキャパシタを含み得る。カスコードトランジスタ７１５及び７２５は、それらのドレインで出力ＲＦ信号を供給し得る。さらに別の例示的な設計では、負荷回路は、Ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを含み得、それは、ＶＤＤ電源に結合されたそのソースと、カスコードトランジスタ（例えば、カスコードトランジスタ７１５又は７２５）のドレインに結合されたそのドレインとを有する。ＰＭＯＳトランジスタは、カスコードトランジスタにアクティブ負荷を提供し得る。
[0056] 簡潔さのために、図７Ａは、例えば、キャリア集約のために同時に受信されているキャリアの最大２つのセットについて、最大２つの出力ＲＦ信号を最大２つの負荷回路７１８及び７２８に供給するために２つのカスコード回路７１６及び７２６を含むＳＩＭＯ ＬＮＡ７００を示す。一般に、ＳＩＭＯ ＬＮＡは、最大Ｎ個の出力ＲＦ信号を供給するために、Ｎ個の負荷回路に結合されたＮ個のカスコード回路を含み得、ここで、Ｎは、１よりも大きい任意の整数値であり得る。
[0057] ＳＩＭＯ ＬＮＡ７００は、いつなんどきでも、単一出力モード又は多出力モードで動作し得る。単一出力モードでは、ＳＩＭＯ ＬＮＡ７００は、少なくとも１つの送信信号（例えば、キャリアの１つのセット上の）を備える入力ＲＦ信号を受け取り、１つのカスコード回路７１６又は７２６を介して１つの出力ＲＦ信号を１つのダウンコンバータ回路に供給する。多出力モードでは、ＳＩＭＯ ＬＮＡ７００は、少なくとも２つの送信信号（例えば、キャリアの２つのセット上の）を備える入力ＲＦ信号を受け取り、２つのカスコード回路７１６及び７２６を介して２つのダウンコンバータ回路に２つの出力ＲＦ信号（例えば、キャリアの各セットに対して１つの出力ＲＦ信号）を供給する。
[0058] 単一出力モード又は多出力モードにおいて、ＲＦｏｕｔ１信号を負荷回路７１８に供給するために、カスコード回路７１６がイネーブルにされ得る。これは、（ｉ）適切なバイアス電圧をトランジスタ７１３及び７１５のゲートに印加することでカスコードトランジスタ７１３及び７１５をＯＮにすること、及び（ｉｉ）論理ｌｏｗをトランジスタ７１７のゲートに印加することで分流トランジスタ７１７をＯＦＦにすることによって達成され得る。対照的に、カスコード回路７１６は、（ｉ）低い電圧をトランジスタ７１３及び７１５のゲートに印加することでカスコードトランジスタ７１３及び７１５をＯＦＦにすること、及び（ｉｉ）論理ｈｉｇｈをトランジスタ７１７のゲートに印加することで分流トランジスタ７１７をＯＮにすることによってディセーブルにされ得る。単一出力モード又は多出力モードにおいて、ＲＦｏｕｔ２信号を負荷回路７２８に供給するために、カスコード回路７２６がイネーブルにされ得る。これは、（ｉ）適切なバイアス電圧をトランジスタ７２３及び７２５のゲートに印加することでカスコードトランジスタ７２３及び７２５をＯＮにすること、及び（ｉｉ）論理ｌｏｗをトランジスタ７２７のゲートに印加することで分流トランジスタ７２７をＯＦＦにすることによって達成され得る。対照的に、カスコード回路７２６は、（ｉ）低い電圧をトランジスタ７２３及び７２５のゲートに印加することでカスコードトランジスタ７２３及び７２５をＯＦＦにすること、及び（ｉｉ）論理ｈｉｇｈをトランジスタ７２７のゲートに印加することで分流トランジスタ７２７をＯＮにすることによってディセーブルにされ得る。
[0059] 図７Ｂは、改善したアイソレーションを有するＳＩＭＯ ＬＮＡ７０２の例示的な設計の概略図を示す。ＬＮＡ７０２は、また、図３のＬＮＡ３３０及び３３２の何れに対しても使用され得る。図７Ｂに示される例示的な設計では、ＬＮＡ７０２は、図７ＡのＬＮＡ７００内の回路素子のすべてを含む。ＬＮＡ７０２は、第２の利得トランジスタ７２４及び第２のソースディジェネレーションインダクタ７２２をさらに含む。利得トランジスタ７２４は、入力ＲＦ信号を受け取るそのゲートと、インダクタ７２２の一端に結合されたそのソースと、カスコード回路７２６に結合されたそのドレインとを有する。インダクタ７２２の他端は回路接地に結合される。利得トランジスタ７１４は、カスコード回路７１６だけ（図７Ａに示されるようなカスコード回路７１６及び７２６の両方ではなく）に結合されたそのドレインを有する。
[0060] 図７Ｂに示される例示的な設計では、ＬＮＡ７０２は、（ｉ）利得トランジスタ７１４、カスコード回路７１６、及びインダクタ７１２によって形成される第１の増幅器回路７１０、並びに（ｉｉ）利得トランジスタ７２４、カスコード回路７２６、及びインダクタ７２２によって形成される第２の増幅器回路７２０を備える。
[0061] 図７Ｂに示される例示的な設計では、別個のソースディジェネレーションインダクタ７１２及び７２２が増幅器回路７１０及び７２０に対して使用され、これは、それら２つの増幅器回路間のインタラクションを減らし、ノイズ指数（ＮＦ）低下（degradation）の低減に役立つ。ソースディジェネレーションインダクタ７１２及び７２２は、また、増幅器回路７１０及び７２０の線形性を改善し、ＳＩＭＯ ＬＮＡ７０２の入力整合に役立ち得る。インダクタ７１２及び７２２は、同じ値又は異なる値を有し得る。インダクタ７１２及び７２２の値は、増幅器回路７１０及び７２０に対して良い性能を取得するために選択され得る（例えば、独立して）。別の例示的な設計では、１つの増幅器回路７１０又は７２０がソースディジェネレーションインダクタを含み得、他の増幅器回路は、ソースディジェネレーションインダクタを省き、回路接地に結合されたその利得トランジスタを有する。さらに別の例示的な設計では、増幅器回路７１０及び７２０の両方がソースディジェネレーションインダクタを省き得、回路接地に結合されたそれらの利得トランジスタを有する。
[0062] ＳＩＭＯ ＬＮＡ７０２は、いつなんどきでも、単一出力モード又は多出力モードで動作し得る。単一出力モードでは、出力ＲＦ信号を関連負荷回路７１８又は７２８に供給するために、増幅器回路７１０又は７２０の何れかがイネーブルにされ得る。多出力モードでは、２つの出力ＲＦ信号をそれぞれ負荷回路７１８及び７２８に供給するために、両方の増幅器回路７１０及び７２０がイネーブルにされ得る。
[0063] 単一出力モードでは、両方の利得トランジスタ７１４及び７２４が、これらのトランジスタに適用される入力ＲＦ信号によってイネーブルにされる。ディセーブルにされた増幅器回路内のカスコード回路（例えば、カスコード回路７２６）がディセーブルにされると、ディセーブルにされた増幅器回路内の利得トランジスタ（例えば、利得トランジスタ７２４）は線形領域で動作する。故に、増幅器回路内の利得トランジスタは、（ｉ）増幅器回路がイネーブルにされた場合には飽和領域で、（ｉｉ）増幅器回路がディセーブルにされた場合には線形領域で動作し得る。線形領域内のディセーブルにされた増幅器回路の利得トランジスタを動作させることは、単一出力モードと多出力モードとの間でのＳＩＭＯ ＬＮＡ７０２の入力インピーダンスの変動を減らすことに役立ち得る。
[0064] 図７Ｂに示された例示的な設計では、入力ＲＦ信号は、２つのカスコード回路７１６及び７２６を駆動させる２つの利得トランジスタ７１４及び７２４に入力ＲＦ信号を適用させることで「ゲート」レベルで分けられ得る。対照的に、図７Ａに示される例示的な設計では、入力ＲＦ信号は、２つのカスコード回路７１６及び７２６を駆動させる単一の利得トランジスタに入力ＲＦ信号を適用させることで「カスコード」レベルで分けられ得る。ゲートレベルで入力ＲＦ信号を分けること（図７Ｂに示されるような）は、入力ＲＦ信号をカスコードレベルで分けること（図７Ａに示されるような）よりも良い性能を提供し得る。ゲートレベル分割によるより良い性能は、ダウンコンバータのための漏洩ＬＯ信号の結合を減らすために、より良い利得と、より低いノイズ指数と、改善した線形性と、より良いアイソレーションとを含み得る。
[0065] 別の例示的な設計では、カスコードトランジスタがカスコード回路７１６及び７２６の代わりに使用され得る。分流トランジスタは、利得トランジスタ７１４のドレインと回路接地との間で結合され得る。トランジスタ７１４がＯＮにされないときに利得トランジスタ７１４のドレインを短絡させるために分流トランジスタがＯＮにされ得、これは、アイソレーションを改善し得る。代替的又は追加的に、分流トランジスタは、利得トランジスタ７２４のドレインと回路接地との間に結合され得、利得トランジスタ７２４のドレインを短絡させるためにＯＮにされ得る。
[0066] 図７Ｃは、カスコード迂回スイッチと、改善したアイソレーションを有するＳＩＭＯ ＬＮＡ７０４の例示的な設計の概略図を示す。ＬＮＡ７０４は、図３のＬＮＡ３３０及び３３２の何れに対しても使用され得る。図７Ｃに示される例示的な設計では、ＬＮＡ７０４は、図７ＢのＬＮＡ７０２内の回路素子のすべてを含む。ＬＮＡ７０４はさらに、（ｉ）利得トランジスタ７１４のドレインと負荷回路７２８との間に結合された第３のカスコード回路７３６と、（ｉｉ）利得トランジスタ７２４のドレインと負荷回路７１８との間で結合された第４のカスコード回路７４６とを含む。
[0067] カスコード回路７３６は、（ｉ）スタックで結合された２つのカスコードトランジスタ７３３及び７３５、並びに（ｉｉ）カスコードトランジスタ７３３及び７３５並びに回路接地に結合された分流トランジスタ７３７を含む。カスコードトランジスタ７３３及び７３５並びに分流トランジスタ７３７は、図５のカスコードトランジスタ５１３及び５１５並びに分流トランジスタ５１７と類似した方式で結合される。カスコードトランジスタ７３３及び７３５は、それらのゲートで第３のバイアス電圧（Ｖｂｉａｓ３）を受け取り、分流トランジスタ７３７は、そのゲートで第３の制御信号（Ｃｅｎｂ３）を受け取る。カスコード回路７４６は、（ｉ）スタックで結合された２つのカスコードトランジスタ７４３及び７４５、並びに（ｉｉ）カスコードトランジスタ７４３及び７４５と回路接地との間に結合された分流トランジスタ７４７を含む。カスコードトランジスタ７４３及び７４５並びに分流トランジスタ７４７は、図５のカスコードトランジスタ５１３及び５１５並びに分流トランジスタ５１７と類似した方式で結合される。カスコードトランジスタ７４３及び７４５は、それらのゲートで第４のバイアス電圧（Ｖｂｉａｓ４）を受け取り、分流トランジスタ７４７は、そのゲートで第４の制御信号（Ｃｅｎｂ４）を受け取る。
[0068] ＳＩＭＯ ＬＮＡ７０４は、いつなんどきでも、単一出力モード又は多出力モードで動作し得る。単一出力モードでは、両方の利得トランジスタ７１４及び７２４がイネーブルされ、２つのカスコード回路がイネーブルにされる。負荷回路７１８のための第１の出力ＲＦ信号（ＲＦｏｕｔ１）を生成するためにカスコード回路７１６及び７４６はイネーブルにされ得、カスコード回路７２６及び７３６はディセーブルにされ得る。利得トランジスタ７１４及び７２４は、入力ＲＦ信号を増幅し、その増幅信号を供給し、これらは、イネーブルにされたカスコード回路７１６及び７４６によってバッファされ、負荷回路７１８のためのＲＦｏｕｔ１信号を生成するために組み合わせられ得る。代替的に、負荷回路７２８のための第２の出力ＲＦ信号（ＲＦｏｕｔ２）を生成するためにカスコード回路７２６及び７３６はイネーブルにされ得、カスコード回路７１６及び７４６はディセーブルにされ得る。利得トランジスタ７１４及び７２４は、入力ＲＦ信号を増幅し、その増幅信号を供給し、これらは、イネーブルにされたカスコード回路７２６及び７３６によってバッファされ、負荷回路７２８のためのＲＦｏｕｔ２信号を生成するために組み合わせられ得る。
[0069] 多出力モードでは、両方の利得トランジスタ７１４及び７２４がイネーブルされ、カスコード回路７１６及び７２６がイネーブルにされる。利得トランジスタ７１４及び７２４は、入力ＲＦ信号を増幅し、２つの増幅信号を供給し、これらは、２つの負荷回路７１８及び７２８のための２つの出力ＲＦ信号を取得するために、カスコード回路７１６及び７２６によってバッファされる。代替的に、両方の利得トランジスタ７１４及び７２４がイネーブルにされ、すべてのカスコード回路７１６、７２６、７３６、及び７４６がイネーブルにされる。利得トランジスタ７１４及び７２４は、入力ＲＦ信号を増幅し、２つの増幅信号を供給する。利得トランジスタ７１４からの増幅信号は、カスコード回路７１６と７３６との間で分けられ、利得トランジスタ７２４からの増幅信号は、カスコード回路７２６と７４６との間で分けられる。カスコード回路７１６及び７４６からの信号は、負荷回路７１８のためのＲＦｏｕｔ１信号を取得するために組み合わせられる。カスコード回路７２６及び７３６からの信号は、負荷回路７２８のためのＲＦｏｕｔ２信号を取得するために組み合わせられる。各カスコード回路は、図７Ａ及び７Ｂについて上述されたように、イネーブル又はディセーブルにされ得る。
[0070] ＳＩＭＯ ＬＮＡ７０４は、２つの主要経路及び２つの迂回経路を含む。第１の主要経路７１１は、利得トランジスタ７１４及びカスコード回路７１６によって形成され、第２の主要経路７２１は、利得トランジスタ７２４及びカスコード回路７２６によって形成される。第１の迂回経路７３１は、利得トランジスタ７１４及びカスコード回路７３６によって形成され、第２の迂回経路７４１は、利得トランジスタ７２４及びカスコード回路７４６によって形成される。単一出力モードでは、１つの主要経路及び１つの迂回経路がイネーブルにされ、出力ＲＦ信号を生成するために、イネーブルにされた両方の経路からの信号が組み合わせられる。具体的には、ＲＦｏｕｔ１信号を生成するために、第１の主要経路７１１及び第２の迂回経路７４１がイネーブルにされ得る。代替的に、ＲＦｏｕｔ２信号を生成するために、第２の主要経路７２１及び第１の迂回経路７３１がイネーブルにされ得る。多出力モードでは、ＲＦｏｕｔ１信号及びＲＦｏｕｔ２信号を生成するために、両方の主要経路７１１及び７２１がイネーブルにされ得る。
[0071] 単一出力モードでは、１つの出力ＲＦ信号を供給するために、１つの主要経路７１１又は７２１がイネーブルにされ得る。加えて、ＬＮＡ７０４の入力インピーダンスの変動を減らすために、両方の利得トランジスタ７１４及び７２４がイネーブルにされる。さらに、１つの迂回経路７３１又は７４１もイネーブルにされ、ディセーブルにされた主要経路内の利得トランジスタからのＲＦ電流をイネーブルにされた主要経路へとステアリングする。このＲＦ電流の切り替えは、単一出力モードにおいてＬＮＡ７０４の利得／相互コンダクタンスをブーストする。
[0072] 図７Ａ−７Ｃは、カスコード回路の使用を通じて改善したアイソレーションを有するＳＩＭＯ ＬＮＡの３つの例示的な設計を示す。改善したアイソレーションを有するＳＩＭＯ ＬＮＡは、他の方式でも実現され得る。別の例示的な設計では、ＳＩＭＯ ＬＮＡは、単一の迂回カスコード回路７３６又は７４６（図７Ｃに示されるような、両方の迂回カスコード回路７３６及び７４６ではなく）を含み得る。さらに別の例示的な設計では、ＳＩＭＯ ＬＮＡは、回路接地（ソースディジェネレーションインダクタの代わりに）に結合されたそのソースを各々有する１つ又は複数の利得トランジスタを含み得る。ディジェネレーションインダクタもまた、回路エリアを節約するために、多数の利得トランジスタ間で共有され得る。さらに別の例示的な設計では、ＳＩＭＯ ＬＮＡは、ＬＮＡの入力と出力との間に結合されたフィードバック回路を含み得る。フィードバック回路は、抵抗器、キャパシタ、トランジスタ、何等かの他の回路素子、又はそれらの組み合わせを備え得る。フィードバック回路は、入力整合に役立ち得、また、ＳＩＭＯ ＬＮＡの線形性を改善しる。
[0073] 図８Ａは、改善したアイソレーションを有するＭＩＭＯ ＬＮＡ８００の例示的な設計の概略図を示す。ＬＮＡ８００は、図３のＬＮＡ３３０及び３３２の何れに対しても使用され得る。図８Ａに示される例示的な設計では、ＬＮＡ８００は、図７ＣのＬＮＡ７０４内の回路素子のすべてを含む。しかしながら、利得トランジスタ７１４及び７２４は、ＬＮＡ７０４にあるように連結されない。むしろ、利得トランジスタ７１４は、第１の帯域のための第１の入力整合回路（図８Ａには示されない）によって供給され得る、第１の入力ＲＦ信号（ＲＦｉｎ１）を受け取るそのゲートを有する。利得トランジスタ７２４は、第１の帯域又は第２の帯域のための第２の入力整合回路（図８Ａには示されない）によって供給され得る、第２の入力ＲＦ信号（ＲＦｉｎ２）を受け取るそのゲートを有する。故に、ＬＮＡ８００は、帯域内ＣＡおよび帯域間ＣＡをサポートし得る。
[0074] 図８Ｂは、改善したアイソレーションを有するＭＩＭＯ ＬＮＡ８０２の例示的な設計の概略図を示す。ＬＮＡ８０２は、図３のＬＮＡ３３０及び３３２の何れに対しても使用され得る。図８Ｂに示される例示的な設計では、ＬＮＡ８０２は、図８ＡのＬＮＡ８００内の回路素子のすべてを含む。ＬＮＡ８０２は、（ｉ）ＲＦｉｎ１信号のための利得トランジスタ７５４、インダクタ７５２、及びカスコード回路７５６と７７６、並びに（ｉｉ）ＲＦｉｎ２信号のための利得トランジスタ７６４、インダクタ７６２、及びカスコード回路７６６と７８６をさらに含む。利得トランジスタ７５４は、ＲＦｉｎ１信号を受け取るそのゲートと、インダクタ７５２の一端に結合されたそのソースとを有する。インダクタ７５２の他端は、回路接地に結合される。カスコード回路７５６は、利得トランジスタ７５４のドレインと、負荷回路７１８との間に結合される。カスコード回路７７６は、利得トランジスタ７５４のドレインと、負荷回路７２８との間に結合される。利得トランジスタ７６４は、ＲＦｉｎ２信号を受け取るそのゲートと、インダクタ７６２の一端に結合されたそのソースとを有する。インダクタ７６２の他端は、回路接地に結合される。カスコード回路７６６は、利得トランジスタ７６４のドレインと、負荷回路７１８との間に結合される。カスコード回路７８６は、利得トランジスタ７６４のドレインと、負荷回路７２８との間に結合される。カスコード回路７１６、７２６、７３６、７４６、７５６、７６６、７７６、及び７８６は各々、例えば、図８Ａで示されるように、２つのカスコードトランジスタ及び分流トランジスタを用いて実現され得る。
[0075] ＬＮＡ８０２はまた、図７ＣにおけるＬＮＡ７０４の２つの複写を備えるものと考えられ得る。ＬＮＡ７０４の第１の複写は、ＲＦｉｎ１信号を受け取り、イネーブルにされると、１つ又は２つの負荷回路に１つ又は２つのＲＦｏｕｔ信号を供給する。ＬＮＡ７０４の第２の複写は、ＲＦｉｎ２信号を受け取り、イネーブルにされると、１つ又は２つの負荷回路に１つ又は２つのＲＦｏｕｔ信号を供給する。
[0076] 図８Ａ及び８Ｂは、カスコード回路の使用を介して、改善したアイソレーションを有するＭＩＭＯ ＬＮＡの２つの例示的な設計を示す。改善したアイソレーションを有するＭＩＭＯ ＬＮＡは、他の方式でも実現され得る。別の例示的な設計では、ＭＩＭＯ ＬＮＡは、１つ又は複数の利得トランジスタを含み得、それは、回路接地（ソースディジェネレーションインダクタの代わりに）に結合されたそのソースを各々有する。さらに別の例示的な設計では、ＭＩＭＯ ＬＮＡは、ＭＩＭＯ ＬＮＡの入力と出力との間に結合されたフィードバック回路を含み得る。
[0077] カスコード回路内のカスコードトランジスタのためのバイアス電圧は、様々な方式で生成され得る。１つの例示的な設計では、バイアス電圧は、各カスコード回路内のカスコードトランジスタに対して別々に（independently）生成され得る。別の例示的な設計では、バイアス電圧は、多数のカスコード回路内のカスコードトランジスタに対して生成され得る。
[0078] 図９は、図７ＣのＳＩＭＯ ＬＮＡ７０４の場合にバイアス電圧及び制御信号を生成するための回路の例示的な設計の概略図を示す。制御回路９１０は、ＣＡ１ｅｎ及びＣＡ２ｅｎ制御信号を受け取り、図７Ｃの分流トランジスタ７１７、７２７、７３７、及び７４７のためにそれぞれＣｅｎｂ１、Ｃｅｎｂ２、Ｃｅｎｂ３、及びＣｅｎｂ４制御信号を生成する。ＣＡ１ｅｎ信号は、受信しているキャリアの第１のセットのためのＲＦｏｕｔ１信号を生成するために論理ｈｉｇｈである。ＣＡ２ｅｎ信号は、受信しているキャリアの第２のセットのためのＲＦｏｕｔ２信号を生成するために論理ｈｉｇｈである。各Ｃｅｎｂｘ信号（ｘ＝１、２、３、又は４に対して）は、対応する分流トランジスタをディセーブルにするために論理ｌｏｗであるか、又は、分流トランジスタをイネーブルにするために論理ｈｉｇｈである。制御回路９１０内で、インバータ９１２は、ＣＡ１ｅｎ信号を受け取り、Ｃｅｎｂ１信号を供給する。インバータ９２２は、ＣＡ２ｅｎ信号を受け取り、Ｃｅｎｂ２信号を供給する。ＮＡＮＤゲート９１４は、第１の入力ではＣＡ２ｅｎ信号を、第２の入力ではＣｅｎｂ１信号を受け取り、Ｃｅｎｂ３信号を供給する。ＮＡＮＤゲート９２４は、第１の入力ではＣｅｎｂ２信号を、第２の入力ではＣＡ１ｅｎ信号を受け取り、Ｃｅｎｂ４信号を供給する。
[0079] バイアスジェネレータ９３０は、その入力でＶｂｉａｓｘ電圧を受け取り、その第１及び第２の出力でそれぞれＶｂｉａｓ１及びＶｂｉａｓ２電圧を生成する。Ｖｂｉａｓ１及びＶｂｉａｓ２電圧は、それぞれ図７Ｃのカスコード回路７１６及び７２６内のカスコードトランジスタのゲートに供給される。バイアスジェネレータ９３０内で、スイッチ９３２は、バイアスジェネレータ９３０の入力と第１の出力との間に結合される。スイッチ９３４は、バイアスジェネレータ９３０の入力と第２の出力との間に結合される。スイッチ９３６は、バイアスジェネレータ９３０の第１の出力と、回路接地との間に結合される。スイッチ９３８は、バイアスジェネレータ９３０の第２の出力と、回路接地との間に結合される。スイッチ９３２及び９３４は、それぞれＣｅｎｂ１及びＣｅｎｂ２信号上で、論理ｌｏｗによって閉じられ、論理ｈｉｇｈによって開放され得る。スイッチ９３６及び９３８は、それぞれＣｅｎｂ１及びＣｅｎｂ２信号上で、論理ｈｉｇｈによって閉じられ、論理ｌｏｗによって開放され得る。
[0080] バイアスジェネレータ９４０は、その入力でＶｂｉａｓｙ電圧を受け取り、その第１及び第２の出力でそれぞれＶｂｉａｓ３及びＶｂｉａｓ４電圧を生成する。Ｖｂｉａｓ３及びＶｂｉａｓ４電圧は、それぞれ図７Ｃのカスコード回路７３６及び７４６内のカスコードトランジスタのゲートに供給される。バイアスジェネレータ９４０内で、スイッチ９４２は、バイアスジェネレータ９４０の入力と第１の出力との間に結合される。スイッチ９４４は、バイアスジェネレータ９４０の入力と第２の出力との間に結合される。スイッチ９４６は、バイアスジェネレータ９４０の第１の出力と回路接地との間に結合される。スイッチ９４８は、バイアスジェネレータ９４０の第２の出力と回路接地との間に結合される。スイッチ９４２及び９４４は、それぞれＣｅｎｂ３及びＣｅｎｂ４信号上で、論理ｌｏｗによって閉じられ、論理ｈｉｇｈによって開放される。スイッチ９４６及び９４８は、それぞれＣｅｎｂ３及びＣｅｎｂ４信号上で、論理ｈｉｇｈによって閉じられ、論理ｌｏｗによって開放される。
[0081] 図９は、ＳＩＭＯ ＬＮＡにおいてカスコード回路内のカスコードトランジスタ及び分流トランジスタのためのバイアス電圧及び制御信号を生成する回路の例示的な設計を示す。バイアス電圧及び制御信号は他の方式でも生成され得る。例示的な設計では、同じバイアス電圧が、両方のバイアスジェネレータ９３０及び９４０に供給され得る。別の例示的な設計では、異なるバイアス電圧がバイアスジェネレータ９３０及び９４０に供給され得る。
[0082] 増幅器内の、直列のカスコードトランジスタ及び分流トランジスタを各々が備えるカスコード回路の使用は性能を向上させ得る。具体的には、増幅器の多数の出力間のアイソレーションは、カスコード回路を使用することで改善され得る。これは、キャリア集約受信機で望ましくあり得る。例えば、幾つかの帯域組み合わせに関する帯域間ＣＡでは、第１の帯域内の１つのキャリア上の強い帯域外妨害電波（out-of-band jammers）が、第１のＬＮＡのｏｆｆの信号経路を通じて、第２の帯域のための第２のＬＮＡの出力に漏洩し得、かつ、帯域内に収まり得、これは、大幅な感度低下をもたらし得、及び／又は、受信機の線形性要件を引き上げ得る（raise）。
[0083] 図１０は、カスコード回路を有する又は有さないＬＮＡのためのアイソレーションのプロットを示す。図１０において、水平軸は周波数を表し、ギガヘルツ（ＧＨｚ）の単位で与えられる。垂直軸は、ＬＮＡ（例えば、ＳＩＭＯ ＬＮＡ又はＭＩＭＯ ＬＮＡ）の２つの出力間のアイソレーションを表し、デシベル（ｄＢ）の単位で与えられる。プロット１０１０は、例えば、図６のＬＮＡ６００のような、従来のカスコードトランジスタを有するＬＮＡの２つの出力間のアイソレーションを示す。ＯＦＦにされる出力からＯＮにされる出力まで、略３２ｄＢのアイソレーションが取得される。プロット１０２０は、例えば、図７ＡのＬＮＡ７００のような、カスコード回路を有するＬＮＡの２つの出力間のアイソレーションを示す。ＯＦＦにされる出力からＯＮにされる出力まで、略４７ｄＢのアイソレーションが取得される。図１０は、１つの例示的な設計によれば、カスコード回路を用いてアイソレーションが略１５ｄＢ改善され得ることを示す。
[0084] 本明細書で説明されたカスコード回路を有する増幅器は様々な利点を提供する。第１に、例えば、図１０に示されるような、カスコード回路内の分流トランジスタを使用するとアイソレーションが改善され得る。第２に、カスコード回路の性能は、従来のカスコードトランジスタの性能に匹敵し得る。これは、上述されたように、カスコード回路内のカスコードトランジスタに対して適切な長さを選択することによって達成され得る。第３に、カスコード回路は、回路／ダイをほとんど追加せずに実現され得、最小限にコストを増加させ得る。第４に、増幅器の電流消費は、カスコード回路の使用により、影響を受けないか又は増加しない可能性がある。故に、カスコード回路を有する増幅器は、性能、回路エリア、及び電力消費の観点から最小のコストでより良いアイソレーションを達成することができ得る。
[0085] 例示的な設計では、装置（例えば、ワイヤレスデバイス、ＩＣ、回路モジュール、等）は、利得トランジスタ、第１及び第２のカスコードトランジスタ、及び分流トランジスタを含み得る。利得トランジスタ（例えば、図５の利得トランジスタ５１４又は図７Ａ−８Ａの利得トランジスタ７１４）は、入力信号を受け取り、増幅信号を供給し得る。第１のカスコードトランジスタ（例えば、図５のカスコードトランジスタ５１３又は図７Ａ−８Ａのカスコードトランジスタ７１３）は、利得トランジスタと中間ノードとの間に結合され得、増幅信号を受け取り得る。第２のカスコードトランジスタ（例えば、図５のカスコードトランジスタ５１５又は図７Ａ−８Ａのカスコードトランジスタ７１５）は、中間ノードと出力ノードとの間に結合され得、出力信号を供給し得る。分流トランジスタ（例えば、図５の分流トランジスタ５１７又は図７Ａ−８Ａの分流トランジスタ７１７）は、中間ノードと回路接地との間に結合され得る。
[0086] 利得トランジスタは、インダクタに結合されたそのソースを有し、それは、さらに回路接地に結合され得る。代替的に、利得トランジスタは、回路接地に直接結合されたそのソースを有し得る。
[0087] 第１及び第２のカスコードトランジスタは、第１のモードでは出力信号を供給するためにイネーブルにされ得、第２のモードではディセーブルにされ得る。分流トランジスタは、第１のモードではディセーブルにされ得、第２のモードでは、第１及び第２のカスコードトランジスタがディセーブルにされたときに中間ノードを回路接地に短絡させるためにイネーブルにされ得る。第１及び第２のカスコードトランジスタは、連結されたゲートを有し得、これらのカスコードトランジスタをイネーブル又はディセーブルにするバイアス電圧を受け取り得る。分流トランジスタは、分流トランジスタをイネーブル又はディセーブルにする制御信号を受け取り得る。
[0088] 第１及び第２のカスコードトランジスタ並びに分流トランジスタは、第１のカスコード回路、例えば、図７Ｂ及び８Ａのカスコード回路７１６を形成し得る。カスコードトランジスタは、これらのカスコードトランジスタがイネーブルにされると出力信号を供給し得る。分流トランジスタは、この分流トランジスタがイネーブルにされると中間ノードを回路接地に短絡させ得る。カスコードトランジスタは、カスコード回路の少なくとも１つのターゲット動作特性に基づいて選択された長さを有し得る。例えば、第１のカスコードトランジスタは第１の長さを有し得、第２のトランジスタは第２の長さを有し得る。第１及び第２の長さは、第１のカスコード回路の少なくとも１つのターゲット動作特性に基づいて選択され得る。第１の長さは、第２の長さと一致し得るか、又は第２の長さとは異なり得る。
[0089] 例示的な設計では、装置は、例えば、図７Ａのカスコードレベル分割を有するＳＩＭＯ ＬＮＡの場合、第２のカスコード回路をさらに含み得る。第２のカスコード回路（例えば、図７Ａのカスコード回路７２６）は、利得トランジスタと第２の出力ノードとの間に結合され得、第２のカスコード回路がイネーブルにされると、第２の出力信号を提供し得る。第２のカスコード回路は、第３及び第４のカスコードトランジスタ並びに第２の分流トランジスタを含み得る。第３のカスコードトランジスタ（例えば、カスコードトランジスタ７２３）は、利得トランジスタと第２の中間ノードとの間に結合され得る。第４のカスコードトランジスタ（例えば、カスコードトランジスタ７２５）は、第２の中間ノードと第２の出力ノードとの間に結合され得、第３及び第４のカスコードトランジスタがイネーブルにされると、第２の出力信号を供給し得る。第２の分流トランジスタ（例えば、分流トランジスタ７２７）は、第２の中間ノードと回路接地との間に結合され得、第２の分流トランジスタがイネーブルにされると、第２の中間ノードを回路接地に短絡させ得る。
[0090] 別の例示的な設計では、装置は、例えば、図７Ｂ及び７Ｃのカスコードレベル分割を有するＳＩＭＯ ＬＮＡの場合、第２の利得トランジスタ及び第２のカスコード回路をさらに含み得る。第２の利得トランジスタ（例えば、図７Ｂ及び７Ｃの利得トランジスタ７２４）は、入力信号を受け取り、第２の増幅信号を供給する。第２のカスコード回路（例えば、図７Ｂ及び７Ｃのカスコード回路７２６）は、第２の利得トランジスタと第２の出力ノードとの間に結合され得、第２のカスコード回路がイネーブルにされると第２の出力信号を供給し得る。例示的な設計では、装置は、第３及び第４のカスコード回路をさらに含み得る。第３のカスコード回路（例えば、図７Ｃのカスコード回路７３６）は、利得トランジスタと第２の出力ノードとの間に結合され得、第２の及び第３のカスコード回路がイネーブルにされると、第２の出力信号を供給し得る。第４のカスコード回路（例えば、図７Ｃのカスコード回路７４６）は、第２の利得トランジスタと出力ノードとの間に結合され得、第１及び第４のカスコード回路がイネーブルにされると出力信号を供給し得る。
[0091] さらに別の例示的な設計では、装置は、例えば、図８Ａ及び８ＢのＭＩＭＯ ＬＮＡの場合、第２の利得トランジスタと、第２、第３、及び第４のカスコード回路とをさらに含み得る。第２の利得トランジスタ（例えば、図８Ａ及び８Ｂの利得トランジスタ７２４）は、第２の入力信号を受け取り、第２の増幅信号を供給し得る。第２のカスコード回路（例えば、図８Ａ及び８Ｂのカスコード回路７２６）は、第２の利得トランジスタと第２の出力ノードとの間に結合され得、第２の出力信号を供給し得る。第３のカスコード回路（例えば、図８Ａ及び８Ｂのカスコード回路７３６）は、利得トランジスタと第２の出力ノードとの間に結合され得る。第４のカスコード回路（例えば、図８Ａ及び８Ｂのカスコード回路７４６）は、第２の利得トランジスタと出力ノードとの間に結合され得る。
[0092] 装置は、例えば、図８ＢのＭＩＭＯ ＬＮＡの場合、第３及び第４の利得トランジスタと、第５−第８のカスコード回路とをさらに含み得る。第３の利得トランジスタ（例えば、利得トランジスタ７５４）は、入力信号を受け取り、第３の増幅信号を供給し得る。第５のカスコード回路（例えば、カスコード回路７５６）は、第３の利得トランジスタと出力ノードとの間に結合され得る。第６のカスコード回路（例えば、カスコード回路７７６）は、第３の利得トランジスタと第２の出力ノードとの間に結合され得る。第４の利得トランジスタ（例えば、利得トランジスタ７６４）は、第２の入力信号を受け取り、第４の増幅信号を供給し得る。第７のカスコード回路（例えば、カスコード回路７６６）は、第４の利得トランジスタと出力ノードとの間に結合され得る。第８のカスコード回路（例えば、カスコード回路７８６）は、第４の利得トランジスタと第２の出力ノードとの間に結合され得る。
[0093] 図１１は、増幅を行うためのプロセス１１００の例示的な設計を示す。入力信号が、利得トランジスタ（例えば、図５の利得トランジスタ５１４又は図７Ａ−８Ｂの利得トランジスタ７１４）を用いて増幅され、増幅信号が取得され得る（ブロック１１１２）。中間ノードで結合された第１及び第２のカスコードトランジスタ（例えば、図５のカスコードトランジスタ５１３及び５１５又は図７Ａ−８Ｂのカスコードトランジスタ７１３及び７１５）を用いて増幅信号がバッファされ、これら第１及び第２のカスコードトランジスタがイネーブルにされると出力信号が取得され得る（ブロック１１１４）。例えば、第１のカスコードトランジスタは、利得トランジスタと中間ノードとの間に結合され得、第２のカスコードトランジスタは、中間ノードと出力ノードとの間に結合され得る。中間ノードは、これら第１及び第２のカスコードトランジスタがディセーブルにされると、分流トランジスタ（例えば、図５の分流トランジスタ５１７又は図７Ａ−８Ｂの分流トランジスタ７１７）を用いて回路接地に短絡され得る（ブロック１１１６）。
[0094] 例示的な設計（例えば、図７Ａに示された、カスコードレベル分割を有するＳＩＭＯ ＬＮＡの場合）では、第２の中間ノードで結合された第３及び第４のカスコードトランジスタ（例えば、カスコードトランジスタ７２３及び７２５）を用いて増幅信号がバッファされ、これら第３及び第４のカスコードトランジスタがイネーブルにされたときに第２の出力信号が取得され得る。第２の中間ノードは、これら第３及び第４のカスコードトランジスタがディセーブルにされると、第２の分流トランジスタ（例えば、分流トランジスタ７２７）を用いて回路接地に短絡され得る。
[0095] 別の例示的な設計（例えば、図７Ｂに示された、ゲートレベル分割を有するＳＩＭＯ ＬＮＡの場合）では、入力信号が、第２の利得トランジスタ（例えば、利得トランジスタ７２４）を用いて増幅され、第２の増幅信号が取得され得る。第２の中間ノードで結合された第３及び第４のカスコードトランジスタ（例えば、カスコードトランジスタ７２３及び７２５）を用いて第２の増幅信号がバッファされ、これら第３及び第４のカスコードトランジスタがイネーブルにされたときに第２の出力信号が取得され得る。第２の中間ノードは、これら第３及び第４のカスコードトランジスタがディセーブルにされると、第２の分流トランジスタ（例えば、分流トランジスタ７２７）を用いて回路接地に短絡され得る。
[0096] さらに別の例示的な設計（例えば、図８Ａ及び８Ｂに示されるＭＩＭＯ ＬＮＡの場合）では、第２の入力信号が、第２の利得トランジスタ（例えば、利得トランジスタ７２４）を用いて増幅され、第２の増幅信号が取得され得る。第２の中間ノードで結合された第３及び第４のカスコードトランジスタ（例えば、カスコードトランジスタ７２３及び７２５）を用いて第２の増幅信号がバッファされ、これら第３及び第４のカスコードトランジスタがイネーブルにされたときに第２の出力信号が取得され得る。第２の中間ノードは、これら第３及び第４のカスコードトランジスタがディセーブルにされると、第２の分流トランジスタ（例えば、分流トランジスタ７２７）を用いて回路接地に短絡され得る。第３の中間ノードで結合された第５及び第６のカスコードトランジスタ（例えば、カスコードトランジスタ７３３及び７３５）を用いて第１の増幅信号がバッファされ、これら第５及び第６のカスコードトランジスタがイネーブルにされたときに第２の出力信号が取得され得る。第３の中間ノードは、これら第５及び第６のカスコードトランジスタがディセーブルにされると、第３の分流トランジスタ（例えば、分流トランジスタ７３７）を用いて回路接地に短絡され得る。第４の中間ノードで結合された第７及び第８のカスコードトランジスタ（例えば、カスコードトランジスタ７４３及び７４５）を用いて第２の増幅信号がバッファされ、これら第７及び第８のカスコードトランジスタがイネーブルにされたときに出力信号が取得され得る。第４の中間ノードは、これら第７及び第８のカスコードトランジスタがディセーブルにされると、第４の分流トランジスタ（例えば、分流トランジスタ７４７）を用いて回路接地に短絡され得る。追加の利得トランジスタ、カスコードトランジスタ、及び／又は分流トランジスタもまた、増幅するため、バッファするため、短絡するために使用され得る。
[0097] 本明細書で説明された、改善したアイソレーションを有する増幅器は、ＩＣ、アナログＩＣ、ＲＦＩＣ、混合信号ＩＣ、ＡＳＩＣ、プリント基板（ＰＣＢ）、電子デバイス、等で実現され得る。改善したアイソレーションを有する増幅器はまた、相補型金属酸化膜半導体（ＣＭＯＳ）、Ｎ型ＭＯＳ（ＮＭＯＳ）、Ｐ型ＭＯＳ（ＰＭＯＳ）、バイポーラ結合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、シリコンオンインシュレータ（ＳＯＩ）、等、様々なＩＣプロセス技術を用いて組み立てられ得る。
[0098] 本明細書で説明された、改善したアイソレーションを有する増幅器を実現する装置は、独立型デバイスであり得るか、又は、より大きいデバイスの一部であり得る。デバイスは、（ｉ）独立型ＩＣ、（ｉｉ）データ及び／又は命令を記憶するためのメモリＩＣを含み得る１つ又は複数のＩＣのセット、（ｉｉｉ）ＲＦ受信機（ＲＦＲ）又はＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、（ｉｖ）モバイル局モデム（ＭＳＭ）のようなＡＳＩＣ、（ｖ）他のデバイス内に埋め込まれ得るモジュール、（ｖｉ）受信機、セルラ電話、ワイヤレスデバイス、ハンドセット、又はモバイルユニット、（ｖｉｉ）その他、を含み得る。
[0099] １つ又は複数の例示的な設計では、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実現され得る。ソフトウェアで実現される場合、これら機能は、コンピュータ可読媒体において、１つ又は複数の命令又はコードとして、記憶又は送信されることができる。コンピュータ可読媒体は、ある箇所から別の箇所へのコンピュータプログラム移送を容易にする任意の媒体を含む通信媒体及びコンピュータ記憶媒体の両方を含む。記憶媒体はコンピュータによりアクセスされることができる任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、ＣＤ−ＲＯＭ又は他の光ディスク記憶装置、磁気ディスク記憶装置又は他の磁気記憶デバイス、或いはコンピュータによってアクセス可能であり、かつ、命令又はデータ構造の形式で所望のプログラムコードを搬送又は記憶するために使用されることができるその他の媒体を備え得る。また、任意の接続は厳密にはコンピュータ可読媒体と称され得る。例えば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波のようなワイヤレス技術を使用して、ウェブサイト、サーバ、又は他のリモートソースから送信される場合、この同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、又は赤外線、無線、及びマイクロ波のようなワイヤレス技術は、媒体の定義に含まれる。本明細書で使用される場合、ディスク（ｄｉｓｋ）及びディスク（ｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイ（登録商標）ディスクを含み、ディスク（ｄｉｓｋ）は通常磁気的にデータを再生し、ディスク（ｄｉｓｃ）は、レーザーを用いて光学的にデータを再生する。上記の組み合わせもまた、コンピュータ可読媒体の適用範囲（scope）内に含まれるべきである。
[00100] 本開示の先の説明は、当業者が本開示を実行又は使用することを可能にするために提供される。本開示に対する様々な修正は、当業者には容易に明らかであり、本明細書で定義された包括的な原理は、本開示の適用範囲から逸脱することなく他の変形に適用され得る。故に、本開示は、本明細書に記載された例及び設計に制限されることを意図せず、本明細書に開示された原理及び新規な特徴に合致する最も広い適用範囲が与えられるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
装置であって、
入力信号を受け、増幅信号を供給するように構成された利得トランジスタと、
前記利得トランジスタと中間ノードとの間に結合され、前記増幅信号を受けるように構成された第１のカスコードトランジスタと、
前記中間ノードと出力ノードとの間に結合され、出力信号を供給するように構成された第２のカスコードトランジスタと、
前記中間ノードと回路接地との間に結合された分流トランジスタと
を備える装置。
［Ｃ２］
前記第１のカスコードトランジスタ及び前記第２のカスコードトランジスタは、第１のモードでは、前記出力信号を供給するためにイネーブルにされ、第２のモードではディセーブルにされ、前記分流トランジスタは、前記第１のモードではディセーブルにされ、前記第２のモードでは、前記中間ノードを回路接地に短絡させるためにイネーブルにされる、Ｃ１に記載の装置。
［Ｃ３］
前記第１のカスコードトランジスタ及び前記第２のカスコードトランジスタは、連結されたゲートを有し、前記第１のカスコードトランジスタ及び前記第２のカスコードトランジスタをイネーブル又はディセーブルにするバイアス電圧を受ける、Ｃ１に記載の装置。
［Ｃ４］
前記利得トランジスタと第２の中間ノードとの間に結合された第３のカスコードトランジスタと、
前記第２の中間ノードと第２の出力ノードとの間に結合され、第２の出力信号を供給するように構成された第４のカスコードトランジスタと、
前記第２の中間ノードと回路接地との間に結合された第２の分流トランジスタと
をさらに備える、Ｃ１に記載の装置。
［Ｃ５］
前記第１のカスコードトランジスタ及び前記第２のカスコードトランジスタ並びに前記分流トランジスタが第１のカスコード回路を形成し、前記装置は、
前記入力信号を受け、第２の増幅信号を供給するように構成された第２の利得トランジスタと、
前記第２の利得トランジスタと第２の出力ノードとの間に結合され、第２の出力信号を供給するように構成された第２のカスコード回路と
をさらに備える、Ｃ１に記載の装置。
［Ｃ６］
前記利得トランジスタと前記第２の出力ノードとの間に結合された第３のカスコード回路、又は、前記第２の利得トランジスタと前記出力ノードとの間に結合された第４のカスコード回路、又は、前記第３のカスコード回路及び前記第４のカスコード回路の両方
をさらに備える、Ｃ５に記載の装置。
［Ｃ７］
前記第１のカスコードトランジスタ及び前記第２のカスコードトランジスタ並びに前記分流トランジスタが第１のカスコード回路を形成し、前記装置は、
第２の入力信号を受け、第２の増幅信号を供給するように構成された第２の利得トランジスタと、
前記第２の利得トランジスタと第２の出力ノードとの間に結合され、第２の出力信号を供給するように構成された第２のカスコード回路と
をさらに備える、Ｃ１に記載の装置。
［Ｃ８］
前記利得トランジスタと前記第２の出力ノードとの間に結合された第３のカスコード回路と、
前記第２の利得トランジスタと前記出力ノードとの間に結合された第４のカスコード回路と
をさらに備える、Ｃ７に記載の装置。
［Ｃ９］
前記入力信号を受け、第３の増幅信号を供給するように構成された第３の利得トランジスタと、
前記第３の利得トランジスタと前記出力ノードとの間に結合された第５のカスコード回路と
前記第３の利得トランジスタと前記第２の出力ノードとの間に結合された第６のカスコード回路と
をさらに備える、Ｃ８に記載の装置。
［Ｃ１０］
前記第２の入力信号を受け、第４の増幅信号を供給するように構成された第４の利得トランジスタと、
前記第４の利得トランジスタと前記出力ノードとの間に結合された第７のカスコード回路と
前記第４の利得トランジスタと前記第２の出力ノードとの間に結合された第８のカスコード回路と
をさらに備える、Ｃ９に記載の装置。
［Ｃ１１］
前記第１のカスコードトランジスタは第１の長さを有し、前記第２のトランジスタは第２の長さを有し、前記第１の長さ及び前記第２の長さは、前記第１のカスコードトランジスタ及び前記第２のカスコードトランジスタの少なくとも１つのターゲット動作特性に基づいて選択される、Ｃ１に記載の装置。
［Ｃ１２］
前記第１の長さは前記第２の長さに一致する、Ｃ１１に記載の装置。
［Ｃ１３］
前記利得トランジスタのソースと回路接地との間に結合されたインダクタをさらに備える、Ｃ１に記載の装置。
［Ｃ１４］
方法であって、
利得トランジスタを用いて入力信号を増幅して、増幅信号を取得することと、
中間ノードで結合された第１のカスコードトランジスタ及び第２のカスコードトランジスタを用いて前記増幅信号をバッファして、前記第１のカスコードトランジスタ及び前記第２のカスコードトランジスタがイネーブルにされたときに出力信号を取得することと、
前記第１のカスコードトランジスタ及び前記第２のカスコードトランジスタがディセーブルにされたときに、分流トランジスタを用いて前記中間ノードを回路接地に短絡させることと
を備える方法。
［Ｃ１５］
第２の中間ノードで結合された第３のカスコードトランジスタ及び第４のカスコードトランジスタを用いて前記増幅信号をバッファし、前記第３のカスコードトランジスタ及び前記第４のカスコードトランジスタがイネーブルにされたときに第２の出力信号を取得することと、
前記第３のカスコードトランジスタ及び前記第４のカスコードトランジスタがディセーブルにされたときに、第２の分流トランジスタを用いて前記第２の中間ノードを回路接地に短絡させることと
をさらに備える、Ｃ１４に記載の方法。
［Ｃ１６］
第２の利得トランジスタを用いて前記入力信号を増幅して、第２の増幅信号を取得することと、
第２の中間ノードで結合された第３のカスコードトランジスタ及び第４のカスコードトランジスタを用いて前記第２の増幅信号をバッファして、前記第３のカスコードトランジスタ及び前記第４のカスコードトランジスタがイネーブルにされたときに第２の出力信号を取得することと、
前記第３のカスコードトランジスタ及び前記第４のカスコードトランジスタがディセーブルにされたときに第２の分流トランジスタを用いて前記第２の中間ノードを回路接地に短絡させることと
をさらに備える、Ｃ１４に記載の方法。
［Ｃ１７］
第２の利得トランジスタを用いて第２の入力信号を増幅して、第２の増幅信号を取得することと、
第２の中間ノードで結合された第３のカスコードトランジスタ及び第４のカスコードトランジスタを用いて前記第２の増幅信号をバッファして、前記第３のカスコードトランジスタ及び前記第４のカスコードトランジスタがイネーブルにされたときに第２の出力信号を取得することと、
前記第３のカスコードトランジスタ及び前記第４のカスコードトランジスタがディセーブルにされたときに、第２の分流トランジスタを用いて前記第２の中間ノードを回路接地に短絡させることと
をさらに備える、Ｃ１４に記載の方法。
［Ｃ１８］
装置であって、
入力信号を受け、増幅信号を供給するように設定可能な、増幅するための手段と、
増幅するための前記手段と中間ノードとの間に結合され、前記増幅信号を受けるように設定可能な、バッファするための第１の手段と、
前記中間ノードと出力ノードとの間に結合され、出力信号を供給するように設定可能な、バッファするための第２の手段と、
バッファするための前記第１の手段及びバッファするための前記第２の手段がディセーブルにされたときに、前記中間ノードを回路接地に短絡させるための手段と
を備える装置。
［Ｃ１９］
増幅するための前記手段と第２の中間ノードとの間に結合され、前記増幅信号を受けるように設定可能な、バッファするための第３の手段と、
前記第２の中間ノードと第２の出力ノードとの間に結合され、第２の出力信号を供給するように設定可能な、バッファするための第４の手段と、
バッファするための前記第３の手段及びバッファするための前記第４の手段がディセーブルにされたときに、前記第２の中間ノードを回路接地に短絡させるための手段と
をさらに備える、Ｃ１８に記載の装置。
［Ｃ２０］
前記入力信号又は第２の入力信号を受け、第２の増幅信号を供給するように設定可能な、増幅するための第２の手段と、
増幅するための前記第２の手段と第２の中間ノードとの間に結合され、前記第２の増幅信号を受けるように設定可能な、バッファするための第３の手段と、
前記第２の中間ノードと第２の出力ノードとの間に結合され、第２の出力信号を供給するように設定可能な、バッファするための第４の手段と、
バッファするための前記第３の手段及びバッファするための前記第４の手段がディセーブルにされたときに、前記第２の中間ノードを回路接地に短絡させるための手段と
をさらに備える、Ｃ１８に記載の装置。

Claims (20)

  1. 装置であって、
    入力信号を受け、増幅信号を供給するように構成された利得トランジスタと、
    前記利得トランジスタと中間ノードとの間に結合された第１のカスコードトランジスタと、ここで、前記第１のカスコードトランジスタは第１のゲートを有し、前記第１のゲートで受けたバイアス電圧に基づいてイネーブルにされるように構成される、
    前記中間ノードと出力ノードとの間に結合された第２のカスコードトランジスタと、ここで、前記第２のカスコードトランジスタは、前記第１のゲートに結合された第２のゲートを有し、前記第２のカスコードトランジスタは、前記第２のゲートで前記バイアス電圧を受けることに基づいてイネーブルにされるように構成され、出力信号を供給するように構成される、
    前記中間ノードと接地との間に結合された分流トランジスタと
    を備える装置。
  2. 前記利得トランジスタと第２の中間ノードとの間に結合された第３のカスコードトランジスタと、
    前記第２の中間ノードと第２の出力ノードとの間に結合された第４のカスコードトランジスタと、ここで、前記第４のカスコードトランジスタは、第２の出力信号を供給するように構成される、
    前記第２の中間ノードと接地との間に結合された第２の分流トランジスタと
    をさらに備える、請求項１に記載の装置。
  3. 前記第１のカスコードトランジスタ及び前記第２のカスコードトランジスタ並びに前記分流トランジスタが第１のカスコード回路を構成し、前記装置は、
    前記入力信号を受け、第２の増幅信号を供給するように構成された第２の利得トランジスタと、
    前記第２の利得トランジスタと第２の出力ノードとの間に結合された第２のカスコード回路と、ここで、前記第２のカスコード回路は、第２の出力信号を供給するように構成される
    をさらに備える、請求項１に記載の装置。
  4. 前記利得トランジスタと前記第２の出力ノードとの間に結合された第３のカスコード回路、又は、前記第２の利得トランジスタと前記出力ノードとの間に結合された第４のカスコード回路、又は、その両方
    をさらに備える、請求項３に記載の装置。
  5. 前記第１のカスコードトランジスタ及び前記第２のカスコードトランジスタ並びに前記分流トランジスタが第１のカスコード回路を構成し、前記装置は、
    第２の入力信号を受け、第２の増幅信号を供給するように構成された第２の利得トランジスタと、
    前記第２の利得トランジスタと第２の出力ノードとの間に結合された第２のカスコード回路と、ここで、前記第２のカスコード回路は、第２の出力信号を供給するように構成される
    をさらに備える、請求項１に記載の装置。
  6. 前記利得トランジスタと前記第２の出力ノードとの間に結合された第３のカスコード回路と、
    前記第２の利得トランジスタと前記出力ノードとの間に結合された第４のカスコード回路と
    をさらに備える、請求項５に記載の装置。
  7. 前記入力信号を受け、第３の増幅信号を供給するように構成された第３の利得トランジスタと、
    前記第３の利得トランジスタと前記出力ノードとの間に結合された第５のカスコード回路と
    前記第３の利得トランジスタと前記第２の出力ノードとの間に結合された第６のカスコード回路と
    をさらに備える、請求項６に記載の装置。
  8. 前記第２の入力信号を受け、第４の増幅信号を供給するように構成された第４の利得トランジスタと、
    前記第４の利得トランジスタと前記出力ノードとの間に結合された第７のカスコード回路と
    前記第４の利得トランジスタと前記第２の出力ノードとの間に結合された第８のカスコード回路と
    をさらに備える、請求項７に記載の装置。
  9. 前記第１のカスコードトランジスタは第１の長さを有し、前記第２のカスコードトランジスタは第２の長さを有し、前記第１の長さ及び前記第２の長さは、前記第１のカスコードトランジスタ及び前記第２のカスコードトランジスタの少なくとも１つのターゲット動作特性に基づいて選択される、請求項１に記載の装置。
  10. 前記第１の長さと前記第２の長さとは同じ長さである、請求項９に記載の装置。
  11. 前記利得トランジスタと第２の出力ノードとの間に結合されたカスコード回路をさらに備える、前記カスコード回路は、第２の出力信号を供給するように構成される、請求項１に記載の装置。
  12. 前記カスコード回路は、
    前記利得トランジスタと第２の中間ノードとの間に結合された第３のカスコードトランジスタと、
    前記第２の中間ノードと接地との間に結合された第２の分流トランジスタと
    を備える、請求項１１に記載の装置。
  13. 方法であって、
    利得トランジスタを介して入力信号を増幅して、増幅信号を供給することと、
    中間ノードに結合された第１のカスコードトランジスタ及び前記中間ノードに結合された第２のカスコードトランジスタを介して第１の動作モードに基づいて前記増幅信号をバッファして、出力信号を供給することと、ここにおいて、前記第１の動作モード中、前記第１のカスコードトランジスタはイネーブルにされ、分流トランジスタはディセーブルにされ、前記第２のカスコードトランジスタはイネーブルにされ、前記出力信号を供給することと、
    第２の動作モードに基づいて前記分流トランジスタを介して前記中間ノードを接地に短絡させることと
    を備える方法。
  14. 第３のカスコードトランジスタ及び第４のカスコードトランジスタを介して前記増幅信号をバッファし、前記第３のカスコードトランジスタ及び前記第４のカスコードトランジスタがイネーブルにされたときに第２の出力信号を供給することと、ここで、前記第３のカスコードトランジスタ及び前記第４のカスコードトランジスタは、第２の中間ノードに結合される、
    前記第３のカスコードトランジスタ及び前記第４のカスコードトランジスタがディセーブルにされたときに、第２の分流トランジスタを介して前記第２の中間ノードを接地に短絡させることと
    をさらに備える、請求項１３に記載の方法。
  15. 第２の利得トランジスタを介して前記入力信号を増幅して、第２の増幅信号を供給することと、
    第３のカスコードトランジスタ及び第４のカスコードトランジスタを介して前記第２の増幅信号をバッファして、前記第３のカスコードトランジスタ及び前記第４のカスコードトランジスタがイネーブルにされたときに第２の出力信号を供給することと、ここで、前記第３のカスコードトランジスタ及び前記第４のカスコードトランジスタは第２の中間ノードに結合される、
    前記第３のカスコードトランジスタ及び前記第４のカスコードトランジスタがディセーブルにされたときに第２の分流トランジスタを介して前記第２の中間ノードを接地に短絡させることと
    をさらに備える、請求項１３に記載の方法。
  16. 第２の利得トランジスタを介して第２の入力信号を増幅して、第２の増幅信号を供給することと、
    第３のカスコードトランジスタ及び第４のカスコードトランジスタを用いて前記第２の増幅信号をバッファして、前記第３のカスコードトランジスタ及び前記第４のカスコードトランジスタがイネーブルにされたときに第２の出力信号を供給することと、ここで、前記第３のカスコードトランジスタ及び前記第４のカスコードトランジスタは第２の中間ノードに結合される、
    前記第３のカスコードトランジスタ及び前記第４のカスコードトランジスタがディセーブルにされたときに、第２の分流トランジスタを介して前記第２の中間ノードを接地に短絡させることと
    をさらに備える、請求項１３に記載の方法。
  17. 前記第２の動作モード中、前記第１のカスコードトランジスタ及び前記第２のカスコードトランジスタは、ディセーブルにされ、前記分流トランジスタはイネーブルにされる、請求項１３に記載の方法。
  18. 装置であって、
    入力信号に基づいて増幅信号を供給するための手段と、
    前記増幅信号をバッファするための第１の手段と、ここで、バッファするための前記第１の手段は、前記増幅信号を供給するための前記手段と、中間ノードと間に結合され、バッファするための前記第１の手段は、第１のゲートで受けたバイアス電圧に基づいてイネーブルにされるように構成される、
    前記増幅信号をバッファするための第２の手段と、ここで、バッファするための前記第２の手段は、前記中間ノードと出力ノードとの間に結合され、前記第１のゲートに結合された第２のゲートで受けた前記バイアス電圧に基づいてイネーブルにされるように構成される、
    前記中間ノードを接地に短絡させるための手段と
    を備える装置。
  19. 前記増幅信号をバッファするための第３の手段と、ここで、バッファするための前記第３の手段は、前記増幅信号を供給するための前記手段と、第２の中間ノードとの間に結合され、
    前記増幅信号をバッファするための第４の手段と、ここで、バッファするための前記第４の手段は、前記第２の中間ノードと第２の出力ノードとの間に結合され、バッファするための前記第４の手段は、第２の出力信号を供給するように構成される、
    前記第２の中間ノードを接地に短絡させるための手段と
    をさらに備える、請求項１８に記載の装置。
  20. 第２の入力信号に基づいて第２の増幅信号を供給するための第２の手段と、
    前記第２の増幅信号をバッファするための第３の手段と、ここで、バッファするための前記第３の手段は、前記第２の増幅信号を供給するための前記第２の手段と、第２の中間ノードとの間に結合される、
    前記第２の増幅信号をバッファするための第４の手段と、ここで、バッファするための前記第４の手段は、前記第２の中間ノードと第２の出力ノードとの間に結合され、バッファするための前記第４の手段は、第２の出力信号を供給するように構成される、
    前記第２の中間ノードを接地に短絡させるための手段と
    をさらに備える、請求項１８に記載の装置。
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