KR100587566B1 - 가변 이득 증폭기 - Google Patents

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Abstract

본 발명은 가변 이득 증폭기에 관한 것이다.
본 발명의 일 실시예에 따른 가변 이득 증폭기는 제1 커먼 소스 트랜지스터와 제1 커먼 게이트 트랜지스터를 포함하는 제1 캐스코드 증폭기와, 상기 제1 캐스코드 증폭기와 차동쌍을 이루는, 제2 커먼 소스 트랜지스터와 제2 커먼 게이트 트랜지스터를 포함하는 제2 캐스코드 증폭기, 및 상기 제1 커먼 소스 트랜지스터의 드레인과 상기 제1 커먼 게이트 트랜지스터의 소스에 일측이 연결되고, 상기 제2 커먼 소스 트랜지스터의 드레인과 상기 제2 커먼 게이트 트랜지스터의 소스에 다른측이 연결되는 이득 조절부를 포함한다.
가변 이득 증폭기, 이득 조절부, 정합, 캐스코드 증폭기, 차동 증폭기

Description

가변 이득 증폭기{Variable Gain Amplifier}
도 1은 무선 통신 장치의 구성을 보여주는 블록도이다.
도 2는 종전의 가변 이득 증폭기의 구조를 보여주는 회로도이다.
도 3은 종전의 가변 이득 증폭기의 S 파라미터 값들의 변화를 보여주는 그래프이다.
도 4는 본 발명의 일 실시예에 따른 가변 이득 증폭기의 구조를 보여주는 회로도이다.
도 5는 도 4의 가변 이득 증폭기의 S 파라미터 값들의 변화를 보여주는 그래프이다.
도 6은 본 발명의 다른 실시예에 따른 가변 이득 증폭기의 구조를 보여주는 회로도이다.
도 7은 도 6의 가변 이득 증폭기의 S 파라미터 값들의 변화를 보여주는 그래프이다.
도 8은 본 발명의 또 다른 실시예에 따른 가변 이득 증폭기의 구조를 보여주는 회로도이다.
도 9는 도 8의 가변 이득 증폭기의 S 파라미터 값들의 변화를 보여주는 그래프이다.
도 10 내지 도 12는 본 발명의 또 다른 실시예에 따른 가변 이득 증폭기의 구조를 간략히 보여주는 도면이다.
도 13는 본 발명의 일 실시예에 따른 이득 조절부의 구조를 보여주는 회로도이다.
도 14는 본 발명의 다른 실시예에 따른 이득 조절부의 구조를 보여주는 회로도이다.
본 발명은 가변 이득 증폭기에 관한 것으로서, 보다 상세하게는 안정된 입출력 정합 특성을 갖는 가변 이득 증폭기에 관한 것이다.
무선 통신 장치가 신호를 송신할 때 안테나를 통해 출력되는 신호의 전력을 일정하게 유지하거나, 안테나로 입력되는 신호의 크기에 따라 적정한 이득을 주기 위해서는 가변 이득 증폭기(Variable Gain Amplifier)가 필요하다.
도 1은 가변 이득 증폭기를 포함하는 무선 통신 장치의 예를 보여주고 있다.
송신과정에서 무선 통신 장치의 동작을 살펴본다.
베이스밴드 프로세서(190)에서 출력되는 기저대역(baseband) 신호를 기저대역 증폭기(140)에서 증폭한다. 증폭된 기저대역 신호는 발진기(180)에서 발생된 발진신호와 상향 혼합기(Up-Mixer)(130)에서 혼합되어 RF(Radio Frequency) 신호가 된다. 현재 알려진 통신 시스템들은 대개 기저대역 신호를 바로 RF 신호로 변환시 키지 않고, 먼저 IF(Intermediate Frequency) 신호로 변환시킨 후에 IF 신호를 RF 신호로 변환시킨다. RF 신호는 전력 증폭기(120)에서 증폭된 후에 안테나(110)를 통해 출력된다. 송신과정에서 사용되는 전력 증폭기(120)는 왜곡을 줄이면서 높은 이득을 얻기 위해 여러 단의 증폭기로 구성될 수 있다. 예를 들어, 무선 통신 장치는 사전 전력 증폭기(Pre-Power Amplifier)와 전력 증폭기를 포함할 수 있다.
수신과정에서 무선 통신 장치의 동작을 살펴본다.
안테나(110)를 통해 입력된 RF 신호는 저잡음 증폭기(150)를 거쳐 증폭된다. 증폭된 RF 신호는 하향 혼합기(Down-Mixer)(160)를 거쳐 기저대역 신호가 되고, 기저대역 증폭기(170)에서 증폭된다. 현재 알려진 통신 시스템들은 대개 RF 신호를 바로 기저대역 신호로 변환시키지 않고, 먼저 IF(Intermediate Frequency) 신호로 변환시킨 후에 IF 신호를 기저대역 신호로 변환시킨다. 증폭된 기저대역 신호는 베이스밴드 프로세서(190)로 전달된다. 저잡음 증폭기(150) 또한 충분한 이득을 얻기 위하여 여러 단의 증폭기들로 구성될 수 있다.
스위치(115)는 전력 증폭기(120)에서 출력되는 RF 신호가 저잡음 증폭기(150)로 입력되는 것을 차단하고, 안테나(110)를 통해 입력되는 RF 신호가 전력 증폭기(120)로 전달되는 것을 차단한다. 전이중(Full Duplex) 방식의 통신 시스템에서는 스위치(115) 대신에 듀플렉서가 사용되기도 한다.
이와 같이 무선 통신 장치에서 사용되는 전력 증폭기나 저잡음 증폭기는 충분한 가변 이득을 제공해야 한다. 이와 관련하여 일본국 공개특허 2003-243951은 임피던스 가변 수단을 갖는 가변 이득 증폭기를 개시하고 있다. 가변 이득 증폭기 는 차동쌍을 이루는 2개의 바이폴라 트랜지스터의 콜렉터 사이에 개장된 임피던스 가변 수단을 갖는다. 그러나 이는 이득 조절의 범위가 좁고, 고주파 회로로 쓰일 경우에 입출력 정합이 불안정한 특성을 갖는다.
도 2는 가변 이득 범위가 좋은 종전의 가변 이득 증폭기의 예를 보여준다.
도 2의 가변 이득 증폭기는 제1 캐스차동 캐스코드 증폭기(Differential Cascode Amplifier)의 구조를 가지며, 입출력 정합을 위해 LC 정합하는 구조를 갖는다.
제1 캐스코드 증폭기는 커먼 소스 트랜지스터(211)와 커먼 게이트 트랜지스터(221)를 포함하고, 제2 캐스코드 증폭기는 커먼 소스 트랜지스터(212)와 커먼 게이트 트랜지스터(221)를 포함한다.
제1 캐스코드 증폭기에 대해서 살펴보면, 커먼 소스 트랜지스터(211)의 게이트에는 바이어스 전압(VG1)과 신호 입력단을 통해 입력된 + 신호가 인가된다. 커먼 게이트 트랜지스터(221)는 제1 캐스코드 증폭기의 주파수 응답을 개선한다. 제1 캐스 코드 증폭기를 통과한 +신호는 출력단자(Out+)를 통해 출력된다. 도시된 바와 같이 + 신호 입력단에는 입력 정합을 위하여 커패시터 및 인덕터가 연결된다.
마찬가지로 제2 캐스코드 증폭기의 커먼 소스 트랜지스터(212)의 게이트에는 동일한 바이어스 전압(VG1)과 신호 입력단을 통해 입력된 - 신호가 인가된다. 커먼 게이트 트랜지스터(222)는 제2 캐스코드 증폭기의 주파수 응답을 개선한다. 제1 캐스 코드 증폭기를 통과한 -신호는 출력단자(Out-)를 통해 출력된다. 도시된 바와 같이 - 신호 입력단에는 입력 정합을 위하여 커패시터 및 인덕터가 연결된다.
이득 조절부(231)는 스위치 역할을 하는 두개의 트랜지스터와 저항을 포함한다. 스위치의 개폐는 두개의 트랜지스터에 인가되는 게이트 전압(Vcont)에 의해 제어된다. 한편, 인덕터들(241, 242)는 출력 정합에 사용된다.
도 3은 도 2의 가변 이득 증폭기의 S 파라미터 값들의 변화를 보여주는 그래프이다.
위쪽 두 그래프는 높은 이득 모드에서 S 파라미터 값들의 변화를 보여주고 아랫쪽 두 그래프는 낮은 이득 모드에서 S 파라미터 값들의 변화를 보여주고 있다.
높은 이득 모드에서 입력 정합의 특성을 나타내는 S11 파라미터는 -22.279 dB이고, 출력 정합의 특성을 나타내는 S22 파라미터는 -20.576 dB이다. 가변 이득 증폭기에서 입출력 정합의 특성은 -15 dB이하인 것이 바람직한데, 높은 이득 모드에서는 이를 만족한다.
낮은 이득 모드에서 S11 파라미터는 -23.193 dB로서 입력 정합의 특성은 좋지만, S22 파라미터는 -7.082로서 출력 정합이 좋지 않다.
이는 이득 조절부(231)의 온-오프에 따라 출력 임피던스 값이 변화되기 때문이다. 따라서, 높은 이득에서 최적화된 가변 이득 증폭기는 낮은 이득에서 정합이 좋지 않고, 낮은 이득에서 최적화된 가변 이득 증폭기는 높은 이득에서 정합이 좋지 않게 된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명은 안정된 입출력 정합 특성을 갖는 가변 이득 증폭기를 제공하는 것이다.
본 발명의 목적은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 가변 이득 증폭기는 제1 커먼 소스 트랜지스터와 제1 커먼 게이트 트랜지스터를 포함하는 제1 캐스코드 증폭기와, 상기 제1 캐스코드 증폭기와 차동쌍을 이루는, 제2 커먼 소스 트랜지스터와 제2 커먼 게이트 트랜지스터를 포함하는 제2 캐스코드 증폭기, 및 상기 제1 커먼 소스 트랜지스터의 드레인과 상기 제1 커먼 게이트 트랜지스터의 소스에 일측이 연결되고, 상기 제2 커먼 소스 트랜지스터의 드레인과 상기 제2 커먼 게이트 트랜지스터의 소스에 다른측이 연결되는 이득 조절부를 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 가변 이득 증폭기는 제1 커먼 소스 트랜지스터와 제1 커먼 게이트 트랜지스터 및 제3 커먼 게이트 트랜지스터를 포함하는 제1 캐스코드 증폭기와, 상기 제1 캐스코드 증폭기와 차동쌍을 이루는, 제2 커먼 소스 트랜지스터와 제2 커먼 게이트 트랜지스터 및 제4 커먼 게이트 트랜지스터를 포함하는 제2 캐스코드 증폭기와, 상기 제1 커먼 소스 트랜지스터의 드레인과 상기 제1 커먼 게이트 트랜지스터의 소스에 일측이 연결되고, 상기 제2 커먼 소스 트랜지스터의 드레인과 상기 제2 커먼 게이트 트랜지스터의 소스에 다른측이 연결되는 제1 이득 조절부, 및 상기 제1 커먼 게이트 트랜지스터의 드레인과 상기 제3 커먼 게이트 트랜지스터의 소스에 일측이 연결되고, 상기 제2 커먼 게이트 트랜지스터의 드레인과 상기 제4 커먼 게이트 트랜지스터의 소스에 다른측이 연결되는 제2 이득 조절부를 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 가변 이득 증폭기는 제1 커먼 소스 트랜지스터와 제1 커먼 게이트 트랜지스터 및 제3 커먼 게이트 트랜지스터를 포함하는 제1 캐스코드 증폭기와, 상기 제1 캐스코드 증폭기와 차동쌍을 이루는, 제2 커먼 소스 트랜지스터와 제2 커먼 게이트 트랜지스터 및 제4 커먼 게이트 트랜지스터를 포함하는 제2 캐스코드 증폭기와, 상기 제1 커먼 소스 트랜지스터의 드레인과 상기 제1 커먼 게이트 트랜지스터의 소스에 일측이 연결되고, 상기 제2 커먼 게이트 트랜지스터의 드레인과 상기 제4 커먼 게이트 트랜지스터의 소스에 다른측이 연결되는 제1 이득 조절부, 및 상기 제1 커먼 게이트 트랜지스터의 드레인과 상기 제3 커먼 게이트 트랜지스터의 소스에 일측이 연결되고, 상기 제2 커먼 소스 트랜지스터의 드레인과 상기 제2 커먼 게이트 트랜지스터의 소스에 다른측이 연결되는 제2 이득 조절부를 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 가변 이득 증폭기는 커먼 소스 트랜지스터와 복수의 커먼 게이트 트랜지스터들을 포함하는 제1 복합 캐스코드 증폭기와, 상기 제1 복합 캐스코드 증폭기와 차동쌍을 이루는, 커먼 소스 트랜지스터와 복수의 커먼 게이트 트랜지스터들을 포함하는 제2 복합 캐스코드 증폭기, 및 상기 제1 복합 캐스코드 증폭기의 드레인-소스 연결부에 일측이 연결되고, 상기 제2 복합 캐스코드 증폭기의 드레인-소스 연결부에 다른측이 연결되는 복수의 이득 조절부들을 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 가변 이득 증폭기는 커먼 소스 트랜지스터와 복수의 커먼 게이트 트랜지스터들을 포함하는 복합 캐스코드 증폭기와, 상기 복합 캐스코드 증폭기의 드레인-소스 연결부에 일측이 연결되고, 다른측은 접지되는 복수의 이득 조절부들을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 가변 이득 증폭기의 구조를 보여주는 회로도이다.
도 4의 가변 이득 증폭기는 도 2의 가변 이득 증폭기와 마찬가지로 제1 및 제2 캐스코드 증폭기들을 포함하는 차동 캐스코드 증폭기(Differential Cascode Amplifier)의 구조를 가지며, 입출력 정합을 위해 LC 정합하는 구조를 갖는다.
제1 캐스코드 증폭기는 제1 커먼 소스 트랜지스터(411)와 제1 커먼 게이트 트랜지스터(421)를 포함하고, 제2 캐스코드 증폭기는 제2 커먼 소스 트랜지스터(412)와 제2 커먼 게이트 트랜지스터(421)를 포함한다.
일반적으로 캐스코드 증폭기의 동작은 다음과 같다. 커먼 소스 트랜지스터는 입력된 신호를 증폭시킨다. 그러나 커먼 소스 트랜지스터의 경우에 밀러 효과(Miller's Effect) 때문에 고주파 영역에서 주파수 응답 특성이 나빠진다. 커먼 게이트 트랜지스터를 커먼 소스 트랜지스터의 출력단(드레인)에 연결하면 고주파 영역에서 주파수 응답 특성이 개선된다. 따라서, 고주파 영역의 주파수 응답 특성이 좋은 캐스코드 증폭기(커먼 소스 트랜지스터와 커먼 게이트 트랜지스터를 연결한 증폭기가 많이 사용된다.
본 실시예에서는 대칭적인 2개의 캐스코드 증폭기를 사용하여 차동 캐스코드 증폭기 구조의 가변 이득 증폭기를 구현한다. 그러나 도 2의 가변 이득 증폭기와 달리 출력단에 직접 이득 조절부를 연결하지 않고 캐스코드 증폭기의 내부에 연결한다.
제1 커먼 소스 트랜지스터(411)의 게이트에는 바이어스 전압(VG1)과 신호 입력단을 통해 입력된 + 신호가 인가된다. 제2 커먼 소스 트랜지스터(412)의 게이트에는 동일한 바이어스 전압(VG1)과 신호 입력단을 통해 입력된 -신호가 인가된다. 각 커먼 소스 트랜지스터와 신호 입력단 사이에는 입력 정합을 위하여 커패시터 및 인덕터가 연결된다.
제1 커먼 소스 트랜지스터(411)의 드레인에는 제1 커먼 게이트 트랜지스터(421)의 소스와 이득 조절부(431)의 일측이 연결된다. 제2 커먼 소스 트랜지스터 (412)의 드레인에는 제2 커먼 게이트 트랜지스터(422)의 소스와 이득 조절부(431)의 다른측이 연결된다. 이득 조절부(431)는 스위치 역할을 하는 두개의 트랜지스터와 저항을 포함한다. 스위치의 개폐는 두개의 트랜지스터에 인가되는 게이트 전압(Vcont)에 의해 제어되는데, 스위치의 개폐에 따라 가변 이득 증폭기의 출력 임피던스가 변한다.
제1 커먼 게이트 트랜지스터(421)의 게이트와 제2 커먼 게이트 트랜지스터(422)의 게이트에는 동일한 바이어스 전압(VG2)가 인가된다. 각 커먼 게이트 트랜지스터의 게이트에 연결된 커패시터는 바이어스 전압(VG2)에 포함될 수도 있는 AC 성분을 접지시키는데 사용된다.
제1 커먼 게이트 트랜지스터(421)의 드레인은 + 신호의 출력단자(Out+)와 연결되고, 제2 커먼 게이트 트랜지스터(422)의 드레인은 - 신호의 출력단자(Out-)와 연결된다. 한편, 인덕터들(441, 442)는 각 신호의 출력단자의 출력 정합에 사용된다. 한편, 도 4에는 도시되지 않았으나, 각 출력단자는 출력 정합을 위한 커패시터를 더 포함할 수도 있다.
도 2의 가변 이득 증폭기와 달리 본 실시예에서는 이득 조절부를 제1 및 제2 캐스코드 증폭기들의 출력단 사이에 연결하지 않고, 제1 및 제2 캐스코드 증폭기들의 내부를 연결하였다. 이에 따라 본 실시예는 도 2의 가변 이득 증폭기보다 입출력 정합, 특히 출력 정합이 개선되었다. 이에 대해서는 도 5를 통해 살펴본다.
도 5는 도 4의 가변 이득 증폭기의 S 파라미터 값들의 변화를 보여주는 그래프이다.
고 이득 모드에서는 도 2 및 도 4의 가변 이득 증폭기들의 S 파라미터 값은 동일하다. 왜냐하면 양자 모두 이득 조절부의 스위치가 열려 있기 때문에 양자는 동일한 회로이기 때문이다.
저 이득 모드에서 도 3의 S 파라미터들과 도 5의 S 파라미터들의 값을 비교하면, S21 파라미터 값은 큰 차이를 보이지는 않는다. 그러나 S22의 경우에 도 3에서는 -7.936 dB이지만 도 5는 -20.438이다. S11의 경우에 도 3에서는 -32.901 dB이고 도 5는 -20.438 dB이다. 결론적으로 말하면, 출력 정합은 도 4의 가변 이득 증폭기가 우수하고 입력 정합은 도 2의 가변 이득 증폭기가 우수하다. 그러나, 입출력 정합이 우수하려면 S 파라미터 값이 대략 -15 dB이하어야 한다. 도 2의 가변 이득 증폭기는 저 이득 모드에서 입력 정합은 매우 우수하지만 출력 정합은 기준값(-15 dB)보다 좋지 않다. 도 4의 가변 이득 증폭기는 저 이득 모드에서 입력 정합과 출력 정합 모두 우수한 특성을 갖는다.
입출력 정합 특성이 우수하므로 도 4의 가변 이득 증폭기는 도 2의 가변 이득 증폭기에 비하여 더 넓은 이득 제어 범위를 가질 수 있다.
도 6은 본 발명의 다른 실시예에 따른 가변 이득 증폭기의 구조를 보여주는 회로도이다.
도 6의 가변 이득 증폭기는 도 4의 가변 이득 증폭기와 비교할 때, 복합 캐스코드 증폭기(Composite Cascode Amplifier)를 사용한다. 복합 캐스코드 증폭기는 커먼 소스 트랜지스터에 복수의 커먼 게이드 증폭기들이 연결된 증폭기이다.
제1 캐스코드 증폭기는 하나의 커먼 소스 트랜지스터(611)와 두 개의 커먼 게이트 트랜지스터들(621, 623)을 포함한다. 제2 캐스코드 증폭기는 하나의 커먼 소스 트랜지스터(612)와 두 개의 커먼 게이트 트랜지스터들(622, 624)을 포함한다.
제1 커먼 소스 트랜지스터(611)의 드레인에는 제1 커먼 게이트 트랜지스터(621)의 소스와 제1 이득 조절부(631)의 일측이 연결된다. 제2 커먼 소스 트랜지스터(612)의 드레인에는 제2 커먼 게이트 트랜지스터(622)의 소스와 제1 이득 조절부(631)의 다른측이 연결된다. 제1 커먼 게이트 트랜지스터(621)의 드레인에는 제3 커먼 게이트 트랜지스터(623)의 소스와 제2 이득 조절부(632)의 일측이 연결된다. 제2 커먼 게이트 트랜지스터(622)의 드레인에는 제4 커먼 게이트 트랜지스터(624)의 소스와 제2 이득 조절부(632)의 다른측이 연결된다.
제1 및 제2 이득 조절부들(631, 632)는 각각 스위치 역할을 하는 두개의 트랜지스터와 저항을 포함한다. 스위치의 개폐는 두개의 트랜지스터에 인가되는 게이트 전압(Vcont1, Vcont2)에 의해 제어되는데, 스위치의 개폐에 따라 가변 이득 증폭기의 출력 임피던스가 변한다.
도 6의 가변 이득 증폭기는 도 4의 가변 이득 증폭기에 비해 보다 세밀한 이득 조절이 가능하다. 도 6의 가변 이득 증폭기의 특성에 대해서는 도 7을 통해 설명한다.
도 7은 도 6의 가변 이득 증폭기의 S 파라미터 값들의 변화를 보여주는 그래프이다.
왼쪽 그래프들은 S21의 값을 나타내고, 오른쪽 그래프들은 S11과 S22의 값을 나타낸다. 윗쪽 그래프는 아랫쪽 그래프보다 높은 이득 모드의 S 파라미터 값을 보여준다.
좀더 자세히 살펴보면, S21의 값은 이득 모드에 따라 17.104 dB에서 9.279 dB의 값을 갖는다. 이는 도 5의 그래프와 비교할 때 가장 높은 이득에서는 17.104 - 15.728 = 1.376 dB가 높은 것을 알 수 있다. 가장 낮은 이득에서는 9.279 - 10.042 = -0.763 dB가 낮은 것을 알 수 있다.
결론적으로 말하면, 도 6의 가변 이득 증폭기는 도 4의 가변 이득 증폭기에 비해 더 높은 이득을 만들 수 있고, 이득 스텝을 4 종류로 만들 수 있다. 또한 가변 이득 범위가 더 넓다. 그럼에도 불구하고, 입출력 정합의 특성은 여전히 우수하다.
도 8은 본 발명의 또 다른 실시예에 따른 가변 이득 증폭기의 구조를 보여주는 회로도이다.
도 8의 가변 이득 증폭기는 도 6의 가변 이득 증폭기와 비교할 때, 이득 조절부의 연결이 다르다.
제1 캐스코드 증폭기는 하나의 커먼 소스 트랜지스터(811)와 두 개의 커먼 게이트 트랜지스터들(821, 823)을 포함한다. 제2 캐스코드 증폭기는 하나의 커먼 소스 트랜지스터(812)와 두 개의 커먼 게이트 트랜지스터들(822, 824)을 포함한다.
제1 커먼 소스 트랜지스터(811)의 드레인에는 제1 커먼 게이트 트랜지스터(821)의 소스와 제1 이득 조절부(831)의 일측이 연결된다. 제2 커먼 소스 트랜지스터(812)의 드레인에는 제2 커먼 게이트 트랜지스터(822)의 소스와 제2 이득 조절부(832)의 일측이 연결된다. 제1 커먼 게이트 트랜지스터(821)의 드레인에는 제3 커먼 게이트 트랜지스터(823)의 소스와 제2 이득 조절부(832)의 다른측이 연결된다. 제2 커먼 게이트 트랜지스터(822)의 드레인에는 제4 커먼 게이트 트랜지스터(824)의 소스와 제1 이득 조절부(831)의 다른측이 연결된다.
제1 및 제2 이득 조절부들(831, 832)는 각각 스위치 역할을 하는 두개의 트랜지스터와 저항을 포함한다. 스위치의 개폐는 두개의 트랜지스터에 인가되는 게이트 전압(Vcont1, Vcont2)에 의해 제어되는데, 스위치의 개폐에 따라 가변 이득 증폭기의 출력 임피던스가 변한다.
도 8의 가변 이득 증폭기의 특성에 대해서는 도 9를 참조하여 설명한다.
도 9는 도 8의 가변 이득 증폭기의 S 파라미터 값들의 변화를 보여주는 그래프이다.
도 8의 가변 이득 증폭기는 이득 조절 스텝이 3 단계이다. 이는 제1 이득 조절부(831)가 열린 상태이고 제2 이득 조절부(832)가 닫힌 상태일 때와, 제1 이득 조절부(831)가 닫힌 상태이고 제2 이득 조절부(832)가 열린 상태일 때 동일한 상태가 되기 때문이다.
도 6의 가변 이득 증폭기에서 S11의 정합 중심 주파수가 약 200 MHz 이동하였는데 비하여, 도 8의 가변 이득 증폭기에서 S11의 정합 중심 주파수는 거의 이동하지 않는 것을 알 수 있다. 또한, 도 8의 가변 이득 증폭기의 이득 제어 범위는 도 6의 가변 이득 증폭기와 거의 비슷하다. 도 8의 가변 이득 증폭기는 입출력 매칭 특성도 우수한 것을 알 수 있다.
이와 같이 본 발명은 캐스코드 증폭기 내부에 이득 조절부를 포함하고 있는 데, 이상에서 설명한 이외에도 다양한 변화가 가능하다. 도 10 내지 도 12는 변형 가능한 가변 이득 증폭기의 구조를 보여주고 있으나, 이는 예시적인 것으로 해석되어야 한다.
도 10 내지 도 12는 본 발명의 또 다른 실시예에 따른 가변 이득 증폭기의 구조를 간략히 보여주는 도면이다.
도 10의 가변 이득 증폭기는 두개의 복합 캐스코드 증폭기들을 포함한다. 제1 캐스코드 증폭기의 드레인-소스 연결부와 제2 캐스코드 증폭기의 드레인-소스 연결부를 이득 조절부가 연결한다.
제1 캐스코드 증폭기는 제1 커먼 소스 트랜지스터(1011)와, 제1 커먼 게이트 트랜지스터(1021)와 제3 커먼 게이트 트랜지스터(1023)와 제5 커먼 게이트 트랜지스터(1025)를 포함하는 복수의 커먼 게이트 트랜지스터들을 포함한다. 제2 캐스코드 증폭기는 제2 커먼 소스 트랜지스터(1012)와, 제2 커먼 게이트 트랜지스터(1022)와 제4 커먼 게이트 트랜지스터(1024)와 제6 커먼 게이트 트랜지스터(1026)를 포함하는 복수의 커먼 게이트 트랜지스터들을 포함한다.
제1 커먼 소스 트랜지스터(1011)의 드레인에는 제1 커먼 게이트 트랜지스터(1021)의 소스와 제1 이득 조절부(1031)의 일측이 연결된다. 제2 커먼 소스 트랜지스터(1012)의 드레인에는 제2 커먼 게이트 트랜지스터(1022)의 소스와 제1 이득 조절부(1031)의 다른측이 연결된다. 제1 커먼 게이트 트랜지스터(1021)의 드레인에는 제3 커먼 게이트 트랜지스터(1023)의 소스와 제2 이득 조절부(1032)의 일측이 연결된다. 제2 커먼 게이트 트랜지스터(1022)의 드레인에는 제4 커먼 게이트 트랜 지스터(1024)의 소스와 제2 이득 조절부(1032)의 다른측이 연결된다. 마찬가지 방식으로 제3 이득 조절부(1033)의 일측은 제5 커먼 게이트 트랜지스터(1025)의 소스와 제6 커먼 게이트 트랜지스터(1026)의 소스에 연결된다. 임피던스들(1041, 1042)는 출력 정합을 위해 사용된다.
도 10의 실시예는 예시적인 것으로서, 일부 이득 조절부가 생략될 수도 있다. 예를 들면 도 10의 가변 이득 증폭기에서 제1 커먼 게이트 트랜지스터의 드레인과 제3 커먼 게이트 트랜지스터의 소스의 연결부분에 일측이 연결되고, 제2 커먼 게이트 트랜지스터의 드레인과 제4 커먼 게이트 트랜지스터의 소스의 연결부분에 다른측이 연결된 제2 이득 조절부가 생략된 가변 이득 증폭기를 구현할 수도 있다.
도 11은 차동 증폭기를 이용하지 않고 구현한 가변 이득 증폭기의 구조를 보여주고 있다.
제1 커먼 소스 트랜지스터(1111)의 게이트로 신호가 입력된다. 제1 커먼 소스 트랜지스터(1111)의 드레인에는 제1 커먼 게이트 트랜지스터(1121)의 소스와 제1 이득 조절부(1131)의 일측이 연결된다. 제1 커먼 게이트 트랜지스터(1121)의 드레인에는 제2 커먼 게이트 트랜지스터(1122)의 소스와 제2 이득 조절부(1232)의 일측이 연결된다. 제2 커먼 게이트 트랜지스터(1122)의 드레인으로 신호가 출력된다. 한편, 임피던스(1140)은 출력 정합에 사용된다. 제1 및 제2 이득 조절부들(1131, 1132)의 다른측은 접지된다.
제1 및 제2 이득 조절부들(1131, 1132)는 각각 스위치 역할을 하는 트랜지스터와 저항을 포함한다. 그러나, 앞서의 실시예들과 마찬가지로 두 개의 트랜지스 터를 포함할 수도 있으나, 본 실시예에서 반드시 두 개의 트랜지스터를 포함할 필요는 없다. 왜냐하면 차동 증폭기의 경우에 대칭성이 필요하지만, 본 실시예에서는 대칭성을 위해 스위치 역할을 하는 트랜지스터를 복수로 할 필요성이 없기 때문이다. 스위치의 개폐에 따라 가변 이득 증폭기의 출력 임피던스가 변한다.
도 12는 차동 증폭기를 이용하여 구현한 가변 이득 증폭기들을 다단으로 연결한 구조를 보여주고 있다.
도 12의 가변 이득 증폭기는 도 4의 가변 이득 증폭기와 비교할 때, 차동 캐스코드 증폭기를 2단으로 연결하였다.
제1 캐스코드 증폭기는 제1 커먼 소스 트랜지스터(1211)와 제1 커먼 게이트 트랜지스터(1221)를 포함한다. 제2 캐스코드 증폭기는 제2 커먼 소스 트랜지스터(1212)와 제2 커먼 게이트 트랜지스터(1222)를 포함한다.
제1 커먼 소스 트랜지스터(1211)의 드레인에는 제1 커먼 게이트 트랜지스터(1221)의 소스와 제1 이득 조절부(1231)의 일측이 연결된다. 제2 커먼 소스 트랜지스터(1212)의 드레인에는 제2 커먼 게이트 트랜지스터(1222)의 소스와 제1 이득 조절부(1231)의 다른측이 연결된다.
제1 커먼 게이트 트랜지스터(1221)의 드레인의 신호는 제3 캐스코드 증폭기로 입력되고, 제2 커먼 게이트 트랜지스터(1222)의 드레인의 신호는 제4 캐스코드 증폭기로 입렵된다. 한편, 임피던스(1241)는 제1 캐스코드 증폭기와 제3 캐스코드 증폭기간의 임피던스 정합에 사용되고, 임피던스(1242)는 제2 캐스코드 증폭기와 제3 캐스코드 증폭기간의 임피던스 정합에 사용된다.
제3 캐스코드 증폭기는 제3 커먼 소스 트랜지스터(1213)와 제3 커먼 게이트 트랜지스터(1223)를 포함한다. 제4 캐스코드 증폭기는 제4 커먼 소스 트랜지스터(1214)와 제4 커먼 게이트 트랜지스터(1224)를 포함한다.
제3 커먼 소스 트랜지스터(1213)의 드레인에는 제3 커먼 게이트 트랜지스터(1223)의 소스와 제2 이득 조절부(1232)의 일측이 연결된다. 제4 커먼 소스 트랜지스터(1214)의 드레인에는 제4 커먼 게이트 트랜지스터(1224)의 소스와 제2 이득 조절부(1232)의 다른측이 연결된다.
제3 커먼 게이트 트랜지스터(1223)의 드레인의 신호는 + 신호 출력단자(Out+)로 출력되고, 제 4 커먼 게이트 트랜지스터(1224)의 드레인의 신호는 - 신호 출력단자(Out-)로 출력된다. 임피던스들(1243, 1244)은 출력 정합에 사용된다.
도 13는 본 발명의 일 실시예에 따른 이득 조절부의 구조를 보여주는 회로도이다.
이득 조절부(1300)는 저항(1330)과 이득 조절부(1300)의 개폐를 결정하는 스위치 역할을 하는 트랜지스터쌍(1310)을 포함한다. 저항(1330)의 일측은 한 트랜지스터의 드레인에 연결되고, 다른측은 다른 트랜지스터의 소스에 연결된다. 트랜지스터쌍(1310)의 게이트 단자(1320)에는 제어 바이어스 전압이 인가되는데, 제어 바이어스 전압에 따라 트랜지스터쌍(1310)이 열리거나 닫힌다.
도 14는 본 발명의 다른 실시예에 따른 이득 조절부의 구조를 보여주는 회로도이다.
본 실시예에서 이득 조절부는 도 13의 실시예와는 달리 복수의 저항들(1431, 1432, 1433)과 복수의 트랜지스터쌍들(1411, 1412, 1413)을 포함한다. 각 저항들은 서로 다른 값을 가질 수도 있지만, 일부 또는 전체 저항이 동일한 값을 가질 수도 있다. 각 저항은 트랜지스터쌍각 트랜지스터쌍(1411, 1412, 1413)의 개폐는 각 게이트 단자(1421, 1422, 1423)에 인가되는 제어 바이어스 전압에 따른다.
이와 같이 저항-사다리(resistor-ladder)구조를 이용함으로써 이득 조절부(1400)는 미세한 이득 스텝을 가질 수 있다.
이상에서 설명한 실시예들은 본 발명을 한정하는 것이 아니고, 예시적인 것으로 판단해야 한다. 예를 들면, 상세한 설명에서 실시예들은 NMOS 트랜지스터를 이용하여 구성한 회로를 예시하고 있으나, PMOS 트랜지스터를 이용하여 회로를 구성할 수도 있고, NMOS와 PMOS 모두를 이용하여 회로를 구성할 수도 있다. 또한, 이득 조절부는 순수 저항으로 구현하였으나, 리액티브 성분을 포함하는 임피던스로 구현할 수도 있다. 그러므로 본 명세서에 개시된 실시예와 도면에 의해 본 발명은 한정되지 않으며 그 발명의 기술사상 범위내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
본 발명의 실시예들에 따르면 안정적인 입출력 정합을 가지면서 기존보다 높은 이득 제어범위를 갖는 가변 이득 증폭기를 구현할 수 있다.

Claims (14)

  1. 제1 커먼 소스 트랜지스터와 제1 커먼 게이트 트랜지스터를 포함하는 제1 캐스코드 증폭기;
    상기 제1 캐스코드 증폭기와 차동쌍을 이루는, 제2 커먼 소스 트랜지스터와 제2 커먼 게이트 트랜지스터를 포함하는 제2 캐스코드 증폭기; 및
    상기 제1 커먼 소스 트랜지스터의 드레인과 상기 제1 커먼 게이트 트랜지스터의 소스에 일측이 연결되고, 상기 제2 커먼 소스 트랜지스터의 드레인과 상기 제2 커먼 게이트 트랜지스터의 소스에 다른측이 연결되는 이득 조절부를 포함하는 가변 이득 증폭기.
  2. 제1항에 있어서,
    상기 이득 조절부는 제어 바이어스 전압에 따라 개폐되는 트랜지스터쌍과 저항을 포함하는, 가변 이득 증폭기.
  3. 제1항에 있어서,
    상기 이득 조절부는 제어 바이어스 전압에 따라 개폐되는 복수의 트랜지스터쌍들과 각 트랜지스터쌍과 연결된 복수의 저항을 포함하는, 가변 이득 증폭기.
  4. 제1 커먼 소스 트랜지스터와 제1 커먼 게이트 트랜지스터 및 제3 커먼 게이 트 트랜지스터를 포함하는 제1 캐스코드 증폭기;
    상기 제1 캐스코드 증폭기와 차동쌍을 이루는, 제2 커먼 소스 트랜지스터와 제2 커먼 게이트 트랜지스터 및 제4 커먼 게이트 트랜지스터를 포함하는 제2 캐스코드 증폭기;
    상기 제1 커먼 소스 트랜지스터의 드레인과 상기 제1 커먼 게이트 트랜지스터의 소스에 일측이 연결되고, 상기 제2 커먼 소스 트랜지스터의 드레인과 상기 제2 커먼 게이트 트랜지스터의 소스에 다른측이 연결되는 제1 이득 조절부; 및
    상기 제1 커먼 게이트 트랜지스터의 드레인과 상기 제3 커먼 게이트 트랜지스터의 소스에 일측이 연결되고, 상기 제2 커먼 게이트 트랜지스터의 드레인과 상기 제4 커먼 게이트 트랜지스터의 소스에 다른측이 연결되는 제2 이득 조절부를 포함하는 가변 이득 증폭기.
  5. 제4항에 있어서,
    상기 제1 및 제2 이득 조절부는 각각 제어 바이어스 전압에 따라 개폐되는 트랜지스터쌍과 저항을 포함하는, 가변 이득 증폭기.
  6. 제4항에 있어서,
    상기 제1 및 제2 이득 조절부는 각각 제어 바이어스 전압에 따라 개폐되는 복수의 트랜지스터쌍들과 각 트랜지스터쌍과 연결된 복수의 저항을 포함하는, 가변 이득 증폭기.
  7. 제1 커먼 소스 트랜지스터와 제1 커먼 게이트 트랜지스터 및 제3 커먼 게이트 트랜지스터를 포함하는 제1 캐스코드 증폭기;
    상기 제1 캐스코드 증폭기와 차동쌍을 이루는, 제2 커먼 소스 트랜지스터와 제2 커먼 게이트 트랜지스터 및 제4 커먼 게이트 트랜지스터를 포함하는 제2 캐스코드 증폭기;
    상기 제1 커먼 소스 트랜지스터의 드레인과 상기 제1 커먼 게이트 트랜지스터의 소스에 일측이 연결되고, 상기 제2 커먼 게이트 트랜지스터의 드레인과 상기 제4 커먼 게이트 트랜지스터의 소스에 다른측이 연결되는 제1 이득 조절부; 및
    상기 제1 커먼 게이트 트랜지스터의 드레인과 상기 제3 커먼 게이트 트랜지스터의 소스에 일측이 연결되고, 상기 제2 커먼 소스 트랜지스터의 드레인과 상기 제2 커먼 게이트 트랜지스터의 소스에 다른측이 연결되는 제2 이득 조절부를 포함하는 가변 이득 증폭기.
  8. 제7항에 있어서,
    상기 제1 및 제2 이득 조절부는 각각 제어 바이어스 전압에 따라 개폐되는 트랜지스터쌍과 저항을 포함하는, 가변 이득 증폭기.
  9. 제7항에 있어서,
    상기 제1 및 제2 이득 조절부는 각각 제어 바이어스 전압에 따라 개폐되는 복수의 트랜지스터쌍들과 각 트랜지스터쌍과 연결된 복수의 저항을 포함하는, 가변 이득 증폭기.
  10. 커먼 소스 트랜지스터와 복수의 커먼 게이트 트랜지스터들을 포함하는 제1 복합 캐스코드 증폭기;
    상기 제1 복합 캐스코드 증폭기와 차동쌍을 이루는, 커먼 소스 트랜지스터와 복수의 커먼 게이트 트랜지스터들을 포함하는 제2 복합 캐스코드 증폭기; 및
    상기 제1 복합 캐스코드 증폭기의 드레인-소스 연결부에 일측이 연결되고, 상기 제2 복합 캐스코드 증폭기의 드레인-소스 연결부에 다른측이 연결되는 복수의 이득 조절부들을 포함하는 가변 이득 증폭기.
  11. 제10항에 있어서,
    상기 조절부들은 각각 제어 바이어스 전압에 따라 개폐되는 트랜지스터쌍과 저항을 포함하는, 가변 이득 증폭기.
  12. 제10항에 있어서,
    상기 이득 조절부들은 각각 제어 바이어스 전압에 따라 개폐되는 복수의 트랜지스터쌍들과 각 트랜지스터쌍과 연결된 복수의 저항을 포함하는, 가변 이득 증폭기.
  13. 커먼 소스 트랜지스터와 복수의 커먼 게이트 트랜지스터들을 포함하는 복합 캐스코드 증폭기;
    상기 복합 캐스코드 증폭기의 드레인-소스 연결부에 일측이 연결되고, 다른측은 접지되는 복수의 이득 조절부들을 포함하는 가변 이득 증폭기.
  14. 제13항에 있어서,
    상기 조절부들은 각각 제어 바이어스 전압에 따라 개폐되는 트랜지스터와 저항을 포함하는, 가변 이득 증폭기.
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