JP2003243951A - 可変利得増幅器 - Google Patents
可変利得増幅器Info
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- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
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- H—ELECTRICITY
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45376—Indexing scheme relating to differential amplifiers the AAC comprising one or more discrete resistors as shunts between collectors or drains
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Abstract
(57)【要約】
【課題】 従来の可変利得増幅器は、利得制御用の可変
抵抗素子の抵抗値を変化させると直流動作点も変化して
ＮＦ（雑音指標）特性が劣化するとともに、回路構成が
複雑となってチップ上の占有面積が大きくなるという課
題があった。 【解決手段】 可変利得増幅器において、差動対を成す
トランジスタ３およびトランジスタ４と、トランジスタ
３のコレクタとトランジスタ４のコレクタとの間に介装
され、ＰＭＯＳトランジスタ１３，ＰＭＯＳトランジス
タ１４および抵抗１５から成る第１の抵抗可変手段と、
トランジスタ３のエミッタとトランジスタ４のエミッタ
との間に介装され、ＮＭＯＳトランジスタ１８、ＮＭＯ
Ｓトランジスタ１９および抵抗２０から成る第２の抵抗
可変手段とを有する。
抵抗素子の抵抗値を変化させると直流動作点も変化して
ＮＦ（雑音指標）特性が劣化するとともに、回路構成が
複雑となってチップ上の占有面積が大きくなるという課
題があった。 【解決手段】 可変利得増幅器において、差動対を成す
トランジスタ３およびトランジスタ４と、トランジスタ
３のコレクタとトランジスタ４のコレクタとの間に介装
され、ＰＭＯＳトランジスタ１３，ＰＭＯＳトランジス
タ１４および抵抗１５から成る第１の抵抗可変手段と、
トランジスタ３のエミッタとトランジスタ４のエミッタ
との間に介装され、ＮＭＯＳトランジスタ１８、ＮＭＯ
Ｓトランジスタ１９および抵抗２０から成る第２の抵抗
可変手段とを有する。
Description
【０００１】
【発明の属する技術分野】この発明は可変利得増幅器に
係り、特に差動対を構成する２つのトランジスタの例え
ば出力間を可変抵抗素子を介して接続する構成を有する
可変利得増幅器に関する。
係り、特に差動対を構成する２つのトランジスタの例え
ば出力間を可変抵抗素子を介して接続する構成を有する
可変利得増幅器に関する。
【０００２】
【従来の技術】ＡＧＣ回路等を構成する可変利得増幅器
については、増幅器利得の制御量や周波数特性以外に
も、利得低減の際の歪みの抑制やＮＦ（雑音指数）の低
減が重要な問題となる。大きな利得制御量を得るために
は、増幅器の直流動作点を変化させて動作Ｇｍ（相互コ
ンダクタンス）を可変に制御する方式が一般的である
が、利得低減時において歪みが増加する。また、ＰＩＮ
ダイオードのような低歪みの内部抵抗可変素子を用いて
出力信号を減衰させるアッテネータ方式を用いれば利得
低減時における歪みを抑制することができるが、基本的
には減衰器と同様に動作するために総合ＮＦを低く維持
することが困難となる。
については、増幅器利得の制御量や周波数特性以外に
も、利得低減の際の歪みの抑制やＮＦ（雑音指数）の低
減が重要な問題となる。大きな利得制御量を得るために
は、増幅器の直流動作点を変化させて動作Ｇｍ（相互コ
ンダクタンス）を可変に制御する方式が一般的である
が、利得低減時において歪みが増加する。また、ＰＩＮ
ダイオードのような低歪みの内部抵抗可変素子を用いて
出力信号を減衰させるアッテネータ方式を用いれば利得
低減時における歪みを抑制することができるが、基本的
には減衰器と同様に動作するために総合ＮＦを低く維持
することが困難となる。
【０００３】そこで、上記のような問題を解決するため
に、利得低減時の歪みの発生を抑制するとともにＮＦ特
性の劣化を防止するように、負荷抵抗等を電気的に制御
する方法が考案されている。図２は、米国特許6100761
号（Highly Linear Variable-Gain Low Noise Amplifie
r）公報に記載された従来の可変利得増幅器の構成の一
例を示す回路図である。図２において、３１は電圧源、
３２は接地部、３３は差動増幅回路を成す一方のバイポ
ーラトランジスタ、３４は差動増幅回路を成す他方のバ
イポーラトランジスタ、３５はトランジスタ３３のベー
スに接続される一方の差動入力端子、３６はトランジス
タ３４のベースに接続される他方の差動入力端子、３７
はトランジスタ３３のコレクタに接続される一方の差動
出力端子、３８はトランジスタ３４のコレクタに接続さ
れる他方の差動出力端子、３９はトランジスタ３３のベ
ースに適切なバイアス電圧を印加するための抵抗、４０
はトランジスタ３４のベースに適切なバイアス電圧を印
加するための抵抗、４１１，４１２，…，４１ｎはそれ
ぞれトランジスタ３３のコレクタと電圧源３１との間に
おいて直列に接続される抵抗、４２１，４２２，…，４
２ｎはそれぞれ抵抗４１１，４１２，…，４１ｎの一方
の端部と電圧源３１との間に介装されるＰＭＯＳトラン
ジスタである。ＰＭＯＳトランジスタ４２１，４２２，
…，４２ｎは、それぞれゲートに印加する電圧を制御す
ることで内部抵抗を可変とすることができ、抵抗４
１１，４１２，…，４１ｎとともに全体としてラダー型
抵抗回路を構成する。
に、利得低減時の歪みの発生を抑制するとともにＮＦ特
性の劣化を防止するように、負荷抵抗等を電気的に制御
する方法が考案されている。図２は、米国特許6100761
号（Highly Linear Variable-Gain Low Noise Amplifie
r）公報に記載された従来の可変利得増幅器の構成の一
例を示す回路図である。図２において、３１は電圧源、
３２は接地部、３３は差動増幅回路を成す一方のバイポ
ーラトランジスタ、３４は差動増幅回路を成す他方のバ
イポーラトランジスタ、３５はトランジスタ３３のベー
スに接続される一方の差動入力端子、３６はトランジス
タ３４のベースに接続される他方の差動入力端子、３７
はトランジスタ３３のコレクタに接続される一方の差動
出力端子、３８はトランジスタ３４のコレクタに接続さ
れる他方の差動出力端子、３９はトランジスタ３３のベ
ースに適切なバイアス電圧を印加するための抵抗、４０
はトランジスタ３４のベースに適切なバイアス電圧を印
加するための抵抗、４１１，４１２，…，４１ｎはそれ
ぞれトランジスタ３３のコレクタと電圧源３１との間に
おいて直列に接続される抵抗、４２１，４２２，…，４
２ｎはそれぞれ抵抗４１１，４１２，…，４１ｎの一方
の端部と電圧源３１との間に介装されるＰＭＯＳトラン
ジスタである。ＰＭＯＳトランジスタ４２１，４２２，
…，４２ｎは、それぞれゲートに印加する電圧を制御す
ることで内部抵抗を可変とすることができ、抵抗４
１１，４１２，…，４１ｎとともに全体としてラダー型
抵抗回路を構成する。
【０００４】また、４３１，４３２，…４３ｎはそれぞ
れトランジスタ３４のコレクタと電圧源３１との間にお
いて直列に接続される抵抗、４４１，４４２，…４４ｎ
は全体としてラダー型抵抗回路を構成するようにそれぞ
れ抵抗４３１，４３２，…，４３ｎの一方の端部と電圧
源３１との間に介装されるＰＭＯＳトランジスタ、４５
１，４５２，…，４５ｎはそれぞれトランジスタ３３の
エミッタと接地部３２との間において直列に接続される
抵抗、４６１，４６２，…，４６ｎは全体としてラダー
型抵抗回路を構成するようにそれぞれ抵抗４５１，４５
２，…，４５ｎの一方の端部と接地部３２との間に介装
されるＮＭＯＳトランジスタ、４７１，４７２，…，４
７ｎはトランジスタ３４のエミッタと接地部３２との間
において直列に接続される抵抗、４８１，４８２，…，
４８ｎは全体としてラダー型抵抗回路を構成するように
それぞれ抵抗４７１，４７２，…，４７ｎの一方の端部
と接地部３２との間に介装されるＮＭＯＳトランジスタ
である。
れトランジスタ３４のコレクタと電圧源３１との間にお
いて直列に接続される抵抗、４４１，４４２，…４４ｎ
は全体としてラダー型抵抗回路を構成するようにそれぞ
れ抵抗４３１，４３２，…，４３ｎの一方の端部と電圧
源３１との間に介装されるＰＭＯＳトランジスタ、４５
１，４５２，…，４５ｎはそれぞれトランジスタ３３の
エミッタと接地部３２との間において直列に接続される
抵抗、４６１，４６２，…，４６ｎは全体としてラダー
型抵抗回路を構成するようにそれぞれ抵抗４５１，４５
２，…，４５ｎの一方の端部と接地部３２との間に介装
されるＮＭＯＳトランジスタ、４７１，４７２，…，４
７ｎはトランジスタ３４のエミッタと接地部３２との間
において直列に接続される抵抗、４８１，４８２，…，
４８ｎは全体としてラダー型抵抗回路を構成するように
それぞれ抵抗４７１，４７２，…，４７ｎの一方の端部
と接地部３２との間に介装されるＮＭＯＳトランジスタ
である。
【０００５】図２に示される差動増幅回路においては、
ＰＭＯＳトランジスタ４２１およびＰＭＯＳトランジス
タ４４１、ＰＭＯＳトランジスタ４２２およびＰＭＯＳ
トランジスタ４４２、…、並びにＰＭＯＳトランジスタ
４２ｎおよびＰＭＯＳトランジスタ４４ｎのゲートに対
して共通にそれぞれ印加するゲート電圧Ｖｐｇ−１，Ｖ
ｐｇ−２，…，Ｖｐｇ−ｎを適宜制御することで、抵抗
４１１，４１２，…，４１ｎおよびＰＭＯＳトランジス
タ４２１，４２２，…，４２ｎから成る抵抗回路並びに
抵抗４３１，４３２，…４３ｎおよびＰＭＯＳトランジ
スタ４４１，４４２，…，４４ｎから成る抵抗回路は、
それぞれ抵抗値を可変に制御できる第１の抵抗可変手段
として機能する。また、ＮＭＯＳトランジスタ４６１お
よびＮＭＯＳトランジスタ４８１、ＮＭＯＳトランジス
タ４６２およびＮＭＯＳトランジスタ４８２、…、並び
にＮＭＯＳトランジスタ４６ｎおよびＮＭＯＳトランジ
スタ４８ｎのゲートに対して共通にそれぞれ印加するゲ
ート電圧Ｖｎｇ−１，Ｖｎ ｇ−２，…，Ｖｎｇ−ｎを適
宜制御することで、抵抗４５１，４５２，…，４５ ｎお
よびＮＭＯＳトランジスタ４６１，４６２，…，４６ｎ
から成る抵抗回路並びに抵抗４７１，４７２，…４７ｎ
およびＮＭＯＳトランジスタ４８１，４８２，…，４８
ｎから成る抵抗回路は、それぞれ抵抗値を可変に制御で
きる第２の抵抗可変手段として機能する。
ＰＭＯＳトランジスタ４２１およびＰＭＯＳトランジス
タ４４１、ＰＭＯＳトランジスタ４２２およびＰＭＯＳ
トランジスタ４４２、…、並びにＰＭＯＳトランジスタ
４２ｎおよびＰＭＯＳトランジスタ４４ｎのゲートに対
して共通にそれぞれ印加するゲート電圧Ｖｐｇ−１，Ｖ
ｐｇ−２，…，Ｖｐｇ−ｎを適宜制御することで、抵抗
４１１，４１２，…，４１ｎおよびＰＭＯＳトランジス
タ４２１，４２２，…，４２ｎから成る抵抗回路並びに
抵抗４３１，４３２，…４３ｎおよびＰＭＯＳトランジ
スタ４４１，４４２，…，４４ｎから成る抵抗回路は、
それぞれ抵抗値を可変に制御できる第１の抵抗可変手段
として機能する。また、ＮＭＯＳトランジスタ４６１お
よびＮＭＯＳトランジスタ４８１、ＮＭＯＳトランジス
タ４６２およびＮＭＯＳトランジスタ４８２、…、並び
にＮＭＯＳトランジスタ４６ｎおよびＮＭＯＳトランジ
スタ４８ｎのゲートに対して共通にそれぞれ印加するゲ
ート電圧Ｖｎｇ−１，Ｖｎ ｇ−２，…，Ｖｎｇ−ｎを適
宜制御することで、抵抗４５１，４５２，…，４５ ｎお
よびＮＭＯＳトランジスタ４６１，４６２，…，４６ｎ
から成る抵抗回路並びに抵抗４７１，４７２，…４７ｎ
およびＮＭＯＳトランジスタ４８１，４８２，…，４８
ｎから成る抵抗回路は、それぞれ抵抗値を可変に制御で
きる第２の抵抗可変手段として機能する。
【０００６】例えば、ＰＭＯＳトランジスタ４２１，４
２２，…，４２ｎおよびＰＭＯＳトランジスタ４４１，
４４２，…，４４ｎのゲート電圧を大きくしてＰＭＯＳ
トランジスタの内部抵抗を大きくすると、第１の抵抗可
変手段に係る全体的な抵抗値は大きくなり、増幅器の利
得は大きくなる。また、ＮＭＯＳトランジスタ４６１，
４６２，…，４６ｎおよびＮＭＯＳトランジスタ４
８１，４８２，…，４８ｎのゲート電圧を小さくしてＮ
ＭＯＳトランジスタの内部抵抗を大きくすると、第２の
抵抗可変手段に係る全体的な抵抗値は大きくなり、増幅
器の利得は小さくなる。
２２，…，４２ｎおよびＰＭＯＳトランジスタ４４１，
４４２，…，４４ｎのゲート電圧を大きくしてＰＭＯＳ
トランジスタの内部抵抗を大きくすると、第１の抵抗可
変手段に係る全体的な抵抗値は大きくなり、増幅器の利
得は大きくなる。また、ＮＭＯＳトランジスタ４６１，
４６２，…，４６ｎおよびＮＭＯＳトランジスタ４
８１，４８２，…，４８ｎのゲート電圧を小さくしてＮ
ＭＯＳトランジスタの内部抵抗を大きくすると、第２の
抵抗可変手段に係る全体的な抵抗値は大きくなり、増幅
器の利得は小さくなる。
【０００７】例えばＡＧＣ回路等において上記の可変利
得増幅器を使用する場合には、受信機後段からフィード
バックされるＡＧＣ制御電圧を１または複数の所定の閾
値と比較して、適正なゲート電圧Ｖｐｇ−１，Ｖ
ｐｇ−２，…，Ｖｐｇ−ｎ，Ｖｎｇ −１，Ｖｎｇ−２，
…，Ｖｎｇ−ｎを各ゲートに印加する。この際には、抵
抗値制御用のＰＭＯＳトランジスタ４２１，４２２，
…，４２ｎ，４４１，４４２，…，４４ｎおよびＮＭＯ
Ｓトランジスタ４６１，４６２，…，４６ｎ，４８１，
４８２，…，４８ｎをある程度の線形性を担保できる範
囲内で動作させるように、各ゲート電圧Ｖｐｇ−１，Ｖ
ｐｇ−２，…，Ｖｐｇ−ｎ，Ｖｎｇ−１，Ｖｎｇ −２，
…，Ｖｎｇ−ｎを適宜制御するものとする。
得増幅器を使用する場合には、受信機後段からフィード
バックされるＡＧＣ制御電圧を１または複数の所定の閾
値と比較して、適正なゲート電圧Ｖｐｇ−１，Ｖ
ｐｇ−２，…，Ｖｐｇ−ｎ，Ｖｎｇ −１，Ｖｎｇ−２，
…，Ｖｎｇ−ｎを各ゲートに印加する。この際には、抵
抗値制御用のＰＭＯＳトランジスタ４２１，４２２，
…，４２ｎ，４４１，４４２，…，４４ｎおよびＮＭＯ
Ｓトランジスタ４６１，４６２，…，４６ｎ，４８１，
４８２，…，４８ｎをある程度の線形性を担保できる範
囲内で動作させるように、各ゲート電圧Ｖｐｇ−１，Ｖ
ｐｇ−２，…，Ｖｐｇ−ｎ，Ｖｎｇ−１，Ｖｎｇ −２，
…，Ｖｎｇ−ｎを適宜制御するものとする。
【０００８】
【発明が解決しようとする課題】従来の可変利得増幅器
は上記のように構成されているために、トランジスタ３
３のコレクタに接続されるラダー型抵抗回路により与え
られる第１の抵抗可変手段とトランジスタ３４のコレク
タに接続されるラダー型抵抗回路により与えられる第１
の抵抗可変手段との不均一性、並びにトランジスタ３３
のエミッタに接続される第２の抵抗可変手段とトランジ
スタ３４のエミッタに接続される第２の抵抗可変手段と
の不均一性が増幅器の平衡度に大きく影響するために、
利得変化時において歪みが生じやすいという課題があっ
た。また、回路構成が複雑になるために、基板あるいは
チップ上において、増幅器に係る占有面積が大きくなる
という課題があった。さらに、第１の抵抗可変手段ある
いは第２の抵抗可変手段の抵抗値を変化させると、直流
動作点も変化してＮＦ特性が劣化してしまうために、直
流動作点も同時に制御する必要が生じて、印加するゲー
ト電圧等に係る制御が複雑になるという課題があった。
は上記のように構成されているために、トランジスタ３
３のコレクタに接続されるラダー型抵抗回路により与え
られる第１の抵抗可変手段とトランジスタ３４のコレク
タに接続されるラダー型抵抗回路により与えられる第１
の抵抗可変手段との不均一性、並びにトランジスタ３３
のエミッタに接続される第２の抵抗可変手段とトランジ
スタ３４のエミッタに接続される第２の抵抗可変手段と
の不均一性が増幅器の平衡度に大きく影響するために、
利得変化時において歪みが生じやすいという課題があっ
た。また、回路構成が複雑になるために、基板あるいは
チップ上において、増幅器に係る占有面積が大きくなる
という課題があった。さらに、第１の抵抗可変手段ある
いは第２の抵抗可変手段の抵抗値を変化させると、直流
動作点も変化してＮＦ特性が劣化してしまうために、直
流動作点も同時に制御する必要が生じて、印加するゲー
ト電圧等に係る制御が複雑になるという課題があった。
【０００９】この発明は上記のような課題を解決するた
めになされたもので、簡単な構成で利得変化時における
歪みを低減させるとともに、ＮＦ特性の劣化を抑制する
ことができる可変利得増幅器を得ることを目的とする。
めになされたもので、簡単な構成で利得変化時における
歪みを低減させるとともに、ＮＦ特性の劣化を抑制する
ことができる可変利得増幅器を得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係る可変利得
増幅器は、差動対を成す第１のトランジスタおよび第２
のトランジスタと、第１のトランジスタのコレクタまた
はドレインと第２のトランジスタのコレクタまたはドレ
インとの間に介装されてインピーダンスを可変に制御可
能であるインピーダンス可変手段とを有して構成される
ようにしたものである。
増幅器は、差動対を成す第１のトランジスタおよび第２
のトランジスタと、第１のトランジスタのコレクタまた
はドレインと第２のトランジスタのコレクタまたはドレ
インとの間に介装されてインピーダンスを可変に制御可
能であるインピーダンス可変手段とを有して構成される
ようにしたものである。
【００１１】この発明に係る可変利得増幅器は、インピ
ーダンス可変手段において、第１のトランジスタのコレ
クタまたはドレインと第２のトランジスタのコレクタま
たはドレインとの間で直列に接続される第３のトランジ
スタおよび第４のトランジスタを有するようにしたもの
である。
ーダンス可変手段において、第１のトランジスタのコレ
クタまたはドレインと第２のトランジスタのコレクタま
たはドレインとの間で直列に接続される第３のトランジ
スタおよび第４のトランジスタを有するようにしたもの
である。
【００１２】この発明に係る可変利得増幅器は、差動対
を成す第１のトランジスタおよび第２のトランジスタ
と、第１のトランジスタのエミッタまたはソースと第２
のトランジスタのエミッタまたはソースとの間に介装さ
れてインピーダンスを可変に制御可能であるインピーダ
ンス可変手段とを有して構成されるようにしたものであ
る。
を成す第１のトランジスタおよび第２のトランジスタ
と、第１のトランジスタのエミッタまたはソースと第２
のトランジスタのエミッタまたはソースとの間に介装さ
れてインピーダンスを可変に制御可能であるインピーダ
ンス可変手段とを有して構成されるようにしたものであ
る。
【００１３】この発明に係る可変利得増幅器は、インピ
ーダンス可変手段において、第１のトランジスタのエミ
ッタまたはソースと第２のトランジスタのエミッタまた
はソースとの間で直列に接続される第３のトランジスタ
および第４のトランジスタを有するようにしたものであ
る。
ーダンス可変手段において、第１のトランジスタのエミ
ッタまたはソースと第２のトランジスタのエミッタまた
はソースとの間で直列に接続される第３のトランジスタ
および第４のトランジスタを有するようにしたものであ
る。
【００１４】この発明に係る可変利得増幅器は、差動対
を成す第１のトランジスタおよび第２のトランジスタ
と、第１のトランジスタのコレクタまたはドレインと第
２のトランジスタのコレクタまたはドレインとの間に介
装されてインピーダンスを可変に制御可能である第１の
インピーダンス可変手段と、第１のトランジスタのエミ
ッタまたはソースと第２のトランジスタのエミッタまた
はソースとの間に介装されてインピーダンスを可変に制
御可能である第２のインピーダンス可変手段とを有して
構成されるようにしたものである。
を成す第１のトランジスタおよび第２のトランジスタ
と、第１のトランジスタのコレクタまたはドレインと第
２のトランジスタのコレクタまたはドレインとの間に介
装されてインピーダンスを可変に制御可能である第１の
インピーダンス可変手段と、第１のトランジスタのエミ
ッタまたはソースと第２のトランジスタのエミッタまた
はソースとの間に介装されてインピーダンスを可変に制
御可能である第２のインピーダンス可変手段とを有して
構成されるようにしたものである。
【００１５】
【発明の実施の形態】以下、添付の図面を参照して本願
発明に係る実施の形態について説明する。なお、以下の
説明においては、本願発明の実施の形態に記載された実
施例を構成する各要素と、特許請求の範囲に記載された
発明を構成する各要素との対応関係を明らかにするため
に、実施例の各要素にそれぞれ対応する特許請求の範囲
に記載された発明の各要素を本願発明の実施の形態に係
る説明文中において実施例の各要素に続けて適宜かっこ
書きにより示すものとする。
発明に係る実施の形態について説明する。なお、以下の
説明においては、本願発明の実施の形態に記載された実
施例を構成する各要素と、特許請求の範囲に記載された
発明を構成する各要素との対応関係を明らかにするため
に、実施例の各要素にそれぞれ対応する特許請求の範囲
に記載された発明の各要素を本願発明の実施の形態に係
る説明文中において実施例の各要素に続けて適宜かっこ
書きにより示すものとする。
【００１６】実施の形態１．図１は、この発明の実施の
形態１による可変利得増幅器の構成を示す回路図であ
る。図１において、１は電圧源、２は接地部、３は差動
増幅回路を成す一方のバイポーラトランジスタ（第１の
バイポーラトランジスタ）、４は差動増幅回路を成す他
方のバイポーラトランジスタ（第２のバイポーラトラン
ジスタ）、５はトランジスタ３のベースに接続される一
方の差動入力端子、６はトランジスタ４のベースに接続
される他方の差動入力端子、７はトランジスタ３のコレ
クタに接続される一方の差動出力端子、８はトランジス
タ４のコレクタに接続される他方の差動出力端子、９は
トランジスタ３のベースに適切なバイアス電圧を印加す
るための抵抗、１０はトランジスタ４のベースに適切な
バイアス電圧を印加するための抵抗、１１はトランジス
タ３のコレクタと電圧源１との間に介装される抵抗、１
２はトランジスタ４のコレクタと電圧源１との間に介装
される抵抗、１３はトランジスタ３のコレクタにドレイ
ンが接続されるＰＭＯＳトランジスタ（第３のトランジ
スタ）、１４はトランジスタ４のコレクタにドレインが
接続されるＰＭＯＳトランジスタ（第４のトランジス
タ）、１５はＰＭＯＳトランジスタ１３のソースとＰＭ
ＯＳトランジスタ１４のソースとの接続部位と電圧源１
との間に介装される抵抗、１６はトランジスタ３のエミ
ッタと接地部２との間に介装される抵抗、１７はトラン
ジスタ４のエミッタと接地部２との間に介装される抵
抗、１８はトランジスタ３のエミッタにドレインが接続
されるＮＭＯＳトランジスタ（第３のトランジスタ）、
１９はトランジスタ４のエミッタにドレインが接続され
るＮＭＯＳトランジスタ（第４のトランジスタ）、２０
はＮＭＯＳトランジスタ１８のソースとＮＭＯＳトラン
ジスタ１９のソースとの接続部位と接地部２との間に介
装される抵抗である。
形態１による可変利得増幅器の構成を示す回路図であ
る。図１において、１は電圧源、２は接地部、３は差動
増幅回路を成す一方のバイポーラトランジスタ（第１の
バイポーラトランジスタ）、４は差動増幅回路を成す他
方のバイポーラトランジスタ（第２のバイポーラトラン
ジスタ）、５はトランジスタ３のベースに接続される一
方の差動入力端子、６はトランジスタ４のベースに接続
される他方の差動入力端子、７はトランジスタ３のコレ
クタに接続される一方の差動出力端子、８はトランジス
タ４のコレクタに接続される他方の差動出力端子、９は
トランジスタ３のベースに適切なバイアス電圧を印加す
るための抵抗、１０はトランジスタ４のベースに適切な
バイアス電圧を印加するための抵抗、１１はトランジス
タ３のコレクタと電圧源１との間に介装される抵抗、１
２はトランジスタ４のコレクタと電圧源１との間に介装
される抵抗、１３はトランジスタ３のコレクタにドレイ
ンが接続されるＰＭＯＳトランジスタ（第３のトランジ
スタ）、１４はトランジスタ４のコレクタにドレインが
接続されるＰＭＯＳトランジスタ（第４のトランジス
タ）、１５はＰＭＯＳトランジスタ１３のソースとＰＭ
ＯＳトランジスタ１４のソースとの接続部位と電圧源１
との間に介装される抵抗、１６はトランジスタ３のエミ
ッタと接地部２との間に介装される抵抗、１７はトラン
ジスタ４のエミッタと接地部２との間に介装される抵
抗、１８はトランジスタ３のエミッタにドレインが接続
されるＮＭＯＳトランジスタ（第３のトランジスタ）、
１９はトランジスタ４のエミッタにドレインが接続され
るＮＭＯＳトランジスタ（第４のトランジスタ）、２０
はＮＭＯＳトランジスタ１８のソースとＮＭＯＳトラン
ジスタ１９のソースとの接続部位と接地部２との間に介
装される抵抗である。
【００１７】ＰＭＯＳトランジスタ１３、ＰＭＯＳトラ
ンジスタ１４および抵抗１５から、差動増幅回路を成す
一方のトランジスタ３のコレクタと他方のトランジスタ
４のコレクタとの間に介装されて抵抗値を可変に制御可
能な第１の抵抗可変手段（インピーダンス可変手段；第
１のインピーダンス可変手段）が構成される。また、Ｎ
ＭＯＳトランジスタ１８、ＮＭＯＳトランジスタ１９お
よび抵抗２０から、差動増幅回路を成す一方のトランジ
スタ３のエミッタと他方のトランジスタ４のエミッタと
の間に介装されて抵抗値を可変に制御可能な第２の抵抗
可変手段（インピーダンス可変手段；第２のインピーダ
ンス可変手段）が構成される。
ンジスタ１４および抵抗１５から、差動増幅回路を成す
一方のトランジスタ３のコレクタと他方のトランジスタ
４のコレクタとの間に介装されて抵抗値を可変に制御可
能な第１の抵抗可変手段（インピーダンス可変手段；第
１のインピーダンス可変手段）が構成される。また、Ｎ
ＭＯＳトランジスタ１８、ＮＭＯＳトランジスタ１９お
よび抵抗２０から、差動増幅回路を成す一方のトランジ
スタ３のエミッタと他方のトランジスタ４のエミッタと
の間に介装されて抵抗値を可変に制御可能な第２の抵抗
可変手段（インピーダンス可変手段；第２のインピーダ
ンス可変手段）が構成される。
【００１８】次に、動作について説明する。差動入力端
子５および差動入力端子６に互いに逆相の入力信号を印
加することで、差動出力端子７および差動出力端子８す
なわちトランジスタ３のコレクタおよびトランジスタ４
のコレクタにおいて互いに逆相の出力信号を得る。トラ
ンジスタ３のコレクタおよびトランジスタ４のコレクタ
に関しては、互いに上記第１の抵抗可変手段により接続
されていても、トランジスタ３およびトランジスタ４の
ベースに所定のバイアス電圧が印加された際の直流電位
は一定に維持される。これにより、トランジスタ３およ
びトランジスタ４から成る差動増幅回路の直流動作点
は、ＰＭＯＳトランジスタ１３のゲートおよびＰＭＯＳ
トランジスタ１４のゲートに印加されるゲート電圧Ｖ
ｐｇの変化すなわち差動増幅回路の利得の変化に関わら
ず一定に保持される。また、トランジスタ３のエミッタ
およびトランジスタ４のエミッタに関しては、互いに上
記第２の抵抗可変手段により接続されていても、トラン
ジスタ３およびトランジスタ４のベースに所定のバイア
ス電圧が印加された際の直流電位は一定に維持される。
これにより、トランジスタ３およびトランジスタ４から
成る差動増幅回路の直流動作点は、ＮＭＯＳトランジス
タ１８のゲートおよびＮＭＯＳトランジスタ１９のゲー
トに印加されるゲート電圧Ｖｎｇの変化すなわち差動増
幅回路の利得の変化に関わらず一定に保持される。
子５および差動入力端子６に互いに逆相の入力信号を印
加することで、差動出力端子７および差動出力端子８す
なわちトランジスタ３のコレクタおよびトランジスタ４
のコレクタにおいて互いに逆相の出力信号を得る。トラ
ンジスタ３のコレクタおよびトランジスタ４のコレクタ
に関しては、互いに上記第１の抵抗可変手段により接続
されていても、トランジスタ３およびトランジスタ４の
ベースに所定のバイアス電圧が印加された際の直流電位
は一定に維持される。これにより、トランジスタ３およ
びトランジスタ４から成る差動増幅回路の直流動作点
は、ＰＭＯＳトランジスタ１３のゲートおよびＰＭＯＳ
トランジスタ１４のゲートに印加されるゲート電圧Ｖ
ｐｇの変化すなわち差動増幅回路の利得の変化に関わら
ず一定に保持される。また、トランジスタ３のエミッタ
およびトランジスタ４のエミッタに関しては、互いに上
記第２の抵抗可変手段により接続されていても、トラン
ジスタ３およびトランジスタ４のベースに所定のバイア
ス電圧が印加された際の直流電位は一定に維持される。
これにより、トランジスタ３およびトランジスタ４から
成る差動増幅回路の直流動作点は、ＮＭＯＳトランジス
タ１８のゲートおよびＮＭＯＳトランジスタ１９のゲー
トに印加されるゲート電圧Ｖｎｇの変化すなわち差動増
幅回路の利得の変化に関わらず一定に保持される。
【００１９】図１に示された可変利得増幅器の利得の調
整については、ＰＭＯＳトランジスタ１３およびＰＭＯ
Ｓトランジスタ１４のゲートに印加されるゲート電圧Ｖ
ｐｇまたはＮＭＯＳトランジスタ１８およびＮＭＯＳト
ランジスタ１９のゲートに印加されるゲート電圧Ｖｎｇ
を適宜制御することで実施する。
整については、ＰＭＯＳトランジスタ１３およびＰＭＯ
Ｓトランジスタ１４のゲートに印加されるゲート電圧Ｖ
ｐｇまたはＮＭＯＳトランジスタ１８およびＮＭＯＳト
ランジスタ１９のゲートに印加されるゲート電圧Ｖｎｇ
を適宜制御することで実施する。
【００２０】ゲート電圧Ｖｐｇを高くすれば、ＰＭＯＳ
トランジスタ１３およびＰＭＯＳトランジスタ１４の内
部抵抗が大きくなることで、コレクタ側において差動信
号に係る負帰還が小さくなり差動増幅回路の利得は増加
する。また、ゲート電圧Ｖｐ ｇを低くすれば、ＰＭＯＳ
トランジスタ１３およびＰＭＯＳトランジスタ１４の内
部抵抗が小さくなることで、コレクタ側において差動信
号に係る負帰還が大きくなり差動増幅回路の利得は低下
する。
トランジスタ１３およびＰＭＯＳトランジスタ１４の内
部抵抗が大きくなることで、コレクタ側において差動信
号に係る負帰還が小さくなり差動増幅回路の利得は増加
する。また、ゲート電圧Ｖｐ ｇを低くすれば、ＰＭＯＳ
トランジスタ１３およびＰＭＯＳトランジスタ１４の内
部抵抗が小さくなることで、コレクタ側において差動信
号に係る負帰還が大きくなり差動増幅回路の利得は低下
する。
【００２１】また、ゲート電圧Ｖｎｇを高くすれば、Ｎ
ＭＯＳトランジスタ１８およびＮＭＯＳトランジスタ１
９の内部抵抗が小さくなることで、エミッタ側において
差動信号に係る負帰還が大きくなり差動増幅回路の利得
は増加する。また、ゲート電圧Ｖｎｇを低くすれば、Ｎ
ＭＯＳトランジスタ１８およびＮＭＯＳトランジスタ１
９の内部抵抗が大きくなることで、エミッタ側において
差動信号に係る負帰還が小さくなり差動増幅回路の利得
は低下する。
ＭＯＳトランジスタ１８およびＮＭＯＳトランジスタ１
９の内部抵抗が小さくなることで、エミッタ側において
差動信号に係る負帰還が大きくなり差動増幅回路の利得
は増加する。また、ゲート電圧Ｖｎｇを低くすれば、Ｎ
ＭＯＳトランジスタ１８およびＮＭＯＳトランジスタ１
９の内部抵抗が大きくなることで、エミッタ側において
差動信号に係る負帰還が小さくなり差動増幅回路の利得
は低下する。
【００２２】したがって、差動増幅回路について最大の
利得を得る際には、ＰＭＯＳトランジスタ１３およびＰ
ＭＯＳトランジスタ１４をオフさせて各ＰＭＯＳトラン
ジスタのドレイン−ソース間抵抗をおおよそ無限大とで
きる高い電圧レベルのゲート電圧Ｖｐｇを印加するとと
もに、ＮＭＯＳトランジスタ１８およびＮＭＯＳトラン
ジスタ１９を飽和領域で動作させて各ＮＭＯＳトランジ
スタのドレイン−ソース間抵抗をおおよそ最小とできる
高い電圧レベルのゲート電圧Ｖｎｇを印加する。また、
差動増幅回路について最小の利得を得る際には、上記の
場合と逆に、低い電圧レベルのゲート電圧Ｖｐｇを印加
するとともに、低い電圧レベルのゲート電圧Ｖｎｇを印
加する。
利得を得る際には、ＰＭＯＳトランジスタ１３およびＰ
ＭＯＳトランジスタ１４をオフさせて各ＰＭＯＳトラン
ジスタのドレイン−ソース間抵抗をおおよそ無限大とで
きる高い電圧レベルのゲート電圧Ｖｐｇを印加するとと
もに、ＮＭＯＳトランジスタ１８およびＮＭＯＳトラン
ジスタ１９を飽和領域で動作させて各ＮＭＯＳトランジ
スタのドレイン−ソース間抵抗をおおよそ最小とできる
高い電圧レベルのゲート電圧Ｖｎｇを印加する。また、
差動増幅回路について最小の利得を得る際には、上記の
場合と逆に、低い電圧レベルのゲート電圧Ｖｐｇを印加
するとともに、低い電圧レベルのゲート電圧Ｖｎｇを印
加する。
【００２３】以上のように、この実施の形態１によれ
ば、差動対を成すトランジスタ３のコレクタとトランジ
スタ４のコレクタとの間に抵抗値を可変に制御可能であ
る第１の抵抗可変手段を備えるように構成したので、第
１の抵抗可変手段の抵抗値を変化させて差動増幅回路の
利得を変化させても直流動作点を一定に維持することが
できるからＮＦ特性の劣化を防止することができるとい
う効果を奏する。また、第１の抵抗可変手段をコレクタ
間に配置することで、差動信号に係る負帰還を利用して
利得を制御することが可能となり、歪みの発生を抑制す
ることができるという効果を奏する。なお、差動対を成
すトランジスタ３のエミッタとトランジスタ４のエミッ
タとの間に抵抗値を可変に制御可能である第２の抵抗可
変手段を備えるように構成したことによっても、同様の
効果を奏することができる。さらに、第１の抵抗可変手
段と第２の抵抗可変手段とを有するので、線形性をでき
る限り維持できるように両手段を適宜制御することで、
歪みの発生を最小限に抑えて所望の利得を得ることがで
きるという効果を奏する。
ば、差動対を成すトランジスタ３のコレクタとトランジ
スタ４のコレクタとの間に抵抗値を可変に制御可能であ
る第１の抵抗可変手段を備えるように構成したので、第
１の抵抗可変手段の抵抗値を変化させて差動増幅回路の
利得を変化させても直流動作点を一定に維持することが
できるからＮＦ特性の劣化を防止することができるとい
う効果を奏する。また、第１の抵抗可変手段をコレクタ
間に配置することで、差動信号に係る負帰還を利用して
利得を制御することが可能となり、歪みの発生を抑制す
ることができるという効果を奏する。なお、差動対を成
すトランジスタ３のエミッタとトランジスタ４のエミッ
タとの間に抵抗値を可変に制御可能である第２の抵抗可
変手段を備えるように構成したことによっても、同様の
効果を奏することができる。さらに、第１の抵抗可変手
段と第２の抵抗可変手段とを有するので、線形性をでき
る限り維持できるように両手段を適宜制御することで、
歪みの発生を最小限に抑えて所望の利得を得ることがで
きるという効果を奏する。
【００２４】また、ＰＭＯＳトランジスタ１３、ＰＭＯ
Ｓトランジスタ１４および抵抗１５から第１の抵抗可変
手段を構成するようにしたので、回路構成を簡略化する
ことができて、チップ上における可変利得増幅器の占有
面積を低減することができるとともに、高域特性を損な
う浮遊容量の発生を抑制して良好な周波数特性を得るこ
とができるという効果を奏する。また、同一特性を有す
る一対のＰＭＯＳトランジスタを用いて利得を制御する
構成としたので、各ＰＭＯＳトランジスタの非線形性を
互いに補償するように動作させることが可能となり、歪
みの発生をより抑制することができるという効果を奏す
る。なお、ＮＭＯＳトランジスタ１８、ＮＭＯＳトラン
ジスタ１９および抵抗２０から第２の抵抗可変手段を構
成することによっても、同様の効果を奏することができ
る。
Ｓトランジスタ１４および抵抗１５から第１の抵抗可変
手段を構成するようにしたので、回路構成を簡略化する
ことができて、チップ上における可変利得増幅器の占有
面積を低減することができるとともに、高域特性を損な
う浮遊容量の発生を抑制して良好な周波数特性を得るこ
とができるという効果を奏する。また、同一特性を有す
る一対のＰＭＯＳトランジスタを用いて利得を制御する
構成としたので、各ＰＭＯＳトランジスタの非線形性を
互いに補償するように動作させることが可能となり、歪
みの発生をより抑制することができるという効果を奏す
る。なお、ＮＭＯＳトランジスタ１８、ＮＭＯＳトラン
ジスタ１９および抵抗２０から第２の抵抗可変手段を構
成することによっても、同様の効果を奏することができ
る。
【００２５】なお、実施の形態１により説明される可変
利得増幅器は、本願発明を限定するものではなく、例示
することを意図して開示されているものである。本願発
明の技術的範囲は特許請求の範囲の記載により定められ
るものであり、特許請求の範囲に記載された技術的範囲
内において種々の設計的変更が可能である。例えば、上
記実施の形態１においてはトランジスタ３，４としてバ
イポーラトランジスタを用いる構成を採っているが、バ
イポーラトランジスタに代えてそれぞれＭＯＳトランジ
スタ（第１のＭＯＳトランジスタ、第２のＭＯＳトラン
ジスタ）を用いて非飽和領域において動作させることで
差動増幅回路を構成するようにしてもよい。また、トラ
ンジスタ３，４のコレクタにはそれぞれＰＭＯＳトラン
ジスタ１３，１４を接続する構成としているが、ゲート
電圧あるいはベース電圧を確定するための回路構成（例
えば電圧源１と抵抗１５）を適宜変更することにより、
ＰＭＯＳトランジスタに代えてそれぞれＮＭＯＳトラン
ジスタあるいはバイポーラトランジスタを接続する構成
としてもよい。さらに、トランジスタ３，４のエミッタ
にはそれぞれＮＭＯＳトランジスタ１８，１９を接続す
る構成としているが、ＮＭＯＳトランジスタに代えてそ
れぞれＰＭＯＳトランジスタあるいはバイポーラトラン
ジスタを接続する構成としてもよい。
利得増幅器は、本願発明を限定するものではなく、例示
することを意図して開示されているものである。本願発
明の技術的範囲は特許請求の範囲の記載により定められ
るものであり、特許請求の範囲に記載された技術的範囲
内において種々の設計的変更が可能である。例えば、上
記実施の形態１においてはトランジスタ３，４としてバ
イポーラトランジスタを用いる構成を採っているが、バ
イポーラトランジスタに代えてそれぞれＭＯＳトランジ
スタ（第１のＭＯＳトランジスタ、第２のＭＯＳトラン
ジスタ）を用いて非飽和領域において動作させることで
差動増幅回路を構成するようにしてもよい。また、トラ
ンジスタ３，４のコレクタにはそれぞれＰＭＯＳトラン
ジスタ１３，１４を接続する構成としているが、ゲート
電圧あるいはベース電圧を確定するための回路構成（例
えば電圧源１と抵抗１５）を適宜変更することにより、
ＰＭＯＳトランジスタに代えてそれぞれＮＭＯＳトラン
ジスタあるいはバイポーラトランジスタを接続する構成
としてもよい。さらに、トランジスタ３，４のエミッタ
にはそれぞれＮＭＯＳトランジスタ１８，１９を接続す
る構成としているが、ＮＭＯＳトランジスタに代えてそ
れぞれＰＭＯＳトランジスタあるいはバイポーラトラン
ジスタを接続する構成としてもよい。
【００２６】
【発明の効果】この発明によれば、差動対を成す第１の
トランジスタおよび第２のトランジスタと、第１のトラ
ンジスタのコレクタまたはドレインと第２のトランジス
タのコレクタまたはドレインとの間に介装されてインピ
ーダンスを可変に制御可能であるインピーダンス可変手
段とを有して構成されるようにしたので、インピーダン
ス可変手段のインピーダンスを変化させて差動増幅回路
の利得を変化させても直流動作点を一定に維持すること
が可能となるからＮＦ特性に係る劣化を防止することが
できるとともに、インピーダンス可変手段により与えら
れる負帰還により差動増幅回路の利得を制御することで
歪みの発生を抑制することができるという効果を奏す
る。
トランジスタおよび第２のトランジスタと、第１のトラ
ンジスタのコレクタまたはドレインと第２のトランジス
タのコレクタまたはドレインとの間に介装されてインピ
ーダンスを可変に制御可能であるインピーダンス可変手
段とを有して構成されるようにしたので、インピーダン
ス可変手段のインピーダンスを変化させて差動増幅回路
の利得を変化させても直流動作点を一定に維持すること
が可能となるからＮＦ特性に係る劣化を防止することが
できるとともに、インピーダンス可変手段により与えら
れる負帰還により差動増幅回路の利得を制御することで
歪みの発生を抑制することができるという効果を奏す
る。
【００２７】この発明によれば、インピーダンス可変手
段において、第１のトランジスタのコレクタまたはドレ
インと第２のトランジスタのコレクタまたはドレインと
の間で直列に接続される第３のトランジスタおよび第４
のトランジスタを有するように構成したので、一対のト
ランジスタを用いて素子特性に係る非線形性を互いに補
償することでより歪みの発生を抑制できるとともに、簡
単な回路構成でインピーダンス可変手段を実現すること
ができてチップ上における可変利得増幅回路の占有面積
を低減できるという効果を奏する。
段において、第１のトランジスタのコレクタまたはドレ
インと第２のトランジスタのコレクタまたはドレインと
の間で直列に接続される第３のトランジスタおよび第４
のトランジスタを有するように構成したので、一対のト
ランジスタを用いて素子特性に係る非線形性を互いに補
償することでより歪みの発生を抑制できるとともに、簡
単な回路構成でインピーダンス可変手段を実現すること
ができてチップ上における可変利得増幅回路の占有面積
を低減できるという効果を奏する。
【００２８】この発明によれば、差動対を成す第１のト
ランジスタおよび第２のトランジスタと、第１のトラン
ジスタのエミッタまたはソースと第２のトランジスタの
エミッタまたはソースとの間に介装されてインピーダン
スを可変に制御可能であるインピーダンス可変手段とを
有して構成されるようにしたので、インピーダンス可変
手段のインピーダンスを変化させて差動増幅回路の利得
を変化させても直流動作点を一定に維持することが可能
となるからＮＦ特性に係る劣化を防止することができる
とともに、インピーダンス可変手段により与えられる負
帰還により差動増幅回路の利得を制御することで歪みの
発生を抑制することができるという効果を奏する。
ランジスタおよび第２のトランジスタと、第１のトラン
ジスタのエミッタまたはソースと第２のトランジスタの
エミッタまたはソースとの間に介装されてインピーダン
スを可変に制御可能であるインピーダンス可変手段とを
有して構成されるようにしたので、インピーダンス可変
手段のインピーダンスを変化させて差動増幅回路の利得
を変化させても直流動作点を一定に維持することが可能
となるからＮＦ特性に係る劣化を防止することができる
とともに、インピーダンス可変手段により与えられる負
帰還により差動増幅回路の利得を制御することで歪みの
発生を抑制することができるという効果を奏する。
【００２９】この発明によれば、インピーダンス可変手
段において、第１のトランジスタのエミッタまたはソー
スと第２のトランジスタのエミッタまたはソースとの間
で直列に接続される第３のトランジスタおよび第４のト
ランジスタを有するように構成したので、一対のトラン
ジスタを用いて素子特性に係る非線形性を互いに補償す
ることでより歪みの発生を抑制できるとともに、簡単な
回路構成でインピーダンス可変手段を実現することがで
きてチップ上における可変利得増幅回路の占有面積を低
減できるという効果を奏する。
段において、第１のトランジスタのエミッタまたはソー
スと第２のトランジスタのエミッタまたはソースとの間
で直列に接続される第３のトランジスタおよび第４のト
ランジスタを有するように構成したので、一対のトラン
ジスタを用いて素子特性に係る非線形性を互いに補償す
ることでより歪みの発生を抑制できるとともに、簡単な
回路構成でインピーダンス可変手段を実現することがで
きてチップ上における可変利得増幅回路の占有面積を低
減できるという効果を奏する。
【００３０】この発明によれば、差動対を成す第１のト
ランジスタおよび第２のトランジスタと、第１のトラン
ジスタのコレクタまたはドレインと第２のトランジスタ
のコレクタまたはドレインとの間に介装されてインピー
ダンスを可変に制御可能である第１のインピーダンス可
変手段と、第１のトランジスタのエミッタまたはソース
と第２のトランジスタのエミッタまたはソースとの間に
介装されてインピーダンスを可変に制御可能である第２
のインピーダンス可変手段とを有して構成されるように
したので、２つのインピーダンス可変手段の動作につい
て線形性をできるだけ保持できるように両手段を適宜制
御することで、歪みの発生を最小限に抑えて所望の利得
を得ることができるという効果を奏する。
ランジスタおよび第２のトランジスタと、第１のトラン
ジスタのコレクタまたはドレインと第２のトランジスタ
のコレクタまたはドレインとの間に介装されてインピー
ダンスを可変に制御可能である第１のインピーダンス可
変手段と、第１のトランジスタのエミッタまたはソース
と第２のトランジスタのエミッタまたはソースとの間に
介装されてインピーダンスを可変に制御可能である第２
のインピーダンス可変手段とを有して構成されるように
したので、２つのインピーダンス可変手段の動作につい
て線形性をできるだけ保持できるように両手段を適宜制
御することで、歪みの発生を最小限に抑えて所望の利得
を得ることができるという効果を奏する。
【図１】 この発明の実施の形態１による可変利得増幅
器の構成を示す回路図である。
器の構成を示す回路図である。
【図２】 従来の可変利得増幅器の構成の一例を示す回
路図である。
路図である。
１ 電圧源、２ 接地部、３ バイポーラトランジスタ
（第１のバイポーラトランジスタ）、４ バイポーラト
ランジスタ（第２のバイポーラトランジスタ）、５，６
差動入力端子、７，８ 差動出力端子、９，１０，１
１，１２，１５，１６，１７，２０ 抵抗、１３ ＰＭ
ＯＳトランジスタ（第３のトランジスタ）、１４ ＰＭ
ＯＳトランジスタ（第４のトランジスタ）、１８ ＮＭ
ＯＳトランジスタ（第３のトランジスタ）、１９ ＮＭ
ＯＳトランジスタ（第４のトランジスタ）
（第１のバイポーラトランジスタ）、４ バイポーラト
ランジスタ（第２のバイポーラトランジスタ）、５，６
差動入力端子、７，８ 差動出力端子、９，１０，１
１，１２，１５，１６，１７，２０ 抵抗、１３ ＰＭ
ＯＳトランジスタ（第３のトランジスタ）、１４ ＰＭ
ＯＳトランジスタ（第４のトランジスタ）、１８ ＮＭ
ＯＳトランジスタ（第３のトランジスタ）、１９ ＮＭ
ＯＳトランジスタ（第４のトランジスタ）
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Ｆターム(参考） 5J066 AA01 AA12 CA21 CA41 CA92
FA00 HA02 HA10 HA17 HA25
KA02 MA13 MA21 ND01 ND16
ND25 PD02
5J100 AA14 AA15 AA24 BA05 BB02
BC02 EA02
5J500 AA01 AA12 AC21 AC41 AC92
AF00 AH02 AH10 AH17 AH25
AK02 AM13 AM21 DN01 DN16
DN25 DP02
Claims (10)
- 【請求項１】 差動対を成す第１のバイポーラトランジ
スタおよび第２のバイポーラトランジスタと、 前記第１のバイポーラトランジスタのコレクタと前記第
２のバイポーラトランジスタのコレクタとの間に介装さ
れてインピーダンスを可変に制御可能であるインピーダ
ンス可変手段とを有して構成されることを特徴とする可
変利得増幅器。 - 【請求項２】 インピーダンス可変手段が、第１のバイ
ポーラトランジスタのコレクタと第２のバイポーラトラ
ンジスタのコレクタとの間において直列に接続される第
３のトランジスタおよび第４のトランジスタを有して構
成されることを特徴とする請求項１記載の可変利得増幅
器。 - 【請求項３】 差動対を成す第１のＭＯＳトランジスタ
および第２のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタのドレインと前記第２の
ＭＯＳトランジスタのドレインとの間に介装されてイン
ピーダンスを可変に制御可能であるインピーダンス可変
手段とを有して構成されることを特徴とする可変利得増
幅器。 - 【請求項４】 インピーダンス可変手段が、第１のＭＯ
Ｓトランジスタのドレインと第２のＭＯＳトランジスタ
のドレインとの間において直列に接続される第３のトラ
ンジスタおよび第４のトランジスタを有して構成される
ことを特徴とする請求項３記載の可変利得増幅器。 - 【請求項５】 差動対を成す第１のバイポーラトランジ
スタおよび第２のバイポーラトランジスタと、 前記第１のバイポーラトランジスタのエミッタと前記第
２のバイポーラトランジスタのエミッタとの間に介装さ
れてインピーダンスを可変に制御可能であるインピーダ
ンス可変手段とを有して構成されることを特徴とする可
変利得増幅器。 - 【請求項６】 インピーダンス可変手段が、第１のバイ
ポーラトランジスタのエミッタと第２のバイポーラトラ
ンジスタのエミッタとの間において直列に接続される第
３のトランジスタおよび第４のトランジスタを有して構
成されることを特徴とする請求項５記載の可変利得増幅
器。 - 【請求項７】 差動対を成す第１のＭＯＳトランジスタ
および第２のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタのソースと前記第２のＭ
ＯＳトランジスタのソースとの間に介装されてインピー
ダンスを可変に制御可能であるインピーダンス可変手段
とを有して構成されることを特徴とする可変利得増幅
器。 - 【請求項８】 インピーダンス可変手段が、第１のＭＯ
Ｓトランジスタのソースと第２のＭＯＳトランジスタの
ソースとの間において直列に接続される第３のトランジ
スタおよび第４のトランジスタを有して構成されること
を特徴とする請求項７記載の可変利得増幅器。 - 【請求項９】 差動対を成す第１のバイポーラトランジ
スタおよび第２のバイポーラトランジスタと、 前記第１のバイポーラトランジスタのコレクタと前記第
２のバイポーラトランジスタのコレクタとの間に介装さ
れてインピーダンスを可変に制御可能である第１のイン
ピーダンス可変手段と、 前記第１のバイポーラトランジスタのエミッタと前記第
２のバイポーラトランジスタのエミッタとの間に介装さ
れてインピーダンスを可変に制御可能である第２のイン
ピーダンス可変手段とを有して構成されることを特徴と
する可変利得増幅器。 - 【請求項１０】 差動対を成す第１のＭＯＳトランジス
タおよび第２のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタのドレインと前記第２の
ＭＯＳトランジスタのドレインとの間に介装されてイン
ピーダンスを可変に制御可能である第１のインピーダン
ス可変手段と、 前記第１のＭＯＳトランジスタのソースと前記第２のＭ
ＯＳトランジスタのソースとの間に介装されてインピー
ダンスを可変に制御可能である第２のインピーダンス可
変手段とを有して構成されることを特徴とする可変利得
増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002045177A JP2003243951A (ja) | 2002-02-21 | 2002-02-21 | 可変利得増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002045177A JP2003243951A (ja) | 2002-02-21 | 2002-02-21 | 可変利得増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003243951A true JP2003243951A (ja) | 2003-08-29 |
Family
ID=27784244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002045177A Pending JP2003243951A (ja) | 2002-02-21 | 2002-02-21 | 可変利得増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003243951A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007281876A (ja) * | 2006-04-06 | 2007-10-25 | Nec Electronics Corp | 比較回路及びその増幅回路 |
| US7352241B2 (en) | 2004-10-04 | 2008-04-01 | Samsung Electronics Co., Ltd. | Variable gain amplifier |
| JP2008109211A (ja) * | 2006-10-23 | 2008-05-08 | Matsushita Electric Ind Co Ltd | 増幅装置 |
| US10608599B2 (en) | 2017-08-14 | 2020-03-31 | Sumitomo Electric Industries, Ltd. | Variable gain circuit and transimpedance amplifier using the same |
| US11228293B2 (en) | 2018-12-03 | 2022-01-18 | Sumitomo Electric Industries, Ltd. | Differential amplifier circuit having stable gain |
| US11437962B2 (en) | 2019-10-24 | 2022-09-06 | Sumitomo Electric Industries, Ltd. | Differential amplifier circuit having variable gain |
-
2002
- 2002-02-21 JP JP2002045177A patent/JP2003243951A/ja active Pending
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