JPH04120908A - Ｃｍｏｓ増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＭＯＳ増幅回路、ことに低電源電圧でも安
定的に高速動作可能なＣＭＯＳ増幅回路に関し、例えば
ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ
）のセンスアンプや、半導体集積回路における内部バス
のバスレシーバなどに適用して有効な技術に関するもの
である。

〔従来技術〕

例えばＳＲＡＭのメモリセルから読み出された相補信号
を増幅する差動増幅型のＣＭＯＳ（相補型ＭＯ３）セン
スアンプにおいて、その増幅動作上吊も高感度な若しく
は最も増幅率の大きな動作点は、−船釣しこ電源電圧よ
りも低いレベル例えば電源電圧の概ね中間レベルになる
から、センスアンプによる増幅動作の確定は、選択され
たメモリセルの読み出し信号がセンスアンプの動作点の
上下に到達するのを待つ必要がある。また、ＳＲＡＭに
おいては、メモリセルデータの読み出しによってビット
線間に生じた電位差を元に戻してデータ読み出し開始前
にビット線電位を動作上望ましいレベルにするためのビ
ット線負荷素子もしくはプリチャージ素子が必要とされ
る。

このビット線負荷素子によって与えられるビット線やコ
モンデータ線のプリチャージレベルがセンスアンプの動
作点近傍であれば、センスアンプの入力信号がその動作
点に到達するまでの時間を短縮してデータの高速読み出
しが可能になる。

しかしながら、ビット線及びコモンデータ線のプリチャ
ージレベルをセンスアンプの動作点近傍まで低下させる
ために、ビット線やコモンデータ線を含む信号線路に直
流電流バスを形成し、そのバスにおける抵抗分割によっ
て斯るプリチャージレベルを形成しようとすると、消費
電力が著しく増大する問題があった。

そこで本発明者は、特願昭６３−１７５８６号において
、メモリセルの読み出し信号をセンスアンプの動作点近
傍のレベルにシフ１〜して、これを当該センスアンプの
入力端子に与えるレベルシフト回路を設ける構成につい
て先に提案した。この回路は、第７図に示されるように
、ｎチャンネル型ＭＯＳＦＥＴＱ４０．Ｑ４１を直列接
続した１対のソースフォロアのような回路によってレベ
ルシフＩ−回路を構成し、レベルシフトした電圧をＣＭ
ＯＳ差動増幅回路の１対の差動入力ＭＯＳＦＥＴＱ４２
．Ｑ４３に与えるようになっている。

〔発明が解決しようとする課題〕

しかしながら、従来のレベルシフト回路においてそのシ
フト量はＭＯＳＦＥＴＱ４０．Ｑ４１のしきい値電圧な
どに依存するため、そのレベルシフト４］１当該ＭＯＳ
ＦＥＴＱ４０．Ｑ４４のしきい値電圧よりも小さくする
ことは実質的に困難であり、素子の微細化が進むことし
こよって耐圧という点から電源電圧が５ｖから３．３ｖ
などのように低電圧化されるようなとき、センスアンプ
の動作点に最適なレベルシフト電圧を得ることができな
くなって動作が不安定化する虞のあることが本発明者に
よって明らかにされた。しかも、従来のレベルシフト回
路の増幅率は１以下であり、微細化による電源電圧の低
電圧化に対して高速動作を維持し難くなるという点につ
いても見出された。

本発明の目的は、低電源電圧でも安定的に高速動作可能
なＣＭＯＳ増幅回路を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、動作点において最大の増幅率をもって差動入
力を増幅する差動増幅段の前段に、インバータ回路を構
成する直列接続されたトランジスタのオン抵抗比率に基
づいて入力電圧を前記動作点近傍のレベルにシフトする
レベルシフト機能及びそのインバータ回路による入力電
圧の増幅機能をもって差動増幅段に差動入力を与える前
置増幅段を設けてＣＭＯＳ増幅回路を構成するものであ
る。基本的なレベルシフト量はインバータ回路などのト
ランジスタ定数の設定次第で調整することもできる。

前記前置増幅段として、ゲート電極がグランド電位でバ
イアスされるＰチャンネル型ＭＯＳＦＥＴのような負荷
トランジスタに入力トランジスタを直列接続し、両トラ
ンジスタの結合ノードを出力とする２個のＣＭＯＳ型の
インバータ回路によって差動対を構成し、差動対を構成
する夫々のインバータ回路の出力によって夫々のインバ
ータ回路に流れる電流を負帰還制御するＮチャンネル型
ＭＯＳＦＥＴのような電流制御トランジスタを設けて成
る構成を採用して、その入力信号の相補的な変化によっ
ても前記インバータ回路による増幅率を安定化若しくは
大きくするようにそのレベルシフト量を最適化させて、
差動増幅段の安定動作並びに高速増幅動作を保証するよ
うに構成することができる。

また、ＣＭＯＳ増幅回路の低消費電力化のためには、差
動増幅段と前置増幅段を共通の活性化制御信号により同
期的に活性化／非活性化制御するとよい。

さらに高感度を実現するには、前置増幅段を複数段縦続
接続し、その終段の前置増幅段に差動増幅段を接続して
ＣＭＯＳ増幅回路を構成するとよい。

上記各々のＣＭＯＳ増幅回路は、スタティック型メモリ
セルからの読出しデータを検出して増幅するセンス増幅
回路や、半導体集積回路の内部バスに結合されるバスレ
シーバ−などに採用することができる。

〔作　用〕

上記した手段によれば、前置増幅段の入力電圧に対する
レベルシフト量は基本的に当該前置増幅段に含マれるイ
ンバータ回路構成用トランジスタのオン抵抗比率に基づ
いて決定され、直接それらトランジスタのしきい値電圧
に依存しない。このことは、半導体集積回路のプロセス
技術が進歩してデバイスの耐圧制限から電源電圧が低電
圧化される場合にも、差動増幅段の感度が最大となる動
作点に合わせてレベルシフト量を小さくすることを可能
にする。

しかもレベルシフト出力はインバータ回路によって１以
上の増幅率をもって増幅されていることは、低電源電圧
化によってもレベルシフト動作の高速化ひいては差動増
幅動作の高速化を保証するように作用する。

更に、インバータ回路に流れる電流をその出力レベルに
よって負帰還制御する手段は、前置増幅段の入力信号が
相補的に変化していっても、インバータ回路による増幅
率を安定化もしくは大きくするようにそのレベルシフト
量を最適化して差動増幅段における増幅動作を安定化す
るように作用一 する。

このようなＣＭＯＳ増幅回路をＳＲＡＭのセンス増幅回
路に適用することにより、メモリセルから読出された信
号を伝達するための負荷容量の比較的大きなビット線や
コモンデータ線自体が差動増幅段の動作点近傍に到達す
るのを待つことなくセンス増幅回路による増幅動作の確
定を得ることができて、データ読み出し動作の高速化を
達成する。

また、そのようなＣＭＯＳ増幅回路を半導体集積回路に
おける内部バスのバスレシーバに適用することにより、
回路モジュール間でのデータ転送動作の高速化を達成す
る。

〔実施例〕

第１図には本発明の一実施例に係るＣＭＯＳ増幅回路が
示される。

同図に示されるＣＭＯＳ増幅回路は１、動作点において
最大の増幅率をもって差動入力を増幅する差動増幅段２
と、インバータ回路を構成する直列接続されたトランジ
スタのオン抵抗比率に基づいて入力電圧を前記動作点近
傍のレベルにシフ１−するレベルシフト機能及びそのイ
ンバータ回路による入力電圧の増幅機能登もって前記差
動増幅段２に差動入力を与える前置増幅段３とを含む。

前記差動増幅段２は、特に制限されないが、ソース電極
の共通接続端がＮチャンネル型パワースイッチＭＯＳＦ
ＥＴＱ８を介してグランド電位（以下接地電位とも記す
）Ｖｓｓに接続された差動対を成す一対のＮチャンネル
型人力ＭＯＳＦＥＴＱ１．１．Ｑｌ２を有し、入力ＭＯ
ＳＦＥＴＱ１１、、Ｑｌ２のトレイン電極の夫々に、カ
レントミラー負荷を構成するＰチャンネル型ＭＯＳＦＥ
ＴＱ９．ＱＩＯのトレイン電極を接続して成る。カレン
トミラー負荷を構成するＰチャンネル型ＭＯＳＦＥＴＱ
９．ＱＩＯのソース電極は電源電圧ｖｄｄに接続され、
それらゲート電極の共通接続端は入力ＭＯＳＦＥＴＱＩ
Ｉのドレイン電極に結合される。差動増幅段２の差動入
力端子は入力ＭＯＳＦＥＴＱｌ、１．Ｑｌ　２のグー１
−電極とされ、差動増幅段２の出力端子はＭＯＳＦＥＴ
Ｑ１２とＱｌ１ １０との共通ドレイン電極とされる。差動増幅段２の出
力にはＰチャンネル型ＭＯＳＦＥＴＱ１４とＮチャンネ
ル型ＭＯＳＦＥＴＱ１５を直列接続したＣＭＯＳインバ
ータで成る波形整形用の駆動回路と、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ１３から成るレベル固定回路が接続されて
いる。上記パワースイッチＭＯＳＦＥＴＱ８はそのグー
ｌ−電極に供給される活性化制御信号φＳによってスイ
ッチ制御される。活性化制御信号φＳはそのハイレベル
によってパワースイッチＭＯＳＦＥＴＱ８をオン動作し
て差動増幅段２を活性化する。差動増幅段２の出力端子
は、同増幅段２の非活性化に呼応して前記ＭＯＳＦＥＴ
Ｑ１３により電源電圧Ｖｄｄに固定される。

差動増幅段２が活性化されて入力端子に相補信号ｅ、ｅ
’ｓ　（記号中は負論理を意味する）が与えられると、
ＭＯ５ＦＥＴＱＩＩ、Ｑｌ２の夫々に流れるトレイン・
ソース間電流が相違され、これにより、ＭＯＳＦＥＴＱ
ｉｌのドレイン・ソース間電流はＭＯ３ＦＥＴＱ９のソ
ース・ｌ（レイン間電圧を変化させ、この変化とＭＯＳ
ＦＥＴＱ１２のドレイン・ソース間電流の変化によって
ＭＯＳＦＥＴＱＩＯのソース・トレイン間電圧が決定さ
れる。例えば、ＭＯ３ＦＥＴＱＩＩのゲート入力電圧が
ＭＯＳＦＥＴＱＩ　２のゲート入力電圧よりも高い場合
にはＭＯＳＦＥＴＱＩ２のドレイン電圧がＭＯＳＦＥＴ
Ｑ１．１のトレイン電圧よりも高くされ、逆にＭＯＳＦ
ＥＴＱｉ２のゲート入力電圧がＭＯＳＦＥＴＱＩＩのグ
ー１〜入力電圧よりも高い場合にはＭＯＳＦＥＴＱ１２
のドレイン電圧がＭＯＳＦＥＴＱＩＩのドレイン電圧よ
りも低くされる。このように差動増幅段２は］一対の入
力ＭＯ３ＦＥＴＱＩＩ、Ｑ１２のゲート入力電圧の差に
よってそれらＭＯＳＦＥＴＱＩＩ、Ｑｌ２に生ずる電流
変化をＭＯＳＦＥＴＱＩＯのソース・ドレイン間電圧の
変化として出力するものであり、例えばその最大の増幅
感度は電源電圧Ｖｄｄの中間レベル（電圧Ｖｄｄ／２近
傍）を中心とするような動作点近傍の相補入力によって
得られるようになっている。

前記前置増幅段３は例えば電源電圧Ｖｄｄ近傍から相補
的にレベル変化していく信号ｄ、ｄ＊を入力して、これ
を差動増幅段２の増幅動作」１最も高感度となる上記動
作点付近て相補的に変化していく信号ｅ、ｅ＊にレベル
シフ１−シて出力する。

この前置増幅段３は、ゲート電極がグランド電位ＶＳＳ
でバイアスされたｐチャンネル型ＭＯ３ＦＥＴＱＩ、Ｑ
２のような負荷トランジスタにＮチャンネル指入力ＭＯ
ＳＦＥＴＱ３．Ｑ４を直列接続し、ＭＯＳＦＥＴＱＩと
Ｑ３及びＭＯＳＦＥＴＱ２とＱ４の夫々の結合ノードを
出力とする２個のＣＭＯＳ型のインバータ回路５，６に
よって差動対を構成し、差動対を構成する夫々のインバ
ータ回路５，６の出力信号ｅ、ｅ＊によって夫々のイン
バータ回路５，６に流れる電流を負帰還制御するｎチャ
ンネル型ＭＯＳＦＥＴＱ５．Ｑ６のような電流制御トラ
ンジスタを設けて構成される。

前置増幅段３を活性化するためのＮチャンネル型のパワ
ースイッチＭＯＳＦＥＴＱ７はそのゲート電極に供給さ
れる前記活性化制御信号φＳによつてスイッチ制御され
、差動増幅段２と同期的に活性化／非活性化制御される
ことにより、低消費電力化を図っている。

この前置増幅段３において、レベルシフト景即ち入力信
号ｄ、ｄ＊と出力信号ｅ、８”との電位差は基本的にイ
ンバータ回路５，６を構成する負荷ＭＯＳＦＥＴＱＩ、
Ｑ２と入力ＭＯＳＦＥＴＱ３）Ｑ４とのオン抵抗の比率
によって決定され、従来のソースフォロア回路を主体と
するレベルシフ１〜回路のように直接ＭＯＳＦＥＴのし
きい値電圧に依存しない。したがって、半感体集積回路
のプロセス技術が進歩してデバイスの耐圧制限から電源
電圧が低電圧化される場合にも、ＭＯＳＦＥＴのしきい
値電圧に制限されることなく、差動増幅段２の感度が最
大となる動作点に合わせてレベルシフト量を小さくする
ことが可能になる。

さらに本実施例においては、ＭＯ８Ｆ、ＥＴＱＩ。

Ｑ２のゲート電極がグランド電位Ｖｓｓに結合されてバ
イアスされると共に、インバータ回路５）６に流れる電
流量に負帰還をかけるためのＭＯＳｉ２− ＦＥＴＱ５．Ｑ６が設けられているため、電源電圧Ｖｄ
ｄ近傍を初期電位とする入力信号ｄ、ｄｌ＋の相補的な
変化によってその信号ｃｌ、ｄ＊の仮想的な直流バイア
スレベル即ち同信号ｄ、ｄ＊の中心レベルが下がってく
ると、インバータ回路５（６）に流れる電流が減って出
力信号ｅ、ｅ＊の中心レベルが上昇しようとするが、こ
れに従ってＭ、０８ＦＥＴＱ５　（Ｑ６）の入力グー１
〜電圧も上昇しようとするから、当該ＭＯＳＦＥＴＱ５
　（Ｑ６）が、インバータ回路５（６）に流れる電流を
増加させて出力信号ｅ、ｅ＊の中心レベルを低下させよ
うとする。この作用は第３Ｂ図のシミュレーション結果
に従った第３Ａ図のシミュレーション結果からも明かで
あり、同図に即すると、その回路の伝達特性もしくは増
幅特性は電圧Ｖｘが小さいほど動作点が低くなるように
なっているから、入力電圧Ｖｉｎが低下して出力電圧Ｖ
ｏｕｔが上昇しようとしたとき、電圧Ｖｘを低くするこ
とにより、増幅率の安定なもしくは大きな領域で動作可
能になる。

したがって、インバータ回路５，６に流れる電流に対し
てこのような負帰還制御を行うことにより、入力信号ｄ
、ｃｌの相補的な変化によってその中心レベルが変化し
ても、インバータ回路５．６による増幅動作が安定化も
しくは大きくなるように前置増幅段３の出力信号ｅ、ｅ
＊のレベルシフト量が決定され、その結果として、次段
の差動増幅段２に与えられる信号ｅ、ｅｌｋの中心レベ
ルは同増幅段にとって最大の増幅率を得る最適点即ち動
作点近傍に安定的に与えられることになる。

入力信号ｄ、ｄ＊の中心レベルと出力信号ｅ、ｅ＊の中
心レベルとの差電圧をレベルシフト量とすると、前置増
幅段３は、入力信号ｄ、ｄ＊の中心レベル（仮想的な直
流バイアスレベル）により自動的にレベルシフト量を最
適変化するという特性を持つと言える。

したがって、この前置増幅段３は、入力信号ｄ。

ｄ＊の相補的なレベル変化に対して自分自身で最適なレ
ベルシフト量を割り出して出力信号ｅ、ｅ＊の中心レベ
ルを差動増幅段２の動作点近傍に持っていくと共に適度
の信号増幅を行って、差動増幅段にその動作点近傍に中
心レベルを持つ差動入力を安定的に且つ高速に与えるこ
とができる。

第２図には別のＣＭＯＳ増幅回路の例が示される。

同図に示されるＣＭＯＳ増幅回路７は、前置増幅段を２
段縦続接続し、その終段の前置増幅段に差動増幅段を接
続して成るものである。即ち、初段には前記ＭＯＳＦＥ
ＴＱＩ〜Ｑ７によって構成される前置増幅段３が配置さ
れる。次段には、初段の前置増幅段３の出力信号ｅ、ｅ
ｌｋを受けて信号ｆ、ｆ＊を出力する前置増幅段８がＭ
ＯＳＦＥＴＱ１６〜Ｑ２２によって構成される。この前
置増幅段８は初段の前置増幅段３と同じものである。

そして、当該前置増幅段８の出力ｆ、ｆ＊を受ける前記
差動増幅段２が設けられている。このように縦続接続さ
れた２段の前置増幅段３，８を配置して合計３段の回路
で増幅動作を行うことにより、感度並びに利得の向上に
よって一層高速な増幅動作を実現することができる。

第４図には第１図（又は第２図）に示されるＣＭＯＳ増
幅回路をセンス増幅回路として適用したＳＲＡＭの要部
が示される。

同図に示されるＳＲＡＭは、特に制限されないが、公知
のＣＭＯＳ集積回路製造技術によって１つの半導体基板
に形成される。

本実施例のＳＲＡＭは、スタテツイク型メモリセル１１
を複数個マトリクス配置して成るメモリセルアレイを有
する。メモリセル１１は、特に制限されないが、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ３１とＮチャンネル型ＭＯＳＦ
ＥＴＱ３２とによって構成される１対のＣＭＯＳインバ
ータ回路の入力端子及び出力端子を相互に交叉結合した
スタティックラッチ回路を含み、その１対のデータ入出
力端子に１対のＮチャンネル型選択ＭＯＳＦＥＴＱ３３
．Ｑ３４を結合して構成される。

上記メモリセル１０のデータ入出力端子は代表的に示さ
れたビット線対ＢＬＩ、ＢＬ１＊〜ＢＬｎ、ＢＬｎ’ｋ
に列毎に結合され、メモリセル１１の選択端子は、行毎
に対応するワード線ＷＬＩ〜ＷＬｉに結合される。ワー
ド線ＷＬＩ〜ＷＬｉは、外部から供給されるローアドレ
ス信号に対応する所定の１本が選択レベルに駆動され、
その駆動制御は図示しないローアドレスデコーダ及びワ
ードドライバが行う。

上記ビット線対Ｂ　Ｌ　１　、　Ｂ　Ｌ　１　＊　−Ｂ
　Ｌ　ｎ　、　ＢＬｎ中の一端は、Ｎチャンネル型ＭＯ
ＳＦＥＴＱ３５及びＰチャンネル型ＭＯ３ＦＥＴＱ３６
によって構成されるカラムスイッチ回路としてのＣＭＯ
ＳトランスファゲートＴＧを介してコモンデータ線対Ｃ
Ｄ、ＣＤ＊に共通接続される。ＣＭＯＳトランスファゲ
ートＴＧは、外部から供給されるカラムアドレス信号に
対応する所定１対のビット線対を選択的にコモンデータ
線対ＣＤ、ＣＤ＊に導通制御し、そのためのスイッチ制
御信号としてのカラム選択信号Ｃ３ＷＩ〜ＣＳ　Ｗ　ｎ
は図示しないカラムアドレスデコーダが形成する。

上記ビット線対ＢＬＩ、ＢＬ１ｍ−ＢＬｎ、ＢＬｎ傘の
他端には、ソース電極に電源電圧Ｖｄｄが供給されるＰ
チャンネル型プリチャージＭＯＳＦＥＴＱ３７のドレイ
ン電極が結合され、各プリチャージＭＯＳＦＥＴＱ３７
はそのゲート電極に供給されるプリチャージ信号φｐｃ
によってスイッチ制御される。プリチャージ信号φｐａ
はそのローレベルによって各プリチャージＭＯＳＦＥＴ
Ｑ３７をオン動作し、オン状態を採るプリチャージＭＯ
ＳＦＥＴＱ３７は、ビット線対ＢＬ１．ＢＬｌ　ｍ−Ｂ
Ｌｎ、ＢＬｎ　＋ｋ、及びＣＭＯＳトランスフアゲ−１
−Ｔ　Ｇを介してコモンデータ線対ＣＤ。

ＣＤ＊を概ね電源電圧Ｖｄｄレベルに充電して、以前の
メモリアクセスによってビット線対やコモンデータ線対
ＣＤ、ＣＩ）ｋに生じた電位差を縮めて同電位にする。

上記コモンデータ線対ＣＤ、ＣＤ＊には、書き込み回路
１３の出力端子及び読み出し回路１４の入力端子が結合
される。

書き込み回路１３は、書き込みデータＤｗに従ってコモ
ンデータ線対ＣＤ、ＣＤ＊を所定の相補レベルに駆動す
る。

読み出し回路１４は前記ＣＭＯＳ増幅回路１が適用され
たセンス増幅回路を含み、該センス増幅回路は、メモリ
セルデータの読み出しによってコモンデータ線対ＣＤ、
ＣＤ＊に生ずるプリチャージレベルとしての電源電圧Ｖ
ｄｄ近傍から微小なレベル変化する相補的な信号ｄ、ｄ
＊を増幅して出力する。この出力は第１図で説明した波
形整形回路ＩＮＶを通して読出しデータＤｒとされる。

第１図に示されるようなＣＭＯＳ増幅回路をセンス増幅
回路に適用したＳＲＡＭにおいては、メモリセル１１か
ら読出された信号を伝達するための負荷容量の比較的大
きなビット線やコモンデータ線自体が差動増幅段２の動
作点近傍に到達するのを待つことなくセンス増幅回路即
ちＣＭＯＳ増幅回路１による増幅動作の確定を得ること
ができ、データ読み出し動作の高速化を達成することが
できる。また、これにより、負荷容量の大きなビット線
やコモンデータ線が差動増幅段２の動作点近傍に到達す
るのを持つことなくワード線選択動作を終了することが
できることにより、データ読み出し動作におけるビット
線やコモンデータ線の振幅を電源電圧Ｖｄｄ寄りの変化
に留めておくことができ、ビット線やコモンデータ線の
プリチャージ動作の高速化を図ることができる。さらに
、データ読み出し動作におけるピッ１−線やコモンデー
タ線の振幅を電源電圧寄りの変化に留めておくことがで
きるから、ビット線やコモンデータ線のプリチャージ動
作に必要とされる電力消費量を低減することができる。

そして、データ読み出し動作におけるビット線及びコモ
ンデータ線のレベル変化はプリチャージレベルとしての
電源電圧Ｖｄｄ寄りの変化に留められることにより、ワ
ード線選択タイミングとプリチャージタイミングとが重
なってもメモリセル１０に対する誤書き込みの虞はなく
、リード状態の安定化を図ることができると共に、プリ
チャージタイミングとワード線選択タイミングとの間に
おける厳格なタイミング規定を撤廃することができる。

第５図には第１図（又は第２図）に示されるＣＭＯＳ増
幅回路を内部バスのバスレシーバ回路として適用した半
導体集積回路の一例が示される。

第５図において半導体集積回路は回路モジュールＭ１〜
Ｍｎを内蔵する。これら回路モジュールＭ１〜Ｍｎは、
特に制限されないが、内部バスＢＵＳ−Ａ、ＢＵＳ−Ｂ
により結合され、その出力段にはバスドライバー回路Ｂ
Ｄが配置され、入力段にはバスレシーバ回路ＢＲが配置
されている。

この実施例において、内部バスＢＵＳ−Ａ及びＢＵＳ−
Ｂを介して伝達される信号の振幅は、回路の電源電圧の
絶対値の１０分の１あるいは数分の１以下のような低振
幅になるように制限されている。その結果、各バスにお
ける交流的な消費電力は著しく低減され、また伝達信号
の最高動作周波数も高くされるので、低消費電力化並び
に動作の高速化が達成される。そして本実施例ではバス
の終端用の電源として特別な電源電圧を用意しなくてよ
く、この点においてシステムの経済化も達成される。

第６図にはバスドライバ回路ＢＤ及びバスレシーバ回路
ＢＲにおける１ビット分の接続構成例が示される。前記
バスドライバ回路ＢＤは、特に制限されないが、第６図
に示されるように回路のグランド電位Ｖｓｓと代表的に
示された相補信号線Ｄユ、Ｄｉｅとの間にそれぞれ設け
られるＮチャンネル型ＭＯ８ＰＥＴＱ３８．Ｑ３９を含
む。ＭＯＳＦＥＴＱ３８及びＱ３９のゲート電極には、
特に制限されないが、それぞれ２人カノア回路Ｎ○Ｇｌ
、Ｎ０Ｇ２の出力信号が供給される。ノア回路Ｎ０ＧＩ
、Ｎ０Ｇ２の一方の入力端子には選択信号ＣＥ＊が共通
に供給される。ノア回路Ｎ０Ｇ２の他の入力端子には信
号ｄｉＯが、ノア回路Ｎ０Ｇ１の他の入力端子には信号
ｄｉｏをインバータＮ１で反転した信号が供給される。

前記選択信号ＣＥＩは出力イネーブル信号とみなされ、
これがローレベルにアサートされるとき、前記信号ｄ１
０がローレベルである場合には信号ＡＯがハイレベルに
なってＭＯ３ＦＥＴＱ３９がターンオンされ、また、信
号ｄｉＯがハイレベルである場合には信号Ｂ○がハイレ
ベルになってＭＯＳＦＥＴＱ３８がターンオンされる。

前記相補信号線Ｄｊ、、Ｄｉ＋ｋには該線路の特性イン
ピーダンスに等しい終端抵抗ｚＯが接続され各終端抵抗
は各回路モジュールＭ１〜Ｍｎ内の電源電圧Ｖｄｄに接
続される。

前記バスドライバ回路ＢＤは前記ＣＭＯＳ増幅回路１に
よって構成され、信号ｄ、ｄ＊は相補信号線Ｄｉ、Ｄｉ
ｍによって伝達される。

このようにＣＭＯＳ増幅回路１を半導体集積回路におけ
る内部バスＢＵＳ−Ａ、ＢＵＳ−Ｂのバスレシーバ回路
ＢＲに適用することにより、回路モジュール間でのデー
タ転送動作の高速化を達成することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更す
ることができる。

例えば、前置増幅段を構成するインバータ回路のトラン
ジスタは２段に限定されず、１個のトランジスタでは負
荷トランジスタのオン抵抗を十分大きくすることができ
ないようなときに当該負荷トランジスタを複数個のトラ
ンジスタで構成してもよい。また、前置増幅段は１段又
は２段に限定されずそれ以上の直列段数を設けてもよい
。さらに前置増幅段や差動増幅段の回路構成はその他種
々変更可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＳＲＡＭのセンス増
幅回路やチップ内バスのバスレシーバ回路に適用した場
合について説明したが、本発明はそれに限定されるもの
ではなく、ダイナミックＲＡＭのメインアンプや半導体
集積回路の入力回路などに広く適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、前置増幅段の入力電圧に対するレベルシフト
量は基本的に当該前置増幅段に含まれるインバータ回路
構成用トランジスタのオン抵抗比率に基づいて決定され
、直接それらトランジスタのしきい値電圧に依存しない
から、半導体集積口路のプロセス技術が進歩してデバイ
スの耐圧制限から電源電圧が低電圧化される場合にも、
差動増幅段の感度が最大となる動作点に合わせてレベル
シフト量を小さくすることができるという効果がある。

また、レベルシフト出力はインバータ回路によって１以
上の増幅率をもって増幅されているから、低電源電圧化
によってもレベルシフト動作の高速化ひいては差動増幅
動作の高速化を保証することができるという効果がある
。

更に、前置増幅段に含まれるインバータ回路に流れる電
流をその出力レベルによって負帰還制御することにより
、前置増幅段の入力信号が相補的に変化していっても、
インバータ回路による増幅率を安定化もしくは大きくす
るようにそのレベルシフト量を最適化して差動増幅段に
おける増幅動作を安定化することができる。換言すれば
、前置増幅段は、入力信号の相補的なレベル変化に対し
て自分自身で最適なレベルシフト量を割り出して相補出
力信号の中心レベルを差動増幅段の動作点近傍に持って
いくと共に適度の信号増幅を行って、差動増幅段にその
動作点近傍に中心レベルを持つ差動入力を安定的に且つ
高速に与えることができる。

また、前置増幅段を差動増幅段と同期的に活性化／非活
性化制御することにより低消費電力化を図ることができ
る。

また、ＣＭＯＳ増幅回路をＳＲＡＭのセンス増幅回路に
適用することにより、メモリセルから読出された信号を
伝達するための負荷容量の比較的大きなビット線やコモ
ンデータ線自体が差動増幅段の動作点近傍に到達するの
を待つことなくセンス増幅回路による増幅動作の確定を
得ることができて、データ読み出し動作の高速化を達成
することができる。

また、そのようなＣＭＯ３増幅回路を半導体集積回路に
おける内部バスのバスレシーバに適用することにより、
回路モジュール間でのデータ転送動作の高速化を達成す
ることができる。

【図面の簡単な説明】

第１図は本発明に係るＣＭＯＳ増幅回路の一実施例回路
図、 第２図は本発明に係るＣＭＯＳ増幅回路の他の実施例回
路図、 第３Ａ図は前置増幅段の増幅特性を示すシミュレーショ
ン結果の一例説明図・。 第３Ｂ図は第３Ａ図のシミュレーション条件の説明図、 第４図はＣＭＯＳ増幅回路を適用してＳＲＡＭの一例ブ
ロック図、 第５図はＣＭＯＳ増幅回路をバスレシーバ回路に適用し
た半導体集積回路の一例ブロック図、第６図は内部バス
に結合されたバスレシーバ回路及びバスドライバ回路の
部分説明図、第７図は従来のＣＭＯ３増幅回路の一例説
明図である。 １・・・ＣＭＯＳ増幅回路、２・差動増幅段、３・・・
前置増幅段、５，６・・インバータ回路、Ｑｌ、Ｑ２・
・Ｐチャンネル型負荷ＭＯＳＦＥＴ、Ｑ３．Ｑ４・・・
Ｎチャンネル型入力ＭＯＳＦＥＴ、Ｑ５．Ｑ６・Ｎチャ
ンネル型電流制御用ＭＯＳＦＥＴ、φＳ・・活性化制御
信号、７・・ＣＭＯＳ増幅回路、８前置増幅段、Ｑ１６
．Ｑ１７・・・Ｐチャンネル型負荷ＭＯＳＦＥＴ、Ｑ１
８．０１９・・・Ｎチャンネル型入力ＭＯ３ＦＥＴ、Ｑ
２０．Ｑ２１・・・Ｎチャンネル型電流制御用ＭＯＳＦ
ＥＴ、１１・・・メモリセル、ＢＲ・・バスレシーバ回
路、１４・読み出し回路、Ｍ　１−　Ｍ　ｎ　・回路モ
ジュール、ＢＵＳ−Ａ。 ＢＵＳ−Ｂ・・・内部バス。 〔八〕↓ｎＯＡ

Claims (1)

1. 【特許請求の範囲】 １）動作点において最大の増幅率をもって差動入力を増
   幅する差動増幅段を含み、 該差動増幅段の前段に、インバータ回路を構成する直列
   接続されたトランジスタのオン抵抗比率に基づいて入力
   電圧を前記動作点近傍のレベルにシフトするレベルシフ
   ト機能及びそのインバータ回路による入力電圧の増幅機
   能をもって前記差動増幅段に差動入力を与える前置増幅
   段を設けて、 成るものであることを特徴とするとＣＭＯＳ増幅回路。 ２）前記前置増幅段は、制御入力がバイアスされた負荷
   トランジスタに入力トランジスタを直列接続し、両トラ
   ンジスタの結合ノードを出力とする２個のインバータ回
   路によって差動対を構成し、差動対を構成する夫々のイ
   ンバータ回路の出力によって夫々のインバータ回路に流
   れる電流を負帰還制御する電流制御トランジスタを設け
   て成るものであることを特徴とする請求項１記載のＣＭ
   ＯＳ増幅回路。 ３）前記差動増幅段は、カレントミラー型の負荷を有し
   、前記前置増幅段の出力を差動入力トランジスタに受け
   、前記前置増幅段と共通の活性化制御信号により該前置
   増幅段と同期的に活性化されるようにされて成るもので
   あることを特徴とする請求項１又は２記載のＣＭＯＳ増
   幅回路。 ４）請求項２記載の前置増幅段を複数段縦続接続し、そ
   の終段の前置増幅段に請求項３記載の差動増幅段を接続
   して成るものであることを特徴とするＣＭＯＳ増幅回路
   。 ５）前記インバータ回路は、ゲート電極がグランド電位
   によってバイアスされたＰチャンネル型ＭＯＳＦＥＴを
   負荷トランジスタとし、Ｎチャンネル型ＭＯＳＦＥＴを
   入力トランジスタとするＣＭＯＳ回路によって構成され
   て成るものであることを特徴とする請求項２乃至４の何
   れか１項記載のＣＭＯＳ増幅回路。 ６）スタティック型メモリセルからの読出しデータを検
   出して増幅するセンス増幅回路であることを特徴とする
   請求項１乃至５の何れか１項記載のＣＭＯＳ増幅回路。 ７）半導体集積回路の内部バスに結合されるバスレシー
   バーであることを特徴とする請求項１乃至５の何れか１
   項記載のＣＭＯＳ増幅回路。