JPH0560198B2 - - Google Patents
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- JPH0560198B2 JPH0560198B2 JP59083106A JP8310684A JPH0560198B2 JP H0560198 B2 JPH0560198 B2 JP H0560198B2 JP 59083106 A JP59083106 A JP 59083106A JP 8310684 A JP8310684 A JP 8310684A JP H0560198 B2 JPH0560198 B2 JP H0560198B2
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- JP
- Japan
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- mos transistor
- terminal
- conductivity type
- sense amplifier
- nmostq
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- 230000004913 activation Effects 0.000 claims 1
- 230000007423 decrease Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 4
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006266 hibernation Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、同期式のCMOS RAM（補型電界効
果トランジスタランダムアクセスメモリ）のセン
スアンプに関するものである。
果トランジスタランダムアクセスメモリ）のセン
スアンプに関するものである。
（従来技術）
第１図はスタテイツク型CMOS RAMの従来
の一例の要部を示す回路である。第１図では１列
のみ示しているが、メモリセル（C1〜Co）は通
常複数列配置される。メモリセルはC1の如く
CMOS構造のｐチヤネルMOSトランジスタ（以
下、pMOSTという。）Q7とｎチヤネルMOSトラ
ンジスタ（以下、nMOSTという。）Q9からなる
インバータと、CMOS構造のpMOSTQ8，
nMOSTQ10からなるインバータ対一方のゲート
部から他方のドレイン部へのたすき掛け接続によ
り構成され、２個のゲート・ドレイン接続節点
は、nMOSTQ11，Q12によりそれぞれビツトライ
ンBL，に接続される。nMOSTQ11，Q12のゲ
ートはワードラインWL1に接続され、WL1によ
りメモリセルC1の情報の取り出しが制御される。
の一例の要部を示す回路である。第１図では１列
のみ示しているが、メモリセル（C1〜Co）は通
常複数列配置される。メモリセルはC1の如く
CMOS構造のｐチヤネルMOSトランジスタ（以
下、pMOSTという。）Q7とｎチヤネルMOSトラ
ンジスタ（以下、nMOSTという。）Q9からなる
インバータと、CMOS構造のpMOSTQ8，
nMOSTQ10からなるインバータ対一方のゲート
部から他方のドレイン部へのたすき掛け接続によ
り構成され、２個のゲート・ドレイン接続節点
は、nMOSTQ11，Q12によりそれぞれビツトライ
ンBL，に接続される。nMOSTQ11，Q12のゲ
ートはワードラインWL1に接続され、WL1によ
りメモリセルC1の情報の取り出しが制御される。
ビツトラインBL，の一方はpMOSTQ13，
Q14により電源端子VDDに接続され、他方にはデ
ータ書込み回路及び、読出し用のセンスアンプが
接続されている。
Q14により電源端子VDDに接続され、他方にはデ
ータ書込み回路及び、読出し用のセンスアンプが
接続されている。
第１図のRAMにおいて、データの読出しは次
の様に行われる。アドレスが非確定のとき、プリ
チヤージパルスPC“Ｌ”であり、pMOSTQ13，
Q1は導通状態となり、ビツトラインBL，は
“Ｈ”にプリチヤージされる。アドレスが確定し、
ワードラインWL1が選択されると、プリチヤー
ジパルスPCが“Ｈ”になり、pMOSTQ13，Q14
は非導通状態となる。同時に、ワードライン
WL1が“Ｈ”になり、nMOSTQ11，Q12が導通状
態となり、メモリセルC1の内容に応じてビツト
ラインBL，の一方が“Ｌ”に変化し始める。
このビツトラインBL，の電位変化を、BL，
BLの他方に接続されたセンスアンプにより検知
してデータの出力を行なう。
の様に行われる。アドレスが非確定のとき、プリ
チヤージパルスPC“Ｌ”であり、pMOSTQ13，
Q1は導通状態となり、ビツトラインBL，は
“Ｈ”にプリチヤージされる。アドレスが確定し、
ワードラインWL1が選択されると、プリチヤー
ジパルスPCが“Ｈ”になり、pMOSTQ13，Q14
は非導通状態となる。同時に、ワードライン
WL1が“Ｈ”になり、nMOSTQ11，Q12が導通状
態となり、メモリセルC1の内容に応じてビツト
ラインBL，の一方が“Ｌ”に変化し始める。
このビツトラインBL，の電位変化を、BL，
BLの他方に接続されたセンスアンプにより検知
してデータの出力を行なう。
この場合、第２図に示す。従来のNANDゲー
トG1，G2を交差接続したラツチ型のセンスアン
プでは、ビツトラインBL，の電位が、
NANDゲートG1，G2のしきい値電圧を越えて初
めてデータが検知される。つまり、第２図に示す
センスアンプを用いた場合、RAMを高速動作さ
せるためにはビツトラインBL，の電位変化を
速くする必要がある。
トG1，G2を交差接続したラツチ型のセンスアン
プでは、ビツトラインBL，の電位が、
NANDゲートG1，G2のしきい値電圧を越えて初
めてデータが検知される。つまり、第２図に示す
センスアンプを用いた場合、RAMを高速動作さ
せるためにはビツトラインBL，の電位変化を
速くする必要がある。
ここで、第１図においてビツトラインBL，
が“Ｈ”から“Ｌ”に変化する速度は、メモリセ
ルC1内のnMOST（Q9，Q11）、（Q10，Q12）の対
のコンダクタンスgmで決定される。従つて、
nMOSTQ9，Q10，Q11，Q12の寸法を大きくして
コンダクタンスgmを大きくすれば、ビツトライ
ンBL，の電位変化の速度も大きくなり、第２
図に示すセンスアンプを用いてもRAMの高速動
作は達成される。しかし、メモリセル内部の
MOSトランジスタの寸法を大きくすれば、メモ
リセル面積が増加し、集積度が減少してしまう。
ゆえに、上記の改良手段は、高集積度化ご求める
場合、望ましいものではない。
が“Ｈ”から“Ｌ”に変化する速度は、メモリセ
ルC1内のnMOST（Q9，Q11）、（Q10，Q12）の対
のコンダクタンスgmで決定される。従つて、
nMOSTQ9，Q10，Q11，Q12の寸法を大きくして
コンダクタンスgmを大きくすれば、ビツトライ
ンBL，の電位変化の速度も大きくなり、第２
図に示すセンスアンプを用いてもRAMの高速動
作は達成される。しかし、メモリセル内部の
MOSトランジスタの寸法を大きくすれば、メモ
リセル面積が増加し、集積度が減少してしまう。
ゆえに、上記の改良手段は、高集積度化ご求める
場合、望ましいものではない。
すなわち、従来のセンスアンプ用いてRAMの
高化を図るためには、メモリセル面積を大きくし
なければならず、RAMの高集積度化が困難にな
るという欠点があつた。
高化を図るためには、メモリセル面積を大きくし
なければならず、RAMの高集積度化が困難にな
るという欠点があつた。
（発明の目的）
本発明の目的は、上記欠点を除去し、高集積度
を保ちつつ読出し動作速度を向上させたCMOS
RAMを実現可能とするセンスアンプを提供する
ことにある。
を保ちつつ読出し動作速度を向上させたCMOS
RAMを実現可能とするセンスアンプを提供する
ことにある。
（発明の構成）
本発明のセンスアンプは、メモリセルのうちの
選択されたものに含まれる情報信号を検知するよ
うに１対のビツトラインによつてメモリセルのア
レイに接続されるセンスアンプであつて、 一方の前記ビツトラインをゲート入力とする一
導電型の第１のMOSトランジスタと、他方の前
記ビツトラインをゲート入力とする一導電型の第
２のMOSトランジスタと、前記第１、第２の
MOSトランジスタの各一方の端子間の共通接続
節点と第１の電源端子間に接続された一導電型の
第３のMOSトランジスタと、前記第１のMOSト
ランジスタの他方の端子と第２の電源端子間に接
続された逆導電型の第４のMOSトランジスタと、
前記第２のMOSトランジスタの他方の端子と第
２の電源端子間に接続された逆導電型の第５の
MOSトランジスタと、前記第１のMOSトランジ
スタと前記第４のMOSトランジスタの共通接続
節点と前記第２の電源端子間に接続された逆導電
型の第６のMOSトランジスタとからなり、前記
第４，第５のMOSトランジスタのゲート入力を
前記第２のMOSトランジスタと前記第５のMOS
トランジスタの共通接続節点に共通接続し、かつ
前記第３のMOSトランジスタのゲート入力と前
記第６のMOSトランジスタのゲート入力とを共
通接続しセンスアンプの導電性を制御するための
制御端子に接続し、前記第１のMOSトランジス
タの他方の端子を出力端子に接続したことから構
成される。
選択されたものに含まれる情報信号を検知するよ
うに１対のビツトラインによつてメモリセルのア
レイに接続されるセンスアンプであつて、 一方の前記ビツトラインをゲート入力とする一
導電型の第１のMOSトランジスタと、他方の前
記ビツトラインをゲート入力とする一導電型の第
２のMOSトランジスタと、前記第１、第２の
MOSトランジスタの各一方の端子間の共通接続
節点と第１の電源端子間に接続された一導電型の
第３のMOSトランジスタと、前記第１のMOSト
ランジスタの他方の端子と第２の電源端子間に接
続された逆導電型の第４のMOSトランジスタと、
前記第２のMOSトランジスタの他方の端子と第
２の電源端子間に接続された逆導電型の第５の
MOSトランジスタと、前記第１のMOSトランジ
スタと前記第４のMOSトランジスタの共通接続
節点と前記第２の電源端子間に接続された逆導電
型の第６のMOSトランジスタとからなり、前記
第４，第５のMOSトランジスタのゲート入力を
前記第２のMOSトランジスタと前記第５のMOS
トランジスタの共通接続節点に共通接続し、かつ
前記第３のMOSトランジスタのゲート入力と前
記第６のMOSトランジスタのゲート入力とを共
通接続しセンスアンプの導電性を制御するための
制御端子に接続し、前記第１のMOSトランジス
タの他方の端子を出力端子に接続したことから構
成される。
すなわち、本発明のセンスアンプは、ビツトラ
インBL，を入力とするMOSトランジスタに
より構成されたシングルエンド型の差動増幅器
と、差動増幅器の負荷用のMOSトランジスタと
同じ電源端子と出力端子との間に接続された、負
荷用MOSトランジスタと同一の導電型のMOSト
ランジスタとから構成され、差動増幅器の電流源
のMOSトランジスタのゲートと、差動増幅器の
出力端子に接続されたMOSトランジスタのゲー
トを共通接続した回路からなつている。
インBL，を入力とするMOSトランジスタに
より構成されたシングルエンド型の差動増幅器
と、差動増幅器の負荷用のMOSトランジスタと
同じ電源端子と出力端子との間に接続された、負
荷用MOSトランジスタと同一の導電型のMOSト
ランジスタとから構成され、差動増幅器の電流源
のMOSトランジスタのゲートと、差動増幅器の
出力端子に接続されたMOSトランジスタのゲー
トを共通接続した回路からなつている。
（実施例）
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第３図は本発明の第１の実施例を示す回路図で
ある。
ある。
本実施例は、メモリセルのうちの選択されたも
のに含まれる情報信号を検知するように１対のビ
ツトラインBL，によつてメモリセルのアレイ
に接続されるセンスアンプであつて、 ビツトラインをゲート入力とする
nMOSTQ1と、ビツトラインBLをゲート入力と
するnMOSTQ2と、nMOSTQ1，Q2の各ソース間
の共通接続節点N1と接地端子GND間に接続され
たnMOSTQ3と、nMOSTQ1のドレインと電源端
子VDD間に接続されたpMOSTQ4と、pMOSTQ2
のドレインと電源端子VDD間に接続された
pMOSTQ5と、nMOSTQ1とpMOSTQ4の共通接
続節点と電源端子VDD間に接続されたpMOSTQ6
とからなり、pMOSTQ4，Q5のゲート入力を
nMOSTQ2とpMOSTQ5の共通接続節点N2に共
通接続し、nMOSTQ3のゲート入力と
pMOSTQQ6のゲート入力とを共通接続しセンス
アンプの導電性を制御するための制御端子REに
接続し、nMOSTQ1のドレインを出力端子OUT
に接続したことから成される。
のに含まれる情報信号を検知するように１対のビ
ツトラインBL，によつてメモリセルのアレイ
に接続されるセンスアンプであつて、 ビツトラインをゲート入力とする
nMOSTQ1と、ビツトラインBLをゲート入力と
するnMOSTQ2と、nMOSTQ1，Q2の各ソース間
の共通接続節点N1と接地端子GND間に接続され
たnMOSTQ3と、nMOSTQ1のドレインと電源端
子VDD間に接続されたpMOSTQ4と、pMOSTQ2
のドレインと電源端子VDD間に接続された
pMOSTQ5と、nMOSTQ1とpMOSTQ4の共通接
続節点と電源端子VDD間に接続されたpMOSTQ6
とからなり、pMOSTQ4，Q5のゲート入力を
nMOSTQ2とpMOSTQ5の共通接続節点N2に共
通接続し、nMOSTQ3のゲート入力と
pMOSTQQ6のゲート入力とを共通接続しセンス
アンプの導電性を制御するための制御端子REに
接続し、nMOSTQ1のドレインを出力端子OUT
に接続したことから成される。
なお、nMOSTQ1とQ2の寸法およびpMOSTQ4
とQ5の寸法は等しく、各対のトランジスタは同
一のコンダクタンスgmを保有しているものとす
る。
とQ5の寸法は等しく、各対のトランジスタは同
一のコンダクタンスgmを保有しているものとす
る。
次に、本実施例の動作について説明する。
ここで、制御端子REおよびビツトラインBL，
BLが“Ｈ”である場合、MOST（Q4，Q1）、
（Q5，Q2）の各々対応する端子電は等しくなり、
nMOSTQ1を流れる電流とnMOSTQ2を流れる電
流は等しくなる。いま、この状態からビツトライ
ンが“Ｌ”に下がり始めると、nMOSTQ1を
流れる電流は減少するが、nMOSTQ3により構成
される定電流源によりnMOSTQ2を流れる電流は
nMOSTQ1を流れる電流の減少分だけ増加する。
nMOSTQ2を流れる電流の増加に従つて
pMOSTQ5による電圧降下により節点N2の電位
が下がる。節点N2の電位が下がるとpMOSTQ4
の抵抗が減少し、また、nMOSTQ1を流れる電流
も減少するので、pMOSTQ4による電圧降下が小
さくなり、出力端子OUTの電位が上昇する。ま
た、逆にビツトラインBLが“Ｌ”に下がる場合
も同様に、nMOSTQ2を流れる電流が減少し、
nMOSTQ1を流れる電流が加し、節点N2の電位
が上昇して出力端子OUTの電位が降下する。
BLが“Ｈ”である場合、MOST（Q4，Q1）、
（Q5，Q2）の各々対応する端子電は等しくなり、
nMOSTQ1を流れる電流とnMOSTQ2を流れる電
流は等しくなる。いま、この状態からビツトライ
ンが“Ｌ”に下がり始めると、nMOSTQ1を
流れる電流は減少するが、nMOSTQ3により構成
される定電流源によりnMOSTQ2を流れる電流は
nMOSTQ1を流れる電流の減少分だけ増加する。
nMOSTQ2を流れる電流の増加に従つて
pMOSTQ5による電圧降下により節点N2の電位
が下がる。節点N2の電位が下がるとpMOSTQ4
の抵抗が減少し、また、nMOSTQ1を流れる電流
も減少するので、pMOSTQ4による電圧降下が小
さくなり、出力端子OUTの電位が上昇する。ま
た、逆にビツトラインBLが“Ｌ”に下がる場合
も同様に、nMOSTQ2を流れる電流が減少し、
nMOSTQ1を流れる電流が加し、節点N2の電位
が上昇して出力端子OUTの電位が降下する。
以上説明した如く、本実施例では、ビツトライ
ンBL，の一方の電位が“Ｈ”から“Ｌ”に下
がることにより、出力端子OUTの電位が上昇ま
たは下降して、メモリセルの内容を検知すること
ができる。
ンBL，の一方の電位が“Ｈ”から“Ｌ”に下
がることにより、出力端子OUTの電位が上昇ま
たは下降して、メモリセルの内容を検知すること
ができる。
また、この動作は、ビツトラインBL，の一
方の電位が下がり、ビツトラインBL，の間に
電位差ができると始まるものであるから、回路の
しきい値以下にビツトラインの電位が下がらない
と検出動作が行なわれないという、従来のセンス
アンプの欠点を除去できる。
方の電位が下がり、ビツトラインBL，の間に
電位差ができると始まるものであるから、回路の
しきい値以下にビツトラインの電位が下がらない
と検出動作が行なわれないという、従来のセンス
アンプの欠点を除去できる。
また、読出し時以には、制御端子REを“Ｌ”
にしてnMOSTQ2を非導通状態にし、センスアン
プを休止状態にでき、消費電力を減らすことがで
きる。しかし、pMOSTQ6を設けない場合は、出
力端子OUTが不安定な中間電圧状態に留まつて
しまうので、このセンスアンプの出力電圧を入力
する次段のCMOS回路に電源間の貫通電流が流
れ、その消費電が増加すると言う新たな問題が起
きる。このpMOSTQ6は、休止状態になると同時
に出力端子OUTを“Ｈ”レベルにつり上げるの
で、その問題は防げる。
にしてnMOSTQ2を非導通状態にし、センスアン
プを休止状態にでき、消費電力を減らすことがで
きる。しかし、pMOSTQ6を設けない場合は、出
力端子OUTが不安定な中間電圧状態に留まつて
しまうので、このセンスアンプの出力電圧を入力
する次段のCMOS回路に電源間の貫通電流が流
れ、その消費電が増加すると言う新たな問題が起
きる。このpMOSTQ6は、休止状態になると同時
に出力端子OUTを“Ｈ”レベルにつり上げるの
で、その問題は防げる。
第４図本発明の第２の実施例を示す回路図であ
る。本実施例は第３図におけるMOSトランジス
タの導電型、及び電源端子、信号端子の極性を反
対にしたもので、対応する部分には同一符号を用
い、かつ、それにダツシユを付けて示してある。
本実施例の動作原理は第３図と同様であり、同様
の効果が得れる。
る。本実施例は第３図におけるMOSトランジス
タの導電型、及び電源端子、信号端子の極性を反
対にしたもので、対応する部分には同一符号を用
い、かつ、それにダツシユを付けて示してある。
本実施例の動作原理は第３図と同様であり、同様
の効果が得れる。
（発明の効果）
以上、詳細説明したとおり、本発明のセンスア
ンプは、上記の構成により、CMOS RAMの休
止時の消費電力をおさえながら、読出し速度を向
上する効果を有する。
ンプは、上記の構成により、CMOS RAMの休
止時の消費電力をおさえながら、読出し速度を向
上する効果を有する。
第１図は従来のCMOS RAMの一例の要部を
示す回路図、第２図は従来のセンスアンプの一例
を示す回路図、第３図は本発明の第１の実施例を
示す回路図、第４図は本発の第２の実施例を示す
回路図である。 BL，……ビツトライン、C1，C2，Co……
メモリセル、G1，G2……NANDゲート、GND
……接地端子、N1，N1′，N2，N2′……節点、
OUT……出力端子、PC……プリチヤージパル
ス、Q1，Q2，Q3，Q4′，Q5，Q6′，Q9〜Q14……
ｎチヤンネルMOSトランジスタ、Q1′，Q2′，
Q3′，Q4，Q5，Q6，Q7，Q8……ｐチヤネルMOS
トランジスタ、RE……制御端子、VDD……電源
端子、WL1，WL2，WLo……ワードライン。
示す回路図、第２図は従来のセンスアンプの一例
を示す回路図、第３図は本発明の第１の実施例を
示す回路図、第４図は本発の第２の実施例を示す
回路図である。 BL，……ビツトライン、C1，C2，Co……
メモリセル、G1，G2……NANDゲート、GND
……接地端子、N1，N1′，N2，N2′……節点、
OUT……出力端子、PC……プリチヤージパル
ス、Q1，Q2，Q3，Q4′，Q5，Q6′，Q9〜Q14……
ｎチヤンネルMOSトランジスタ、Q1′，Q2′，
Q3′，Q4，Q5，Q6，Q7，Q8……ｐチヤネルMOS
トランジスタ、RE……制御端子、VDD……電源
端子、WL1，WL2，WLo……ワードライン。
Claims (1)
- １ メモリセルのうちの選択されたものに含まれ
る情報信号を検知するように１対のビツトライン
によつてメモリセルのアレイに接続されるセンス
アンプであつて、一方の前記ビツトラインをゲー
ト入力とする一導電型の第１のMOSトランジス
タと、他方の前記ビツトラインをゲート入力とす
る一導電型の第２のMOSトランジスタと、前記
第１、第２のMOSトランジスタの各一方の端子
間の共通接続節点と第１の電源端子間に接続され
ゲートにセンスアンプの活性を制御する制御信号
が印加された一導電型の第３のMOSトランジス
タと、前記第１のMOSトランジスタの他方と端
子と第２の電源端子間に接続された逆導電型の第
４のMOSトランジスタと、前記第２のMOSトラ
ンジスタの他方の端子と第２の電源端子間に接続
された逆導電型の第５のMOSトランジスタとか
らなり、前記第４、第５のMOSトランジスタの
ゲート入力を前記第２のMOSトランジスタと前
記第５のMOSトランジスタの共通接続節点に共
通接続し、前記第１のMOSトランジスタの他方
の端子を出力端子に接続したセンスアンプにおい
て、前記第１のMOSトランジスタと前記第４の
MOSトランジスタの共通接続節点と前記第２の
電源端子間に接続されゲートに前記制御信号が印
加された逆導電型の第６のMOSトランジスタを
設けたことを特徴とするセンスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083106A JPS60226092A (ja) | 1984-04-25 | 1984-04-25 | センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083106A JPS60226092A (ja) | 1984-04-25 | 1984-04-25 | センスアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60226092A JPS60226092A (ja) | 1985-11-11 |
| JPH0560198B2 true JPH0560198B2 (ja) | 1993-09-01 |
Family
ID=13792945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59083106A Granted JPS60226092A (ja) | 1984-04-25 | 1984-04-25 | センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60226092A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116493A (ja) * | 1989-09-28 | 1991-05-17 | Toshiba Micro Electron Kk | センスアンプ回路 |
-
1984
- 1984-04-25 JP JP59083106A patent/JPS60226092A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60226092A (ja) | 1985-11-11 |
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