WO2004064251A1

WO2004064251A1 - 可変利得増幅回路及び無線機

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Publication number: WO2004064251A1
Application number: PCT/JP2004/000181
Authority: WO
Inventors: Masaharu Udagawa
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 2003-01-14
Filing date: 2004-01-14
Publication date: 2004-07-29
Also published as: US20060022748A1; JP2004266309A; EP1560331A1

Abstract

　本発明の課題は、電圧利得を下げたときに電流が減少し、かつ歪み特性の劣化が実質的にない可変利得増幅回路を提供することである。　複数のエミッタ接地増幅回路を構成するバイポーラトランジスタＱ１、Ｑ３、Ｑ５及びＱ２、Ｑ４、Ｑ６のベースを共通とし、バイポーラトランジスタのエミッタ側にそれぞれスイッチＳＷ２、ＳＷ１、ＳＷ０を設けて構成する。スイッチＳＷ２、ＳＷ１、ＳＷ０を切り替えてエミッタ側を接地電位ｇｎｄにすることにより、電圧利得の異なるエミッタ接地増幅回路を選択して電圧利得を制御する。また、各エミッタ接地増幅回路の間でコレクタ電流Ｉ0とエミッタ抵抗Ｒeをそれぞれ異なる値とし、コレクタ電流Ｉ0の比がエミッタ抵抗Ｒeの比に反比例するように設定することにより、電圧利得を下げたときにコレクタ電流Ｉ0が減り、かつ歪み特性の劣化を実質的になくすことができる。

Description

明細書可変利得増幅回路及び無線機 <技術分野 >

本発明は、可変利得増幅回路及びこれを備えた無線通信装置に関する。ぐ背景技術 >

従来の可変利得増幅回路の例を図 32〜図 34に示す。図 32に示す第 1の従来例の可変利得増幅回路は、パイポーラトランジスタ Q 1、 Q 2からなる一組のェミッタ接地増幅回路と、バイポーラトランジスタ Q 3と Q 4、 Q5と Q6からなる差動対とを備えた構成である。この構成において、入力信号 Vinはバイポーラトランジスタ Q 1と Q 2のベースに入力され、エミッタ接地増幅回路の出力電流は、差動対を構成するバイポーラトランジスタ Q 3〜Q 6のベースに入力される利得制御電圧 Vgcに従って分流される。この可変利得增幅回路の電圧利得 Av2 は、理想的なバイポーラトランジスタを仮定すると、次の式 1 aで表され、利得制御電圧 V gcに従つて制御される。

Av2= gm2■ ZL · exp ( Vgc/ Vt) / (exp ( Vgc/ Vt) + 1) ··· (l a) 但し、 gm2は次の式 1 bで表される。

gm2= l/((Vt/ I 0) + (Re)) ··· (l b)

また、 Vtは、熱電圧（室温で約 26mV) である（例えば、非特許文献 1参照

) 。 - - - 図 3 3に示す第 2の従来例の可変利得増幅回路は、バイポーラトランジスタ Q 3、 Q 4を定電流源として用い、利得制御電圧 Vgcに従ってコレクタ電流 10を変えることにより、バイポーラトランジスタ Q 1、 Q 2·からなる一組のェミッタ接地増幅回路の利得を制御する構成となっている。この可変利得増幅回路の電圧利得 Av3は、理想的なバイポーラトランジスタを仮定して、次の式 2 aで表され、利得制御電圧 V gcに従って制御される。

Av3= g m3 · ZL … （2 a) 伹し、 gm3， Vgcは次の式 2 b, 2 cで表される。

gm3= 1 / ((Vt/ I 0) + (Re)) ··· (2 b)

Re . I 0+ Vt■ log( I 0/ I s) = Vgc … (2 c)

ここで、 I sはバイポーラトランジスタ Q 3、 Q 4の飽和電流であり、 log () は自然対数関数を表す（例えば、特許文献 1参照）。

また、図 34に示す第 3の従来例の可変利得増幅回路は、図 3 3に示した第 2 の従来例と構成が同じであり、コレクタ電流 I 0を変えて電圧利得 Av4を制御する点も同様であるが、コレクタ電流 10の変え方が異なる。この可変利得増幅回路の電圧利得 Av4は、次の式 3 aで表される。

A 4= gm4 · ZL … （3 a )

伹し、 gm4は次の式 3 bによって表され、コレクタ電流 I 0によって電圧利得 Av4を制御することができる（例えば、特許文献 2参照）。

gm4= l/((Vt/ I 0) + (Re)) ··· (3 b)

(非特許文献 1) Robert G. Meyer, and William D. Mack, 「A DC to 1- GHz Differential Monolithic Variable-Gain Amplifier] , IEnE Journal of

Solid-State Circuits, 1991年 11月，第 26卷，第 11号， p.1673-1680 (Fig.2) (特許文献 1 ) 特表平 1 0— 5039 1 7号公報（図 1 )

(特許文献 2) 実開平 0 1— 1 79620号公報（図 1 )

しかしながら、図 32に示した第 1の従来例の可変利得増幅回路は、式 l a及び式 1 bから分かるように、利得制御電圧 Vgcによらず常に一定のコレクタ電流 I 0を消費する。一方、歪み特性の一つである 3次相互変調歪みの希望波に対する抑圧比 I M3は、理想的なバイポーラトランジスタを仮定すると、次の式 4で表すことができる。

I M3=(3/4) ■ I (Vt/( I 0³) ■ (2 · Re- (Vt/ I 0)))

/((Re+CVt/ I O))⁴) I · (Vin²) ··· (4) ここで、 I Iは絶対値を表す。また、ここでは簡単のため、差動増幅回路の中点接地の考え方が成り立つという近似を使った。大信号になると一般にこの近似からずれてくるので、 I M3はさらに劣化する。この式 4からも分かるように、コレクタ電流 I 0は歪み特性で律則され、抑圧比 I M3を良好に保っためには比較的大きなコレクタ電流が必要である。ここで、図 35 (a ) , (b) に、上記式 l a， 1 b及び式 4から算出した、制御電圧 Vgc を変えて電圧利得 Av (式において Αν2) を制御した場合の電圧利得 Avに対する抑圧比 I Μ3とコレクタ電流 I 0との関係を示す。この図において、抑圧比 I Μ3 及ぴ電圧利得 A Vは、真数ではなく d B c単位、又は d B単位の対数で表している。このように、第 1の従来例の可変利得増幅回路は、電圧利得によらず常に比較的大きな電流を消費し、電圧利得を下げても電流が減少しないという問題があつた。

これに対して、図 3 3に示した第 2の従来例、及び図 34に示した第 3の従来例の可変利得増幅回路は、式 2 a , 2 b及び式 3 a， 3 bから分かるように、電圧利得を下げたときにコレクタ電流が減少する。一方、抑圧比 IM3は、式 4と同じになり、理想的なバイポーラトランジスタを仮定すると、次の式 5で表すことができる。

I M3=(3/4) · | (Vt/( I 0³) ■ (2 - Re— (Vt/I0)))

/((Re+(Vt/ I0))⁴) I · (Vin²) ··· (5) ここでも簡単のため、差動増幅回路の中点接地の考え方が成り立つという近似を使った。大信号になると一般にこの近似からずれてくるので、 I M3はさらに劣化する。

式 5から分かることは、これらの第 2及び第 3の従来例の可変利得増幅回路は、電圧利得 Av (式において Av3又は Av4) を下げる際にコレクタ電流 I 0が減少するので、 2 . Re=(Vt/ I 0)となる特異点を除いて抑圧比 I M3が劣化するという問題がある。図 36 (a) ，（b) に、上記式 2 a, 2 又は33， 3 b及び式 5から算出した、制御電圧 Vgc又はコレクタ電流 I 0を変えて電圧利得 Avを制御した場合の電圧利得 Avに対する抑圧比 I M3とコレクタ電流 I 0との関係を示す。

本発明は、上記課題を解決するためになされたもので、その目的は、電圧利得を下げたときに電流が減少し、かつ抑圧比で代表される歪み特性の劣化が実質的に無い優れた可変利得増幅回路及びこれを備えた無線通信装置を提供することにある。

<発明の開示 >

本発明に係る可変利得増幅回路は、バイポーラトランジスタを用いた電圧利得の異なる複数のエミッタ接地の増幅回路と、前記複数の増幅回路を選択するスィツチ手段とを備え、前記バイポーラトランジスタのベースを共通接続すると共に、前記バイポーラトランジスタのェミッタ側のそれぞれに前記スィッチ手段を接続したものである。

上記構成によれば、電圧利得を下げたときに電流が減り、かつ抑圧比で代表される歪み特性の劣化を実質的に無くすことが可能となる。

本発明に係る可変利得増幅回路は、バイポーラトランジスタを用いた電圧利得の異なる複数のエミッタ接地一ベース接地のカスケ一ド接続からなる増幅回路と

、前記複数の増幅回路を選択するスィッチ手段とを備え、前記ェミッタ接地のバィポーラトランジスタのベースを共通接続すると共に、前記バイポーラトランジスタのエミッタ側のそれぞれに前記スィツチ手段を接続したものである。

上記構成によれば、電圧利得を下げたときに電流が減り、かつ抑圧比で代表される歪み特性の劣化を実質的に無くすことができる効果に加えて、利得制御のダィナミックレンジを広げることが可能となる。

また、上記いずれかの可変利得増幅回路において、前記複数の増幅回路の相互間で、コレクタ電流の比がエミッタ抵抗の比に反比例するものとする。

上記構成により、コレクタ電流の比がェミッタ抵抗の比に反比例、すなわちコレクタ電流の比とェミッタ抵抗の逆数の比とを等しくすることによって、電圧利得の異なる複数の増幅回路をスィツチ手段で選択して切り替えることで、電圧利得を下げたときに電流が減り、かつ歪み特性の劣化を実質的に無くすことが可能となる。また、ェミッタ抵抗として同相のェミッタ抵抗を追加すれば、外部からの耐ノィズ性を強化することが可能である。また、上記いずれかの可変利得増幅回路において、前記複数の増幅回路におけるエミッタ接地のトランジスタの相互間で、エミッタ面積の比がエミッタ抵抗の比に反比例するものとする。

上記構成により、エミッタ面積の比がエミッタ抵抗の比に反比例、すなわちェミッタ面積の比とェミッタ抵抗の逆数の比とを等しくすることによって、電圧利得の異なる複数の増幅回路をスィツチ手段で選択して切り替えることで、電圧利得を下げたときに電流が減り、かつ歪み特性の劣化を実質的に無くすことが可能となる。

また、上記いずれかの可変利得増幅回路において、前記複数の増幅回路におけるェミッタ接地のトランジスタの相互間で、ェミッタ面積の比が 2のべき乗となるものとする。

上記構成により、素子の物理的な形状を考えた際にエミッタ面積比を精度良く実現し易くなる。例えば、可変利得増幅回路を I C又は L S Iとしてマスクレイァゥトする場合に、同じ形状のバイポーラトランジスタを 2個並列に接続することによって、ェミッタ面積を精度良く 2倍にすることが可能である。

また、上記いずれかの可変利得増幅回路において、前記複数の増幅回路の相互間で、エミッタ抵抗の比が 2のべき乗となるものとする。

上記構成により、素子の物理的な形状を考えた際にエミッタ抵抗の比を精度良く実現し易くなる。例えば、可変利得増幅回路を I C又は L S Iとしてマスクレィアウトする場合に、同じ形状の抵抗素子を 2個並列に接続することによって、抵抗値を精度良く 1 Z 2にすることが可能である。

本発明に係る可変利得増幅回路は、電界効果トランジスタを用いた電圧利得の異なる複数のソース接地の増幅回路と、前記複数の増幅回路を選択するスィツチ手段とを備え、前記電界効果トランジスタのゲートを共通接続すると共に、前記電界効果トランジスタのソース側のそれぞれに前記スィツチ手段を接続したものである。

上記構成によれば、電圧利得を下げたときに電流が減り、かつ抑圧比で代表される歪み特性の劣化を実質的に無くすことが可能となる。また、電界効果トランジスタを用いることにより、より低い電源電圧で回路を動作させることが可能となる。

本発明に係る可変利得増幅回路は、電界効果トランジスタを用いた電圧利得の異なる複数のソース接地ーゲート接地のカスケ一ド接続からなる増幅回路と、前記複数の増幅回路を選択するスィッチ手段とを備え、前記ソース接地の電界効果トランジスタのゲートを共通接続すると共に、前記電界効果トランジスタのソース側のそれぞれに前記スイツチ手段を接続したものである。

上記構成によれば、電圧利得を下げたときに電流が減り、かつ抑圧比で代表される歪み特性の劣化を実質的に無くすことができる効果に加えて、利得制御のダイナミックレンジを広げることが可能となる。また、電界効果トランジスタを用いることにより、より低い電源電圧で回路を動作させることが可能となる。また、上記いずれかの可変利得増幅回路において、前記複数の増幅回路の相互間で、ドレイン電流の比がソース抵抗の比に反比例するものとする。

上記構成により、ドレイン電流の比がソース抵抗の比に反比例、すなわちドレイン電流の比とソース抵抗の逆数の比とを等しくすることによって、電圧利得の異なる複数の増幅回路をスィツチ手段で選択して切り替えることで、電圧利得を下げたときに電流が減り、かつ歪み特性の劣化を実質的に無くすことが可能となる。また、ソース抵抗として同相のソース抵抗を追加すれば、外部からの耐ノィズ性を強化することが可能である。

また、上記いずれかの可変利得増幅回路において、前記複数の増幅回路におけるソース接地のトランジスタの相互間で、ゲート幅の比がソース抵抗の比に反比例するものとする。

上記構成により、ゲート幅の比がソース抵抗の比に反比例、すなわちゲート幅の比とソース抵抗の逆数の比とを等しくすることによって、電圧利得の異なる複数の増幅回路をスィッチ手段で選択して切り替えることで、電圧利得を下げたときに電流が減り、かつ歪み特性の劣化を実質的に無くすことが可能となる。また、上記いずれかの可変利得増幅回路において、前記複数の増幅回路におけるソース接地のトランジスタの相互間で、ゲート幅の比が 2のべき乗となるものとする。上記構成により、素子の物理的な形状を考えた際にグート幅の比を精度良く実現し易くなる。例えば、可変利得増幅回路を I C又は L S Iとしてマスクレィァゥトする場合に、同じ形状の MO Sトランジスタを 2個並列に接続することによつて、ゲート幅を精度良く 2倍にすることが可能である。

また、上記いずれかの可変利得増幅回路において、前記複数の増幅回路の相互間で、ソース抵抗の比が 2のべき乗となるものとする。

上記構成により、素子の物理的な形状を考えた際にソース抵抗の比を精度良く実現し易くなる。例えば、可変利得増幅回路を I C又は L S I としてマスクレイアウトする場合に、同じ形状の抵抗素子を 2個並列に接続することによって、抵抗値を精度良く 1 / 2にすることが可能である。

また、上記いずれかの可変利得増幅回路において、前記スィッチ手段が電流源により構成されるものとする。

上記構成により、電流源によつて複数の増幅回路のコレクタ電流またはドレイン電流をそれぞれ設定し、外部制御信号により切り替えることで、電圧利得の異なる複数の増幅回路を選択して電圧利得を制御できるため、電圧利得を下げたときに電流が減り、かつ歪み特性の劣化を実質的に無くすことができる。

また、上記いずれかの可変利得増幅回路において、前記スィッチ手段がトランジスタにより構成されるものとする。

上記構成により、トランジスタのスィツチ手段によって電圧利得の異なる複数の増幅回路を選択する際、選択するものは増幅回路のェミッタまたはソース側を接地電位にし、選択しないものについてはエミッタまたはソース側を開放することによって切り替えることで、電圧利得を制御できる。これにより、電圧利得を下げたときに電流が減り、かつ歪み特性の劣化を実質的に無くすことができる。また、トランジスタのオン抵抗がなるべく小さくなるようにする力 \ 或いは、ォン抵抗の比をェミッタ抵抗またはソース抵抗の比と同じにすることにより、電圧利得をより精度良く制御することが可能である。また、トランジスタを用いることで回路の L S I化が容易になる。

また、上記いずれかの可変利得増幅回路において、前記スィッチ手段がインバータにより構成されるものとする。上記構成により、ィンバータのスィツチ手段によって電圧利得の異なる複数の増幅回路を選択する際、選択しないものについてはエミッタまたはソース側を正の電源電圧の電位にして切り替えることで、電圧利得を制御できる。これにより、電圧利得を下げたときに電流が減り、かつ歪み特性の劣化を実質的に無くすことができる。また、インバータを用いることで回路の L S I化が容易になる。また、上記いずれかの可変利得増幅回路において、前記複数の増幅回路のそれぞれに対応する複数のバイアス回路を有するものとする。

上記構成により、バイアス回路を設けることによって、電圧利得を制御する際のコレクタ電流またはドレイン電流の比を正確に実現することが可能となる。また、上記いずれかの可変利得増幅回路において、ディジタル信号を入力してデコードするデコード手段であって、入力されるディジタル信号に応じた出力によって前記複数の増幅回路のいずれか 1つを選択するデコーダを有するものとする。

上記構成により、デコーダを用いることによって、デコーダへの入力信号の値に応じて所定量の単位ごとに可変利得増幅回路の電圧利得を制御することが可能となる。

また、上記いずれかの可変利得増幅回路において、ディジタル信号を入力してデコードするデコード手段であって、入力されるディジタル信号に応じた出力によって前記複数の増幅回路の任意の組み合わせを選択するデコーダを有するものとする。

上記構成により、デコーダを用いることによって、デコーダへの入力信号の値に応じて所定範囲においてこれよりも細かい所定単位ごとに可変利得増幅回路の電圧利得を制御することが可能となる。

また、上記いずれかの可変利得増幅回路において、ディジタル信号を入力してデコードするデコード手段であって、入力されるディジタル信号に応じた出力によって前記複数の増幅回路のいずれか 1つを選択する第 1のデコーダと、入力されるディジタル信号に応じた出力によって前記複数の増幅回路の任意の組み合わせを選択する第 2のデコーダとを有するものとする。上記構成により、例えば第 1のデコーダを用いた可変利得増幅回路と第 2のデコーダを用いた可変利得増幅回路とを直列接続した構成とすることによって、デコーダへの入力信号の値に応じて所望の範囲において所定単位ごとに細かく可変利得増幅回路の電圧利得を制御することが可能となる。

また、本発明は、上記いずれかに記載の可変利得増幅回路を増幅回路として備えた無線通信装置を提供する。

上記構成により、無線回路において電圧利得を下げたときに電流が低減し、かつ歪み特性の劣化が実質的にない無線通信装置を実現することが可能となる。 <図面の簡単な説明 >

図 1は、本発明の第 1実施形態に係る可変利得増幅回路の構成を示す回路図であり、

図 2は、第 1実施形態の応用例としてバイアス回路も含めた可変利得増幅回路の構成を示す回路図であり、

図 3は、第 1実施形態における可変利得増幅回路の電圧利得 Avに対する抑圧比 I Μ3とコレクタ電流 I 0の関係を示すグラフであり、

図 4は、第 1実施形態の変形例の可変利得増幅回路の構成を示す回路図であり図 5は、本発明の第 2実施形態に係る可変利得増幅回路の構成を示す回路図であり、

図 6は、本発明の第 3実施形態に係る可変利得増幅回路の構成を示す回路図であり、一

図 7は、第 3実施形態の変形例の可変利得増幅回路の構成を示す回路図であり図 8は、本発明の第 4実施形態に係る可変利得増幅回路の構成を示す回路図であり、

図 9は、本発明の第 4実施形態に係る可変利得増幅回路の構成を示す回路図であり、図 1 0は、本発明の第 5実施形態に係る可変利得増幅回路の構成を示す回路図であり、 '

図 1 1は、第 5実施形態の変形例の可変利得増幅回路の構成を示す回路図であり、

図 1 2は、第 5実施形態の変形例の可変利得増幅回路の構成を示す回路図であり、

図 1 3は、第 5実施形態の変形例の可変利得増幅回路の構成を示す回路図であり、

図 1 4は、本発明の第 6実施形態に係る可変利得増幅回路の構成を示す回路図であり、

図 1 5は、第 6実施形態の変形例の可変利得増幅回路の構成を示す回路図であり、

図 1 6は、第 6実施形態の変形例の可変利得増幅回路の構成を示す回路図であり、

図 1 7は、第 6実施形態の変形例の可変利得増幅回路の構成を示す回路図であり、

図 1 8は、本発明の第 7実施形態に係る可変利得増幅回路の構成を示す回路図であり、

図 1 9は、第 7実施形態の第 1変形例の可変利得増幅回路の構成を示す回路図であり、

図 2 0は、第 7実施形態の第 2変形例の可変利得増幅回路の構成を示す回路図であり、

図 2 1は、本発明の第 8実施形態に係る可変利得増幅回路の構成を示す回路図であり、

図 2 2は、第 8実施形態の変形例の可変利得増幅回路の構成を示す回路図であり、

図 2 3は、本発明の第 9実施形態に係る可変利得増幅回路の構成を示す回路図であり、図 2 4は、本発明の第 9実施形態に係る可変利得増幅回路の構成を示す回路図であり、

図 2 5は、本発明の第 1 0実施形態に係る可変利得増幅回路の構成を示すプロック図であり、

図 2 6は、第 1 0実施形態における可変利得増幅回路のディジタル信号 gain_state_lに対する電圧利得 Avの関係を示すグラフであり、

図 2 7は、本発明の第 1 1実施形態に係る可変利得増幅回路の構成を示すプロック図であり、

図 2 8は、第 1 1実施形態における可変利得増幅回路のディジタル信号 gain_state一 2に対する電圧利得 Avの関係を示すグラフであり、

図 2 9は、本発明の第 1 2実施形態に係る可変利得増幅回路の構成を示すプロック図であり、

図 3 0は、第 1 2実施形態における可変利得増幅回路のディジタル信号 gain_state一 3に対する電圧利得 Avの関係を示すグラフであり、

図 3 1は、本発明の第 1 3実施形態に係る無線通信装置の構成を示すブロック図であり、

図 3 2は、第 1の従来例の可変利得増幅回路の構成を示す回路図であり、図 3 3は、第 2の従来例の可変利得増幅回路の構成を示す回路図であり、図 3 4は、第 3の従来例の可変利得増幅回路の構成を示す回路図であり、図 3 5は、第 1の従来例の可変利得増幅回路における電圧利得 Avに対する抑圧比 I M3とコレクタ電流 I 0の関係を示すグラフであり、

図 3 6は、第 2及び第 3の従来例の可変利得増幅回路における電圧利得 A Vに対する抑圧比 I M3とコレクタ電流 I 0の関係を示すグラフである。

なお、図中の符号、 1 1， 2 1は可変利得増幅回路本体 1 2 , 2 2はデコーダ、 1 0 4は送信 R F可変利得増幅回路、 1 0 7は受信 R F可変利得増幅回路、 Q 1〜Q 6、 Qbl〜Qb6はバイポーラトランジスタ、 MnO〜Mn2、 MpO〜Mp2、 M p20〜Mp22、 Mp200、 M l〜M 8はM O S トランジスタ、 R e、 R eO〜R e2はエミッタ抵抗、 R ecO〜R ec2は同相のェミッタ抵抗、 R s0〜 R s2はソース抵抗、 R scO 〜Rsc2は同相のソース抵抗、 SW0、 SW1、 SW2はスィッチ、 I cl0、 10 はコレクタ電流、 gain— state_l、 gain— state_2はディジタノレ信号である。

<発明を実施するための最良の形態 >

以下、図面を参照して本発明の実施形態を説明する。

(第 1実施形態）

図 1は本発明の第 1実施形態に係る可変利得増幅回路の構成を示す回路図である。

第 1実施形態の可変利得増幅回路は、複数のェミッタ接地増幅回路を構成するバイポーラトランジスタ Q 1、 Q 3、 Q 5のベースと Q 2、 Q4、 Q 6のベースをそれぞれ共通に接続すると共に、バイポーラトランジスタ Q 1、 Q 2のェミツタ側にスィッチ SW2を接続し、以下同様にバイポーラトランジスタ Q 3、 Q4 及び Q 5、 Q 6の各ェミッタ側にそれぞれ SW1、 SWOを接続して構成される。このスィッチ SW2、 SW1、 SWOにより、ェミッタ接地増幅回路を選択可能となっている。

図 1の構成において、外部からの制御信号によってスィッチ SW2、 SW1、 SWOのオンオフを切り替えて、バイポーラトランジスタ対のいずれかのエミッタ側を接地電位 g n dにすると、そのバイポーラトランジスタ対はエミッタ接地増幅回路として動作し、ェミッタ側を接地電位 g n dにしない場合は、コレクタ電流が流れないので増幅回路として動作しない。このようにしてスィツチ SW2 、 SW1、 SWOを切り替えることにより、電圧利得の異なる増幅回路を選択すれば、電圧利得を制御することが可能である。

本実施形態では、ェミッタ接地増幅回路を構成する各バイポーラトランジスタの間でェミッタ面積の比を 2のべき乗とし、かつそれぞれのェミッタ抵抗の抵抗値 ReO、 Rel、 Re2の比をバイポーラトランジスタのェミッタ面積の比に反比例するようにしている。すなわち、以下の式 6 a, 6 bの関係を満たすようにする

I s5= I s3/2 = I sl/4 … （6 a) Re0/4 = Rel/2 =Re2 ··· (6 b)

バイポーラトランジスタの間でエミッタ面積比を 2のべき ¾にしたのは、素子の物理的な形状を考えた際に面積比を精度良く実現し易いとの理由による。例えば、本実施形態の回路を I C又は L S I としてマスクレイアウトする場合に、同じ形状の抵抗素子又はバイポーラトランジスタを 2個並列に接続することによつて、それぞれ抵抗値を精度良く 1Z2にしたり、ェミッタ面積を精度良く 2倍にすることができる。また、好ましくは、ェミッタ抵抗の比についても 2のべき乗となるよう構成する。ここで、バイポーラトランジスタのェミッタ面積の比を 2 のべき乗でなく任意の比にしても、それぞれのエミッタ抵抗値の比をバイポーラトランジスタのェミッタ面積の比に反比例するようにすれば、同様な回路動作が可能である。

また、ここでは簡単のためにバイポーラトランジスタ Q 1、 Q 2などのベースバイアス電圧を一定とすると、コレクタ電流 10の比も 2のべき乗になる。すなわち、各バイポーラトランジスタによる増幅回路のコレクタ電流の比がエミッタ抵抗の比に反比例するようになる。さらに、スィッチ SW0、 SW1、 SW2のうち 1つだけを接地電位 g n dにした状態を、それぞれゲイン状態として gain_stateが 0、 1、 2であると定義する。図 1では、 3個のスィッチを有して 3ビット構成とした例を示しているが、ビット数を増減しても基本的な動作に変わりはない。

この第 1実施形態の可変利得増幅回路の電圧利得 Avlは、理想的なバイポーラトランジスタを仮定すると、次の式 7 aで表されるようにゲイン状態 gain_state に従って制御することができる。

Avl= g ml ■ ZL … （ 7 a )

但し、 gml， Re, 10は次の式 7 b , 7 c , 7 dで表される。

gml= 1 /(Re+ (Vt/ I 0)) ··· (7 b)

… （7 c)

I 0= I clO - ( 2 ^gain-^state) … (7 d)

ここで、 2^gain-^stateは 2の gain_state乗を表し、 I clOは gain— stateが 0のときのコレクタ電流 10とする。以上の説明では、簡単のためにバイポーラトランジスタ Q 1、 Q 2などのベースのバイアス電圧は一定としたが、ベースのバイアス電圧が一定でなくても、ノィァス回路を工夫して、コレクタ電流 10がエミッタ抵抗 Reに反比例するように変化させれば、同様な利得制御が可能である。

図 2は第 1実施形態の応用例として、上述のコレクタ電流 I 0の比を正確に実現するためのバイアス回路も含めた可変利得増幅回路の構成例を示す回路図であるこの応用例の可変利得増幅回路は、複数のエミッタ接地増幅回路のそれぞれに対応してバイアス回路を設けることにより、ゲイン状態 gain_stateによってコレクタ電流 10が変化しても、コレクタ電流 10の比を正確に実現することができる。上記式 7 a〜7 dからも分かるように、この可変利得増幅回路は、電圧利得を下げたときにコレクタ電流が減少する。 —方、抑圧比 I M3は、上述した式 3、式 4と同じになり、理想的なバイポーラトランジスタを仮定すると、次の式 8で表すことができる。

I M3=(3/4) · | (Vt/( I 0³) - (2 ■ Re— (Vt/ I O)))

/((Re+ (Vt/ I 0))⁴) I · (Vin²) ··· (8) ここではスィツチのオン抵抗が無視できれば、中点は完全に接地電位 g n dになっているので、理想的なバイポーラトランジスタの場合には完全に上式に一致する。

式 7 c、 7 dを式 8に代入すると、この可変利得増幅回路は、 gain— stateを変えても抑圧比 I M3は変わらないことが分かる。すなわち、電圧利得 Avを下げても抑圧比は一定となる。ここで、図 3 (a) , (b) に、上記式 7 a〜7 d及び式 8から算出した、 gain_stateを変えて電圧利得 Av (式において Avl) を制御した場合の電圧利得 Avに対する抑圧比 I M3とコレクタ電流 I 0との関係を示す。以上のように第 1実施形態によれば、複数のェミッタ接地増幅回路を構成するバイポーラトランジスタ対のベースを共通とし、各エミッタ接地増幅回路を構成するバイポーラトランジスタ対のェミッタ側にそれぞれスィッチを設け、それらのスィッチでエミッタ接地増幅回路を選択することにより、電圧利得を下げたときに電流が減少し、かつ歪み特性の劣化が実質的にない可変利得増幅回路を実現することができる。

なお、図 1の構成では、スィッチ SW2、 SW1、 S WOを切り替えてバイポーラトランジスタのェミッタ側を接地電位 g n dにする構成にしたが、他の変形例も考えられる。図 4は第 1実施形態の変形例の構成を示す回路図である。この変形例は、スィッチ SW2、 SW 1、 SWOの切り替えによってバイポーラトランジスタのエミッタ側を接地電位 g n dにしないで正の電源電圧 Vccにするようにしたものである。このような回路構成にしても同様の効果を得ることができる

(第 2実施形態）

図 5は本発明の第 2実施形態に係る可変利得増幅回路の構成を示す回路図である。

第 2実施形態の可変利得増幅回路は、図 1に示した第 1実施形態における差動形式の回路を片相形式にしたものである。この可変利得増幅回路は、複数のエミッタ接地増幅回路を構成するバイポーラトランジスタ Q 1、 Q 3、 Q 5のベースを共通に接続すると共に、各ェミッタ側にそれぞれスィッチ SW2、 SW1 _s S WOを接続して構成される。

回路動作は第 1実施形態と同じであり、図 5の構成において、スィッチ SW2 、 SW1、 S WOを切り替えて、バイポーラトランジスタのいずれかのェミッタ側を接地電位 g n dにすると、そのバイポーラトランジスタはエミッタ接地増幅回路としで動作し、ェミッタ側を接地電位 g n dにしない場合は、コレクタ電流が流れないので増幅回路として動作しない。このようにしてスィッチ SW2、 S Wl、 SWOを切り替えることにより、電圧利得の異なる増幅回路を選択すれば、電圧利得を制御することができる。

このように第 2実施形態によれば、複数のエミッタ接地增幅回路を構成するバィポーラトランジスタのベースを共通とし、各エミッタ接地増幅回路を構成するバイポーラトランジスタのェミッタ側にそれぞれスィッチを設け、それらのスィツチでェミッタ接地増幅回路を選択することにより、電圧利得を下げたときに電流が減少し、かつ歪み特性の劣化が実質的にない可変利得増幅回路を実現することができる。

(第 3実施形態）

図 6は本発明の第 3実施形態に係る可変利得増幅回路の構成を示す回路図である。第 3実施形態は、上記第 1実施形態の構成を一部変更した例である。

第 3実施形態と第 1実施形態との構成上の相違は、各バイポーラトランジスタ対に同相のェミッタ抵抗 Rec0、 Recl、 Rec2を加えたことである。その他は第 1 実施形態と同様に構成されている。この同相のェミッタ抵抗 Rec0、 Reel, Rec2 の抵抗値比は、ェミッタ抵抗 Re0、 Rel、 R e2と同様にェミッタ面積比に反比例するように、次の式 6 cの関係を満たすようにする。

Rec0/4 =Recl/ 2 =Rec2 ··· (6 c )

これによつてコレクタ電流の比を一定に保つことができる。また、同相のエミッタ抵抗 Rec0、 Reel, R ec2を加えることによって、同相信号の電圧利得を小さくできるので、外部からのノイズに対して強くなるという効果が新たに得られる

。差動信号の電圧利得とコレクタ電流及び抑圧比の関係は、第 1実施形態の場合と同じであり、同様の効果がある。

図 7は第 3実施形態の変形例の構成を示す回路図である。この変形例は、エミッタ抵抗の接続構成が異なるものである。バイポーラトランジスタ Q 1、 Q 2などから見たエミッタ抵抗が Re2と Rec2の並列接続の抵抗値に等価であるという見方をすれば、図 6の可変利得増幅回路と同様の増幅回路と考えることができる

。よって、この変形例においても同様の効果がある。

(第 4実施形態）

図 8及び図 9は本発明の第 4実施形態に係る可変利得増幅回路の構成を示す回路図である。第 4実施形態は、上記第 1実施形態の構成を一部変更した例である第 4実施形態と第 1実施形態との構成上の相違は、スィッチとして電流源 4 1 ， 4 2， 4 3を用いたことである。その他は第 1実施形態と同様に構成されている。なお、図 8と図 9は、ェミッタ抵抗 R e0、 R el、 R e2と電流源 4 1， 4 2 , 4 3の接続構成を変えた例をそれぞれ示している。この第 4実施形態の可変利得増幅回路において、電流源 4 1〜4 3で設定されるコレクタ電流の比を上記式 7 dのように設定すれば、電圧利得とコレクタ電流及び抑圧比の関係がいずれも第 1実施形態と同じになり、同様の効果がある。

(第 5実施形態）

図 1 0は本発明の第 5実施形態に係る可変利得増幅回路の構成を示す回路図である。第 5実施形態は、上記第 1実施形態の構成を一部変更した例である。第 5実施形態と第 1実施形態との構成上の相違は、スィッチとして M〇S トランジスタ Mn0、 Mnl、 Mn2を用いたことである。その他は第 1実施形態と同様に構成されている。この第 5実施形態の可変利得増幅回路の構成においても、電圧利得とコレクタ電流及び抑圧比の関係は第 1実施形態の場合と同じになり、同様の効果がある。

なお、 MO Sトランジスタが理想的なスィッチと見なせない場合には、 MO S トランジスタのゲート幅をなるベく大きくしてオン抵抗がなるべく小さくなるようにするカ或いは、オン抵抗の比をェミッタ抵抗の比と同じにすることにより、電圧利得をより精度良く制御することができる。

図 1 1〜図 1 3は第 5実施形態の変形例の構成を示す回路図である。これらの変形例は、図 5〜図 7に示した第 2及び第 3実施形態の構成に対応してスィッチとして MO Sトランジスタを用いて置き換えたものであり、いずれにおいても同様の効果がある。

(第 6実施形態）

図 1 4は本発明の第 6実施形態に係る可変利得増幅回路の構成を示す回路図である。第 6実施形態は、上記第 5実施形態の構成を一部変更した例である。第 6実施形態と第 5実施形態との構成上の相違は、スィッチとして MO Sトランジスタ MnO、 Mnl、 Mn2、 Mp0、 Mpl、 Mp2で構成される MO Sインバータを用いて、ェミッタ接地増幅回路を選択しない際に、バイポーラトランジスタのェミッタ側を開放するのではなく、正の電源電圧の電位にするようにした点である

。その他は第 1実施形態と同様に構成されている。

このようにバイポーラトランジスタのエミッタ側を正の電源電圧の電位にすることによって、バイポーラトランジスタは飽和して増幅回路として動作しなくなるので、第 1実施形態や第 5実施形態などと同様の利得制御ができる。従って、第 6実施形態の可変利得増幅回路においても、電圧利得とコレクタ電流及び抑圧比の関係は、第 1実施形態や第 5実施形態などと同じになり、同様の効果があるなお、 M O Sインバータが理想的なスィッチと見なせない場合には、 M〇Sトランジスタのゲ一ト幅をなるベく大きくしてオン抵抗がなるべく小さくなるようにする力、又は、オン抵抗の比をェミッタ抵抗の比と同じにすることにより、電圧利得をより精度良く制御することができる。

図 1 5〜図 1 7は第 6実施形態の変形例の構成を示す回路図である。これらの変形例は、図 5〜図 7に示した第 2及び第 3実施形態の構成に対応してスィッチとして M O Sインバータを用いて置き換えたものであり、いずれにおいても同様の効果がある。なお、ここではインバータとして MO Sインバータを使用した例を示したが、他の構成のインバータを用いても同様な動作は可能であり、同様の効果を得ることができる。 (第 7実施形態）

図 1 8は本発明の第 7実施形態に係る可変利得増幅回路の構成を示す回路図である。第 7実施形態は、上記第 1実施形態の構成を一部変更した例である。

第 7実施形態と第 1実施形態との構成上の相違は、ベース接地のバイポーラトランジスタ Q 7、 Q 8を加えて、ェミッタ接地一ベース接地のカスケード接続にしたことである。その他は第 1実施形態と同様に構成されている。

第 1実施形態では、ェミッタ接地のバイポーラトランジスタ Q 1、 Q 2などのベース一コレクタ間容量 C jcが直接効いて入力 V inと出力 Vout間の寄生容量が大きくなるのに対し、第 7実施形態では、ベース接地のバイポーラトランジスタ Q 7、 Q 8が間に入ることによって、入力 V inと出力 Vout間の寄生容量を小さくすることができる。

回路の動作は、基本的には第 1実施形態と同じであり、理想的なバイポーラトランジスタを仮定すると、電圧利得 Avと抑圧比 Ι Μ3は式 7 a〜7 d及ぴ式 8と同じである。すなわち、いずれの実施形態の可変利得増幅回路においても、寄生容量が無視できる理想的な場合には、式 7 a〜7 dに従って電圧利得を制御できる。

一方、信号周波数が高い場合や電圧利得を下げた場合などにおいて、入力 V in と出力 Vout間の寄生容量が無視できない場合には、動作上の違いが現れる。そのような場合、第 1実施形態では、理想的な場合の出力に加えて入力 V inと出力 V out間の寄生容量のために入力 V inから出力 Voutへある一定の信号がリークするので、理想的な利得制御特性から外れて、例えば利得が下げられなくなるなどの問題が生ずることがある。これに対して、電圧利得を下げた場合や、信号周波数が高い場合、第 7実施形態における可変利得増幅回路では、寄生容量による入力 V inから出力 Voutへの信号のリークが少ないので、より小さい電圧利得まで利得を制御しながら下げることができる。換言すれば、利得制御のダイナミックレンジを広げることができる。

このように第 7実施形態によれば、可変利得増幅回路をエミッタ接地一ベース接地のカスケ一ド接続の構成にすることによって、第 1実施形態などの効果に加えて、利得制御のダイナミックレンジを広げることが可能である効果を実現することができる。

なお、上記と同様に、第 2〜第 6実施形態において、ェミッタ接地増幅回路を構成するバイポーラトランジスタのコレクタ側に第 7実施形態の Q 7、 Q 8のようなベース接地のバイポーラトランジスタを加えて、エミッタ接地一ベース接地のカスケード接続の増幅回路を構成するように変更することも可能である。これにより、利得制御のダイナミックレンジを広げることができる。図 1 9は第 7実施形態の第 1変形例の構成を示す回路図である。この変形例は、図 1 6に示した第 6実施形態の変形例の構成に対応してエミッタ接地一ベース接地のカスケ一ド接続の増幅回路を構成したものであり、同様の効果がある。また、図 20は第 7実施形態の第 2変形例の構成を示す回路図である。この変形例は、図 4に示した第 1実施形態の変形例の構成に対応して、スィッチ SW2 、 SW1、 S WOを切り替えてバイポーラトランジスタのェミッタ側を接地電位 g n dにする構成に加え、更に接地電位 g n dにしないときは正の電源電圧 Vcc にする構成としたものである。このような回路構成にしても同様の効果を得ることができる。

(第 8実施形態）

図 21は本発明の第 8実施形態に係る可変利得増幅回路の構成を示す回路図である。第 8実施形態は、上記第 1実施形態の構成を一部変更した例である。

第 8実施形態と第 1実施形態との構成上の相違は、バイポーラトランジスタに代えて MO S トランジスタを用いたことである。この場合、複数のソース接地増幅回路を構成する MOSトランジスタ Ml、 M3、 M 5のゲートと M 2、 M4、 M 6のゲートをそれぞれ共通に接続すると共に、 MOS トランジスタ Ml、 M 2 のソース側にスィッチ SW2を接続し、以下同様に MOS トランジスタ M 3、 M 4及び M5、 M6の各ソース側にそれぞれ SW1、 SWOを接続して構成される本実施形態では、複数のソース接地増幅回路におけるそれぞれのソース抵抗の抵抗値 RsO、 Rsl、 Rs2の比を MOS トランジスタのゲート幅の比に反比例するように構成する。好ましくは、それぞれの MOS トランジスタのゲート幅の比、ソース抵抗の抵抗値の比を 2のべき乗とする。また、複数のソース接地増幅回路におけるドレイ-ン電流の比がソース抵抗の比に反比例するように構成する。基本的な動作は第 1実施形態と同様であるが、第 8実施形態の構成によれば、第 1実施形態の効果に加えて、より低い電源電圧で回路を動作させることができるという効果を実現できる。

なお、上記と同様に、第 2〜第 6実施形態において、ェミッタ接地増幅回路を構成するバイポーラトランジスタを MOS トランジスタに代えた構成とすることも可能であり、より低い電源電圧で回路を動作させることができるという効果を実現できる。図 22は第 8実施形態の変形例の構成を示す回路図である。この変形例は、図 1 6に示した第 6実施形態の変形例の構成に対応してバイポーラトランジスタに代えて MO S トランジスタを用いて構成したものであり、同様の効果力 ^sある。

また、本実施形態では電界効果トランジスタとして MO S トランジスタを使用した例を示したが、 MO S トランジスタに限定されるわけではなく、例えば、 G a A s M E S F E Tのような化合物半導体を用いた電界効果トランジスタなど、他の電界効果トランジスタを用いても同様の効果を実現することができる。

(第 9実施形態）

図 2 3及び図 2 4は本発明の第 9実施形態に係る可変利得増幅回路の構成を示す回路図である。第 9実施形態は、上記第 7実施形態の構成を一部変更した例である。

図 9実施形態と第 7実施形態との構成上の相違は、バイポーラトランジスタに代えて MO S トランジスタを用いたことである。この場合、上記第 8実施形態の構成に M 7、 M 8のようなゲート接地の M O S トランジスタを加えて、ソース接地ーゲート接地のカスケ一ド接続の増幅回路を構成する。基本的な動作は第 7実施形態と同様であるが、第 9実施形態の構成によれば、第 7実施形態の効果に加えて、より低い電源電圧で回路を動作させることができるという効果を実現できる。

なお、本実施形態では電界効果トランジスタとして MO S トランジスタを使用した例を示したが、 M〇 S トランジスタに限定されるわけではなく、例えば、 G a A s M E S F E Tのような化合物半導体を用いた電界効果小ランジスタなど、他の電界効果トランジスタでも同様の効果を実現することができる。 (第 1 0実施形態）

図 2 5は本発明の第 1 0実施形態に係る可変利得増幅回路の構成を示すプロック図である。第 1 0実施形態の可変利得増幅回路は、上記第 1〜第 9実施形態において説明した可変利得増幅回路を可変利得増幅回路本体（VGA 1) 1 1とし、更にデコーダ（DECORDER 1) 1 2を付加して構成される。

デコーダ 1 2は、表 1に示すようにディジタル信号処理を行うことにより、入力するゲイン状態設定用のディジタル信号 gain— state— 1に応じて可変利得増幅回路本体 1 1の SWO、 SW1、 SW2の入力のいずれかに「1」を出力し、可変利得増幅回路本体 1 1に含まれる複数の増幅回路のうち 1つだけを選択する。

(表 1 )

第 1 0実施形態では、ディジタル信号 gain__State_lの入力方法として、クロック端子 c 1 k、データ端子 d a t a、ストローブ端子 s t bを用いてシリアル形式のデータを入力するようにしている。なお、ディジタル信号 gain_state— 1の入力方法はこれに限定されるものではなく、種々の変形例が考えられる。

このときの電圧利得は、例えば、複数の増幅回路間のェミッタ抵抗の比が 2のべき乗で、かつ複数の増幅回路間のコレクタ電流の比がエミッタ抵抗の比に反比例する場合、表 1に示すように、ディジタル信号 gai state— 1によって電圧利得をおよそ 6 d Bきざみで制御することができる。図 2 6は表 1に対応したディジタル信号 gain— state— Uこ対する電圧利得 A V (d B表示）の関係を示すグラフである。

このように第 1 0実施形態によれば、デコーダを用いることによって、デコーダへの入力信号の値によって例えば約 6 d Bごとなどの所定量の単位ごとに可変利得増幅回路の電圧利得を制御することができる。なお、第 1 0実施形態では、 3ビット構成の例を示しているが、ビット数を増せばさらに利得制御の範囲を広げることができる。 (第 1 1実施形態）

図 27は本発明の第 1 1実施形態に係る可変利得増幅回路の構成を示すプロック図である。

第 1 1実施形態の可変利得増幅回路は、上記第 1〜第 9実施形態において説明した可変利得増幅回路を可変利得増幅回路本体（VGA 2) 2 1とし、更にデコーダ回路（DECORDER 2) 2 2を付力 [1して構成さ 3τる。

デコーダ 22は、可変利得増幅回路本体 2 1の中で最も電圧利得の大きい増幅回路に対応した SW2に常に「1」を出力すると共に、ゲイン状態設定用のディジタル信号 gain_state_2を入力して、表 2に示すようにディジタル信号処理を行うことにより、可変利得増幅回路本体 22の SWO、 SW1のそれぞれの入力に「1」又は「0」を出力して、 SW0、 SW1に対応する増幅回路のうち任意の増幅回路の組み合わせを選択する。

(表 2)

第 1 1実施形態では、ディジタル信号 gain— state_2の入力方法として、クロック端子 c 1 k、データ端子 d a t a、ストローブ端子 s t bを用いてシリアル形式のデータを入力するようにしている。なお、ディジタル信号 gain_state— 2の入力方法はこれに限定されるものではなく、種々の変形例が考えられる。

このときの電圧利得は、例えば、複数の増幅回路間のェミッタ抵抗の比が 2のべき乗で、かつ複数の増幅回路間のコレクタ電流の比がエミッタ抵抗の比に反比例する場合、表 2に示すように、およそ 6 dBの範囲をディジタル信号 gain_state— 2によって電圧利得を 6 d Bよりも細かいきざみで制御することができる。図 2 8は表 2に対応したディジタル信号 gain_state— 2に対する電圧利得 Av ( d B表示）の関係を示すグラフである。

このように第 1 1実施形態によれば、デコーダを用いることによって、デコーダへの入力信号の値によって例えば 6 d Bなどの所定範囲においてそれよりも細かい所定単位ごとに可変利得増幅回路の電圧利得を制御することができる。なお、第 1 1実施形態では、 3ビット構成の例を示しているが、ビット数を増せばさらに電圧利得の制御単位を細かくすることができる。また、常に「1」が出力される増幅回路の電圧利得の設定を変更すれば、可変利得増幅回路本体 2 1全体の利得制御の範囲の設定を変更することもできる。

(第 1 2実施形態)

図 2 9は本発明の第 1 2実施形態に係る可変利得増幅回路の構成を示すプロック図である。

第 1 2実施形態の可変利得増幅回路は、上記第 1 0実施形態において説明した可変利得増幅回路と第 1 1実施形態において説明した可変利得増幅回路とを直列に接続して構成される。

この構成において、デコーダ 1 2とデコーダ 2 2にそれぞれディジタル信号 gain— statejとディジタル信号 gain_state_2の組み合わせを入力すると、電圧利得はそれぞれの可変利得増幅回路の電圧利得の積（d B表示では和）になる。表 3に示すように、ディジタル信号 gain_state_lとディジタル信号 gain一 state— 2の組み合わせを gain_state_3と定義すると、 gain_state_3によって電圧利得を制御できるとみなすこともできる。

(表 3 )

図 3 0は表 3に対応したディジタル信号 gain_state一³に対する電圧利得 Av ( d B表示）の関係を示すグラフである。

このように第 1 2実施形態によれば、デコーダを用いた可変利得増幅回路を直列接続した構成とすることによって、デコーダへの入力信号の値によつて所定範囲において所定単位ごとに細かく可変利得増幅回路の電圧利得を制御することができる。なお、第 1 2実施形態では、 3ビット構成の例を示しているが、ビット数を増せばさらに利得制御のダイナミックレンジを広げたり、さらに細かいきざみで電圧利得を制御することができる。

(第 1 3実施形態）

図 3 1は本発明の第 1 3実施形態に係る無線通信装置の構成を示すプロック図である。第 1 3実施形態は、上記第 1 0〜第 1 2実施形態に示した可変利得増幅回路を無線通信装置に適用した例である。

この無線通信装置は、アンテナ 1 0 6、デュプレクサ（共用器） 1 0 5を備え、送信系として送信ベースバンド信号処理部 1 0 1、変調器 1 0 2、送信発振器 1 0 3、送信 R F可変利得増幅回路 1 0 4を有している。また、受信系として受信 R F可変利得増幅回路 1 0 7、復調器 1 0 8、受信発振器 1 0 9、受信ベースバンド信号処理部 1 1 0を有している。

まず、送信系の動作について説明すると、まず送信ベースバンド信号処理部 1 0 1において、入力された送信データ信号によるベースバンド帯域の送信信号の符号化、増幅、帯域制限処理等の信号処理を行い、変調器 1 0 2において送信発振器 1 0 3により発生された局部発振信号と送信信号とを混合して周波数変換を行い、送信 R F信号を得る。そして、送信 R F可変利得増幅回路 1 0 4において、例えば通信相手との距離が近い場合に相手局の受信回路の飽和を避ける、他の無線通信装置との干渉を低減するなどのために、利得制御を行って送信 R F信号を適当な信号レベルに調整し、デュプレクサ 1 0 5を介してアンテナ 1 0 6から電波として放射する。

一方、受信系の動作としては、アンテナ 1 0 6で受信された受信 R F信号は、デュプレクサ 1 0 5を介して受信 R F可変利得増幅回路 1 0 7に入力される。そして、受信 R F可変利得増幅回路 1 0 7において、例えば通信相手との距離の変化やフェージングの影響などによる受信信号レベルの変動を抑えたり、高レベルの入力信号による増幅回路の飽和を避けるために、利得制御を行って受信 R F信号を適当な信号レベルに調整する。次に、復調器 1 0 8において受信発振器 1 0 9により発生された局部発振信号と受信 R F信号とを混合して周波数変換を行い、ベースバンド帯域の受信信号を得る。そして、受信ベースバンド信号処理部 1 1 0において、受信信号の帯域制限処理、増幅、復号化等の信号処理を行い、通信相手から送られた元のデータ信号を再生し、受信データ信号として出力する。この第 1 3 -実施形態では、上記送信 R F可変利得増幅回路 1 0 4と受信 R F可変利得増幅回路 1 0 7の少なくとも一方に、第 1 0〜第 1 2実施形態で説明した可変利得増幅回路を用いて構成する。これにより、電圧利得を下げたときに電流が減少し、かつ歪み特性の劣化が実質的に無い無線通信装置を実現することができる。

上述したように、本実施形態では、複数のェミッタ接地増幅回路を構成するバィポーラトランジスタのベースまたは MO S トランジスタのゲートを共通とし、各バイポーラトランジスタのェミッタ側または各 MO S トランジスタのソース側にそれぞれスィツチを設け、これらのスィツチでエミッタ接地增幅回路を選択する構成としている。これにより、電圧利得を下げたときに電流が減少し、かつ歪み特性の劣化が実質的にないという優れた効果を有する可変利得増幅回路を実現することができる。また、無線通信装置における送信 R F可変利得増幅回路及び受信 R F可変利得増幅回路に上記実施形態の可変利得増幅回路を用いることにより、送信回路や受信回路等の無線回路において電圧利得を下げたときに電流が低減し、かつ歪み特性の劣化が実質的にない無線通信装置を実現することができる本発明を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとつて明らかである。

本出願は、 2003年 1月 14日出願の日本特許出願 NQ.2003- 006171に基づくものであり、その内容はここに参照として取り込まれる。

<産業上の利用可能性 >

以上説明したように本発明によれば、電圧利得を下げたときに電流が減少し、かつ抑圧比で代表される歪み特性の劣化が実質的に無い優れた可変利得増幅回路及びこれを備えた無線通信装置を提供することができる。

Claims

請求の範囲 1 . バイポーラトランジスタを用いた電圧利得の異なる複数のェミッタ接地の増幅回路と、

前記複数の増幅回路を選択するスィツチ手段とを備え、

前記バイポーラトランジスタのベースを共通接続すると共に、前記バイポーラトランジスタのエミッタ側のそれぞれに前記スィツチ手段を接続した可変利得増幅回路。

2 . バイポーラトランジスタを用いた電圧利得の異なる複数のェミッタ接地一ベース接地のカスケ一ド接続からなる増幅回路と、

前記複数の増幅回路を選択するスィツチ手段とを備え、

前記エミッタ接地のバイポーラトランジスタのベースを共通接続すると共に、前記バイポーラトランジスタのエミッタ側のそれぞれに前記スィツチ手段を接続した可変利得増幅回路。

3 . 前記複数の増幅回路の相互間で、コレクタ電流の比がェミッタ抵抗の比に反比例する請求の範囲第 1項又は第 2項に記載の可変利得増幅回路。

4 . 前記複数の増幅回路におけるェミッタ接地のトランジスタの相互間で

、エミッタ面積の比がェミッタ抵抗の比に反比例する請求の範囲第 1項〜第 3項のいずれかに記載の可変利得増幅回路。

5 . 前記複数の増幅回路におけるエミッタ接地のトランジスタの相互間で、ェミッタ面積の比が 2のべき乗となる請求の範囲第 1項〜第 4項のいずれかに記載の可変利得増幅回路。

6 . 前記複数の増幅回路の相互間で、ェミッタ抵抗の比が 2のべき乗となる請求の範囲第 1項〜第 5項のいずれかに記載の可変利得増幅回路。

7 . 電界効果トランジスタを用いた電圧利得の異なる複数のソース接地の増幅回路と、

前記複数の増幅回路を選択するスィツチ手段とを備え、

前記電界効果トランジスタのゲートを共通接続すると共に、前記電界効果トラース側のそれぞれに前記スィツチ手段を接続した可変利得増幅回路

8 . 電界効果トランジスタを用いた電圧利得の異なる複数のソース接地一ゲート接地のカスケード接続からなる増幅回路と、

前記複数の増幅回路を選択するスィツチ手段とを備え、

前記ソース接地の電界効果トランジスタのゲートを共通接続すると共に、前記電界効果トランジスタのソース側のそれぞれに前記スィツチ手段を接続した可変利得増幅回路。

9 . 前記複数の増幅回路の相互間で、ドレイン電流の比がソース抵抗の比に反比例する請求の範囲第 7項又は第 8項に記載の可変利得増幅回路。

1 0 . 前記複数の増幅回路におけるソース接地のトランジスタの相互間で、ゲート幅の比がソース抵抗の比に反比例する請求の範囲第 7項〜第 9項のいずれかに記載の可変利得増幅回路。

1 1 . 前記複数の増幅回路におけるソース接地のトランジスタの相互間で、ゲート幅の比が 2のべき乗となる請求の範囲第 7項〜第 1 0項のいずれかに記載の可変利得増幅回路。

1 2 . 前記複数の増幅回路の相互間で、ソース抵抗の比が²のべき乗となる請求の範囲第 7項〜第 1 1項のいずれかに記載の可変利得増幅回路。

1 3 . 前記スィッチ手段が電流源により構成される請求の範囲第 1項〜第 1 2項のいずれかに記載の可変利得增幅回路。

1 4 . 前記スィツチ手段がトランジスタにより構成される請求の範囲第 1 項〜第 1 2項のいずれかに記載の可変利得増幅回路。

1 5 . 前記スィツチ手段がィンバータにより構成される請求の範囲第 1項〜第 1 2項のいずれかに記載の可変利得増幅回路。

1 6 . 前記複数の増幅回路のそれぞれに対応する複数のバイアス回路を有する請求の範囲第 1項〜第 1 5項のいずれかに記載の可変利得増幅回路。

1 7 . ディジタル信号を入力してデコードするデコード手段であって、入力されるディジタル信号に応じた出力によって前記複数の増幅回路のいずれか 1 つを選択するデコーダを有する請求の範囲第 1項〜第 1 6項のいずれかに記載の可変利得増幅回路。

1 8 . ディジタル信号を入力してデコードするデコード手段であって、入力されるディジタル信号に応じた出力によつて前記複数の増幅回路の任意の組み合わせを選択するデコーダを有する請求の範囲第 1項〜第 1 6項のいずれかに記載の可変利得増幅回路。

1 9 . ディジタル信号を入力してデコードするデコード手段であって、入力されるディジタル信号に応じた出力によって前記複数の増幅回路のいずれか 1 つを選択する第 1のデコーダと、入力されるディジタル信号に応じた出力によつて前記複数の増幅回路の任意の組み合わせを選択する第 2のデコーダとを有する請求の範囲第 1項〜第 1 6項のいずれかに記載の可変利得増幅回路。

2 0 . 請求の範囲第 1項〜第 1 9項のいずれかに記載の可変利得増幅回路を増幅回路として備えた無線通信装置。