JP5215676B2 - 可変利得増幅器 - Google Patents

Description

本発明は、ＭＯＳＦＥＴからなる複数の増幅トランジスタと前記増幅トランジスタに電流を供給可能なＭＯＳＦＥＴからなる複数の電流制御トランジスタを備え、各増幅トランジスタのオンオフ及びオン状態の増幅トランジスタからオン状態の電流制御トランジスタに流れる電流経路を切り替え制御することで、利得が可変に構成された可変利得増幅器に関する。

ケーブルや電波を用いたテレビ放送のチューナのような広帯域の無線通信機は、強い信号が入力されたときのチャンネル間相互変調妨害を抑えるため、高い線形性を備えた歪の小さい可変利得増幅器を必要とする。従来のディスクリート部品を用いて構成されるチューナでは、線形性の高いＰＩＮダイオード部品を用いて信号減衰器を構成し、増幅器に強い信号が入力されないようにして、相互変調妨害信号の発生を抑えてきた。しかし、ＣＭＯＳトランジスタやバイポーラトランジスタ等で構成される一般的に用いられる半導体集積回路上には、ＰＩＮダイオードを形成することはできない。このため、無線通信機を半導体集積回路で構成するためには、異なる可変利得増幅器を実現する方法が必要になる。

半導体基板上に、ＣＭＯＳトランジスタで形成する可変利得増幅器の内、広帯域且つ高い線形性を具備するものとして、下記の特許文献１に開示された可変利得増幅器がある。この可変利得増幅器は、図９に模式的に示すように、複数の増幅トランジスタからなる増幅トランジスタ回路２００と、複数の電流制御トランジスタからなる電流経路制御回路３００を備えて構成され、増幅トランジスタに流れる電流の経路を制御することによって、電流を流すオン状態の増幅トランジスタの実質的な大きさを制御し、増幅器の利得及び線形性を表す指標であるＩＩＰ３（３次入力インターセプトポイント）を制御する。増幅トランジスタ回路２００に流れる電流値Ｉを電流経路制御回路３００で一定に保つことにより、増幅トランジスタのサイズ（Ｗ／Ｌ）が縮小または増大すると、トランスコンダクタンスｇｍ（利得）が低下または上昇し、ＩＩＰ３が増大または減少する。飽和領域で動作するＭＯＳトランジスタの電流値は、以下の数１で与えられる。但し、Ｋはプロセス定数、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、Ｖｇｓはゲート・ソース間電圧、Ｖｔｈはトランジスタの閾値電圧である。

［数１］
Ｉ＝Ｋ×（Ｗ／Ｌ）×（Ｖｇｓ−Ｖｔｈ）^２

ここで、数１の（Ｖｇｓ−Ｖｔｈ）が大きくなるとＩＩＰ３を大きくできるため、トランジスタサイズであるトランジスタのチャネル幅Ｗとチャネル長Ｌが一定であれば、電流Ｉを増やすことでＩＩＰ３は大きくできる。一方、トランスコンダクタンスｇｍは、以下の数２で与えられる。数２より明らかなように、電流値が一定の場合、チャネル幅Ｗを大きくすると、トランスコンダクタンスｇｍ（利得）を大きくできる。

［数２］
ｇｍ＝２×（Ｉ×Ｋ×Ｗ／Ｌ）^１／２

特開２００２−３３００３９号公報

しかしながら、上述の可変利得増幅器には以下に示すような問題がある。図９に示す電流経路制御回路は、実際の回路構成では、電流制御トランジスタによってカレントミラー回路が構成され、電流制御トランジスタのドレインが増幅トランジスタのソースに接続されている。カレントミラーを構成する電流制御トランジスタはドレイン・ソース間電圧Ｖｄｓに十分な大きさがないと、動作領域が飽和領域から線形領域に移行し、精度良くミラー動作ができなくなり、電流を精度良く増幅トランジスタに流せなくなる。つまり、増幅回路の線形性が低下して増幅歪が大きくなる。

ここで、可変利得増幅器の利得を小さくするために、増幅トランジスタのチャネル幅Ｗを小さくするとする。電流値を一定にすると、増幅トランジスタの（Ｖｇｓ−Ｖｔｈ）が大きくなるためＩＩＰ３が大きくなりながら、トランスコンダクタンスｇｍ（利得）は小さくなる。増幅トランジスタのゲートバイアス電圧が一定のままであると、増幅トランジスタの（Ｖｇｓ−Ｖｔｈ）が大きくなることから、カレントミラーを構成する電流制御トランジスタのドレイン・ソース間電圧Ｖｄｓが低下して、正常なミラー動作をするのに十分に余裕のある電圧でなくなってくる。閾値電圧Ｖｔｈはチャネル長Ｌに依存するため、略一定値であるとすると、増幅トランジスタのゲート・ソース間電圧Ｖｇｓはチャネル幅Ｗの減少とともに増大する。このため、電流制御トランジスタが正常なミラー動作をするために、電流制御トランジスタのドレイン・ソース間電圧Ｖｄｓは、増幅トランジスタのゲート・ソース間電圧Ｖｇｓの増大に伴って変動しても、飽和領域で動作するに十分な電圧に設定しておくことが重要となる。しかし、可変利得増幅器を低電圧電源で構成する場合には、例えば、高い利得に設定して、（Ｖｇｓ−Ｖｔｈ）を小さくしても、利得によって増幅トランジスタの（Ｖｇｓ−Ｖｔｈ）が変動するので、電流制御トランジスタのドレイン・ソース間電圧Ｖｄｓに、正常なミラー動作をするのに十分に余裕のある電圧が印加されなくなる虞がある。

本発明は、上記問題点に鑑みてなされたものであり、その目的は、低利得動作時において線形性の低下を抑制可能な可変利得増幅器を提供する点にある。

上記目的を達成するための本発明に係る可変利得増幅器は、ゲートに入力する入力信号を増幅するＭＯＳＦＥＴからなる複数の増幅トランジスタと、前記複数の増幅トランジスタに電流を供給可能なＭＯＳＦＥＴからなる１または複数の電流制御トランジスタを備え、前記各増幅トランジスタのオンオフを切り替え制御して、前記増幅トランジスタから前記電流制御トランジスタに流れる電流経路を、オン状態の前記増幅トランジスタからオン状態の前記電流制御トランジスタに流れる電流経路に変更することで、利得が可変に構成された可変利得増幅器であって、前記切り替え制御に応じて、前記増幅トランジスタのゲートに共通に入力するバイアス電圧を調整するバイアス電圧調整回路と、前記１または複数の電流制御トランジスタのゲートに個別にまたは共通に入力する電流制御電圧を調整する電流制御電圧調整回路を備え、前記バイアス電圧調整回路が、前記切り替え制御によって生じるオン状態の前記電流制御トランジスタのドレイン・ソース間の第１電圧の絶対値の変化を抑制するように、前記バイアス電圧を調整可能に構成されていることを第１の特徴とする。

本発明に係る可変利得増幅器は、上記第１の特徴に加えて、更に、１つの前記増幅トランジスタと当該増幅トランジスタに電流を供給可能な１つの前記電流制御トランジスタを備えた増幅回路ユニットを複数備え、前記各増幅回路ユニットの前記電流制御トランジスタのオンオフまたは電流量を個別に制御して、前記各増幅トランジスタのオンオフを切り替え制御して前記電流経路を変更することで、前記複数の増幅回路ユニットからなる増幅回路の利得が可変に構成されていることを第２の特徴とする。

本発明に係る可変利得増幅器は、上記第２の特徴に加えて、更に、前記バイアス電圧調整回路が、前記増幅回路ユニットと同数の前記各増幅回路ユニットと各別に対応付けられたバイアス電圧調整ユニットを備え、前記切り替え制御に応じて活性化された前記増幅回路ユニットに対応する前記バイアス電圧調整ユニットを活性化することで、前記バイアス電圧を調整することを第３の特徴とする。

上記第１乃至第３の特徴の可変利得増幅器によれば、バイアス電圧を固定したまま利得の切り替え制御が行なわれると、オン状態の電流制御トランジスタのドレイン・ソース間の第１電圧の絶対値が低下する場合には、バイアス電圧調整回路が、前記第１電圧の絶対値が上昇するようにバイアス電圧を調整し、逆に、バイアス電圧を固定したまま利得の切り替え制御が行なわれると、前記第１電圧の絶対値が上昇する場合には、バイアス電圧調整回路が前記第１電圧の絶対値が低下するようにバイアス電圧を調整するので、利得の切り替え制御状態に拘わらず、電流制御トランジスタは、制御された電流量で増幅トランジスタに安定して電流を供給することが可能となる。より具体的には、電流制御トランジスタを用いてカレントミラー回路を構成する場合において、電流制御トランジスタのドレイン・ソース間電圧（第１電圧の絶対値）が、カレントミラー動作するに十分な、つまり、飽和領域で動作可能な電圧を確保できるようになり、電流制御トランジスタによってカレントミラーされる電流量を、利得の切り替え制御の状態に関係なく安定して増幅トランジスタにできるようになる。この結果、低利得動作時において線形性の低下を抑制可能な可変利得増幅器を提供することができる。

特に、上記第２または第３の特徴の可変利得増幅器によれば、増幅回路ユニット毎に設けられた電流制御トランジスタのオンオフまたは電流量を個別に制御することで、各増幅トランジスタのオンオフ及び電流経路を切り替え制御が可能となる。また、増幅回路ユニットの個数を増やすことで、利得可変範囲を広く設定でき、且つ、可変利得の変化幅を細かく設定可能となる。

更に、バイアス電圧調整回路が、増幅回路ユニットと同様にユニット化されているので、バイアス電圧調整ユニットを、増幅回路ユニットを模擬するように回路構成することで、利得の切り替え制御に応じて活性化された増幅回路ユニットに対応するバイアス電圧調整ユニットを活性化することで、活性化された増幅回路ユニットの増幅トランジスタのノードに生じる電位変動を、バイアス電圧調整回路内で模擬できるので、当該電位変動を補償するようにバイアス電圧を自動的に調整できる。

本発明に係る可変利得増幅器は、上記第２または第３の特徴に加えて、更に、前記電流制御電圧調整回路は、前記切り替え制御に応じて、前記各電流制御トランジスタのゲートに個別に入力する複数の電流制御電圧を各別に調整することを第４の特徴とする。

上記第４の特徴の可変利得増幅器によれば、電流制御電圧調整回路によって、各電流制御トランジスタのオンオフまたは電流量を個別に制御することができ、結果として、利得の切り替え制御が可能となる。

本発明に係る可変利得増幅器は、上記第４の特徴に加えて、更に、前記電流制御電圧調整回路が、前記増幅回路ユニットと同数の前記各増幅回路ユニットと各別に対応付けられた電流制御電圧調整ユニットを備え、前記切り替え制御に応じて活性化された前記増幅回路ユニットに対応する前記電流制御電圧調整ユニットを活性化することで、活性化された前記電流制御電圧調整ユニットの夫々から対応する前記増幅回路ユニットの前記電流制御トランジスタのゲートに入力する前記電流制御電圧を各別に出力し、活性化されなかった前記電流制御電圧調整ユニットの夫々から対応する前記増幅回路ユニットの前記電流制御トランジスタのゲートに入力してオフさせる前記電流制御電圧を各別に出力することを第５の特徴とする。

本発明に係る可変利得増幅器は、上記第５の特徴に加えて、更に、前記各増幅回路ユニットの前記電流制御トランジスタと、対応する前記電流制御電圧調整ユニット内のトランジスタが対になってカレントミラー回路を構成していることを第６の特徴とする。

上記第５または第６の特徴の可変利得増幅器によれば、電流制御電圧調整回路が、増幅回路ユニットと同様にユニット化されているので、電流制御電圧調整ユニットを、増幅回路ユニットを模擬するように回路構成することで、利得の切り替え制御に応じて活性化された増幅回路ユニットに対応する電流制御電圧調整ユニットを活性化することで、活性化された増幅回路ユニットの電流制御トランジスタに対して、活性化された増幅回路ユニットの個数に適応した電流を流すように、電流制御電圧を自動的に調整できる。

特に、第６の特徴の可変利得増幅器によれば、電流制御電圧調整回路内の活性化された電流制御電圧調整ユニットを流れる電流を、活性化された増幅回路ユニットの電流制御トランジスタにカレントミラーして流すことができ、活性化された増幅回路ユニットの総電流量の調整が、電流制御電圧調整回路側から可能となる。

本発明に係る可変利得増幅器は、上記第４乃至第６の何れかの特徴に加えて、更に、前記電流制御電圧調整回路は、前記切り替え制御の状態に関係なく、前記各電流制御トランジスタの電流値の総和が一定となるように、前記電流制御電圧を調整可能に構成されていることを第７の特徴とする。

上記第７の特徴の可変利得増幅器によれば、上記の数２で示したように、オン状態の増幅トランジスタを流れる電流が一定であれば、オン状態の増幅トランジスタの個数（つまり、増幅トランジスタのサイズ）の切り替え制御に応じた利得変化を得ることができ、結果として、ＩＩＰ３を簡単に調整可能な可変利得増幅器が実現できる。

本発明に係る可変利得増幅器は、上記第１の特徴に加えて、更に、１つの前記増幅トランジスタと、前記１または複数の電流制御トランジスタと前記１つの増幅トランジスタとの間の電気的接続を制御するスイッチ素子を備えた増幅回路ユニットを複数備え、前記各増幅回路ユニットの前記スイッチ素子のオンオフを個別に制御して、前記各増幅トランジスタのオンオフを切り替え制御して前記電流経路を変更することで、前記複数の増幅回路ユニットと前記１または複数の電流制御トランジスタからなる増幅回路の利得が可変に構成されていることを第８の特徴とする。

本発明に係る可変利得増幅器は、上記第８の特徴に加えて、更に、前記バイアス電圧調整回路は、前記増幅回路ユニットと同数の前記各増幅回路ユニットと各別に対応付けられたバイアス電圧調整ユニットと、前記バイアス電圧調整ユニットの夫々に電流供給するＭＯＳＦＥＴとを備え、前記切り替え制御に応じて活性化された前記増幅回路ユニットに対応する前記バイアス電圧調整ユニットを活性化することで、前記バイアス電圧を調整することを第９の特徴とする。

上記第８または第９の特徴の可変利得増幅器によれば、増幅回路ユニット毎に設けられたスイッチ素子のオンオフを個別に制御することで、各増幅トランジスタのオンオフ及び電流経路を切り替え制御が可能となる。また、増幅回路ユニットの個数を増やすことで、利得可変範囲を広く設定でき、且つ、可変利得の変化幅を細かく設定可能となる。

更に、バイアス電圧調整回路が、増幅回路ユニットと同様にユニット化されているので、バイアス電圧調整ユニットを、増幅回路ユニットを模擬するように回路構成することで、利得の切り替え制御に応じて活性化された増幅回路ユニットに対応するバイアス電圧調整ユニットを活性化することで、活性化された増幅回路ユニットの増幅トランジスタのノードに生じる電位変動を、バイアス電圧調整回路内で模擬できるので、当該電位変動を補償するようにバイアス電圧を自動的に調整できる。

本発明に係る可変利得増幅器は、上記第８または第９の特徴に加えて、更に、前記増幅回路ユニットと同数の前記各増幅回路ユニットと各別に対応付けられた電流制御電圧調整ユニットと、前記電流制御電圧調整ユニットの夫々に電流供給するＭＯＳＦＥＴとを備え、前記電流制御電圧調整回路が、前記切り替え制御に応じて活性化された前記増幅回路ユニットに対応する前記電流制御電圧調整ユニットを活性化することで、前記１または複数の電流制御トランジスタのゲートに共通に入力する電流制御電圧を調整することを第１０の特徴とする。

本発明に係る可変利得増幅器は、上記第１０の特徴に加えて、更に、前記１または複数の電流制御トランジスタと、前記電流制御電圧調整回路内の前記電流制御電圧調整ユニットの夫々に電流供給するＭＯＳＦＥＴが対になってカレントミラー回路を構成していることを第１１の特徴とする。

上記第１０または第１１の特徴の可変利得増幅器によれば、電流制御電圧調整回路が、増幅回路ユニットと同様にユニット化されているので、電流制御電圧調整ユニットを、増幅回路ユニットを模擬するように回路構成することで、利得の切り替え制御に応じて活性化された増幅回路ユニットに対応する電流制御電圧調整ユニットを活性化することで、活性化された増幅回路ユニットの電流制御トランジスタに対して、活性化された増幅回路ユニットの個数に適応した電流を流すように、電流制御電圧を自動的に調整できる。

特に、第１１の特徴の可変利得増幅器によれば、電流制御電圧調整回路内の活性化された電流制御電圧調整ユニットを流れる電流を、活性化された増幅回路ユニットの電流制御トランジスタにカレントミラーして流すことができ、活性化された増幅回路ユニットの総電流量の調整が、電流制御電圧調整回路側から可能となる。

本発明に係る可変利得増幅器は、上記第１０または第１１の特徴に加えて、更に、前記１または複数の電流制御トランジスタの電流値の総和が一定となるように、前記電流制御電圧を調整可能に構成されていることを第１２の特徴とする。

上記第１２の特徴の可変利得増幅器によれば、上記の数２で示したように、オン状態の増幅トランジスタを流れる電流が一定であれば、オン状態の増幅トランジスタの個数（つまり、増幅トランジスタのサイズ）の切り替え制御に応じた利得変化を得ることができ、結果として、ＩＩＰ３を簡単に調整可能な可変利得増幅器が実現できる。

次に、本発明に係る可変利得増幅器の実施形態について、図面を参照して説明する。

本実施形態に係る可変利得増幅器１（１ａ、１ｂ）は、図１に模式的に示すように、複数の増幅トランジスタからなる増幅トランジスタ回路２と、複数の電流制御トランジスタからなる電流経路制御回路３、６を備えて増幅回路部１０、２０が構成され、増幅トランジスタに流れる電流の経路を制御することによって、電流を流すオン状態の増幅トランジスタの実質的な大きさ（トランジスタサイズ、ゲート幅Ｗ／ゲート長Ｌ）を制御し、可変利得増幅器の利得及び線形性を表す指標であるＩＩＰ３（３次入力インターセプトポイント）を制御する。増幅トランジスタのサイズ（Ｗ／Ｌ）を変更して利得及びＩＩＰ３を制御する点については、図９に示す従来の可変利得増幅器と同じである。

本実施形態では、更に、利得の切り替え制御に応じて、増幅トランジスタのゲートに共通に入力するバイアス電圧Ｖｂを調整するバイアス電圧調整回路４、７、及び、各電流制御トランジスタのゲートに入力する電流制御電圧Ｖｇｉ（ｉ＝１〜ｎ）、Ｖｇを調整する電流制御電圧調整回路５、８を備える。バイアス電圧調整回路４、７から抵抗Ｒを介して増幅トランジスタのゲートにバイアス電圧Ｖｂが供給される一方、入力端子ＩＮからコンデンサＣを介して増幅トランジスタのゲートに入力信号（ＡＣ成分）が入力される。入力信号は増幅回路部１０、２０で増幅され、出力端子ＯＵＴから増幅された出力信号が出力される。

以下、増幅回路部１０、２０（増幅トランジスタ回路２及び電流経路制御回路３、６）、バイアス電圧調整回路４、７、及び、電流制御電圧調整回路５、８の回路構成について、図２〜図８の回路図を参照して、具体的に説明する。尚、図１において、各回路に付した符号の内、２つ併記したものは前の符号が第１実施形態に対応し、後の符号が第２実施形態に対応している。

〈第１実施形態〉
先ず、第１実施形態に係る可変利得増幅器について、図２〜図４を参照して説明する。第１実施形態に係る可変利得増幅器１ａは、図２に示すように、増幅回路部１０が、複数の増幅回路ユニット１ｉ（ｉ＝１〜ｎ）を並列に配置して構成されている。各増幅回路ユニット１ｉは、１対の差動増幅用の増幅トランジスタＱ２０、Ｑ２１と電流制御トランジスタＱ３０を備えて構成されている。増幅トランジスタＱ２０、Ｑ２１と電流制御トランジスタＱ３０は、本実施形態では、Ｎチャネル型ＭＯＳＦＥＴ（ＮＭＯＳ）で構成されているが、Ｐチャネル型ＭＯＳＦＥＴ（ＰＭＯＳ）であっても構わない。各増幅回路ユニット１ｉの増幅トランジスタＱ２０、Ｑ２１は、各ドレインが夫々に共通の差動出力端子ＯＵＴ、ＯＵＴＢに接続し、各ゲートが夫々に共通のバイアス入力端子ＢＩＮ、ＢＩＮＢに接続し、各ソースが同じ増幅回路ユニット１ｉの電流制御トランジスタＱ３０のドレインに接続している。また、各増幅回路ユニット１ｉの電流制御トランジスタＱ３０のゲートには、電流制御電圧調整回路５からゲート電圧である電流制御電圧Ｖｇｉ（ｉ＝１〜ｎ）が各別に入力され、ソースは接地されている。尚、バイアス入力端子ＢＩＮ、ＢＩＮＢは、夫々、図示しないが、コンデンサを介して１対の差動入力端子に容量結合している。つまり、入力信号のＡＣ成分だけが、バイアス電圧調整回路４からバイアス入力端子ＢＩＮ、ＢＩＮＢに供給されるバイアス電圧Ｖｂに重畳し、各増幅回路ユニット１ｉで増幅され、差動出力端子ＯＵＴ、ＯＵＴＢから出力される。

電流制御電圧Ｖｇｉの電圧値によって、各増幅回路ユニット１ｉの電流制御トランジスタＱ３０のオンオフ及び電流量が制御され、電流制御トランジスタＱ３０がオフする増幅回路ユニット１ｉの増幅トランジスタはオフするので、電流制御電圧Ｖｇｉ（ｉ＝１〜ｎ）を個別に制御することで、増幅回路部１０内の増幅トランジスタの実質的なトランジスタサイズが調整でき、利得を切り替える制御が可能となる。尚、電流制御電圧Ｖｇｉは、電流制御トランジスタＱ３０をオンさせる場合は、ＮＭＯＳの閾値電圧より高い電圧に設定され、オフさせる場合には、閾値電圧以下の電圧に設定される。オン状態の各電流制御トランジスタＱ３０の電流量は、電流制御電圧Ｖｇｉの電圧値によって制御される。

ここで、増幅トランジスタＱ２０、Ｑ２１と電流制御トランジスタＱ３０の各トランジスタサイズ（Ｗ／Ｌ）は、各増幅回路ユニット１ｉ間で、同じであっても、異なっていても良い。但し、増幅トランジスタＱ２０、Ｑ２１と電流制御トランジスタＱ３０の各トランジスタサイズ（Ｗ／Ｌ）の相互の関係（比率）は、各増幅回路ユニット１ｉ間で同じである。

次に、バイアス電圧調整回路４の回路構成について説明する。図３に示すように、バイアス電圧調整回路４は、増幅回路部１０と同様にユニット化され、複数のバイアス電圧調整ユニット４ｉ（ｉ＝１〜ｎ）を並列に配置して構成されている。増幅回路ユニット１ｉとバイアス電圧調整ユニット４ｉのユニット数（ｎ）は同じである。各バイアス電圧調整ユニット４ｉは、２つのＮＭＯＳトランジスタＱ４０、Ｑ４１を直列に接続して構成されている。各バイアス電圧調整ユニット４ｉのＮＭＯＳトランジスタＱ４０は、対応する増幅回路ユニット１ｉの無信号入力状態の並列接続した増幅トランジスタＱ２０、Ｑ２１を模擬し、ＮＭＯＳトランジスタＱ４１は、対応する増幅回路ユニット１ｉの電流制御トランジスタＱ３０を模擬している。ＮＭＯＳトランジスタＱ４０の各ドレインは、対応するスイッチ素子Ｓ４ｉ（ｉ＝１〜ｎ）を介して、共通の電流源ＩＳ１に接続し、ＮＭＯＳトランジスタＱ４０のソースは、ＮＭＯＳトランジスタＱ４１のドレインと接続し、ＮＭＯＳトランジスタＱ４１のソースは接地されている。ＮＭＯＳトランジスタＱ４０、Ｑ４１のゲートは相互に接続され、ＮＭＯＳトランジスタＱ４０のドレインと接続している。複数のバイアス電圧調整ユニット４ｉ（ｉ＝１〜ｎ）の１つのバイアス電圧調整ユニット（例えば、４１）のドレインから、増幅トランジスタ回路２の各増幅トランジスタＱ２０、Ｑ２１のゲートに、バイアス入力端子ＢＩＮ、ＢＩＮＢを介して、バイアス電圧Ｖｂが供給される。

ＮＭＯＳトランジスタＱ４０、Ｑ４１のトランジスタサイズの各バイアス電圧調整ユニット４ｉ間の比率は、増幅トランジスタＱ２０、Ｑ２１と電流制御トランジスタＱ３０の各トランジスタサイズ（Ｗ／Ｌ）の各増幅回路ユニット１ｉ間の比率と同じに設定するのが好ましい。一例として、増幅トランジスタＱ２０、Ｑ２１と電流制御トランジスタＱ３０の各トランジスタサイズ（Ｗ／Ｌ）が各増幅回路ユニット１ｉ間で同じ場合は、ＮＭＯＳトランジスタＱ４０、Ｑ４１のトランジスタサイズも各バイアス電圧調整ユニット４ｉ間で同じとする。

ここで、スイッチ素子Ｓ４ｉ（ｉ＝１〜ｎ）のオンオフ制御は、増幅回路部１０における各増幅回路ユニット１ｉの電流制御トランジスタＱ３０に対するオンオフ制御に対応して行われる。即ち、電流制御トランジスタＱ３０がオン状態で活性化された増幅回路ユニット１ｉに対応するバイアス電圧調整ユニット４ｉのスイッチ素子Ｓ４ｉを選択的にオンし、その他のスイッチ素子Ｓ４ｉをオフする制御が行われる。尚、バイアス電圧Ｖｂが出力される１つのバイアス電圧調整ユニット４ｉに接続するスイッチ素子Ｓ４ｉ（例えば、スイッチ素子Ｓ４１）を常時オン状態とする場合には、必ずしも設ける必要はない。

スイッチ素子Ｓ４ｉのオンオフ制御によって１つのバイアス電圧調整ユニット４ｉのトランジスタＱ４０、Ｑ４１に流れる電流量が変化するが、当該電流量の変化は、活性化された各増幅回路ユニット１ｉについても同様に生じる。ここで、各トランジスタに流れる電流量Ｉは、上述の数１で与えられ、また、各ユニットでトランジスタサイズが固定であるので、電流量Ｉの変化は、トランジスタのゲート・ソース間の電圧の変化として現れる。図３に示す回路構成では、当該ゲート・ソース間の電圧変化量が、１つのバイアス電圧調整ユニット４１のドレイン電圧に現れるので、当該ドレイン電圧を、増幅トランジスタ回路２の各増幅トランジスタＱ２０、Ｑ２１のゲートに、バイアス入力端子ＢＩＮ、ＢＩＮＢを介して、バイアス電圧Ｖｂとして供給することで、増幅トランジスタＱ２０、Ｑ２１に生じるゲート・ソース間の電圧変化分がゲート電位に付加されるため、増幅トランジスタＱ２０、Ｑ２１のソース電位の変動が抑制され、結果として、活性化された各増幅回路ユニット１ｉの電流制御トランジスタＱ３０のドレイン・ソース間の電圧（第１電圧に相当）は、利得の切り替え制御に起因する変動が抑制されることになる。これにより、活性化された各増幅回路ユニット１ｉの電流制御トランジスタＱ３０は、利得の切り替え制御状態に関係なく、予め設定された動作領域（飽和領域）で安定して動作可能となる。

次に、電流制御電圧調整回路５の回路構成について説明する。図４に示すように、電流制御電圧調整回路５は、増幅回路部１０及びバイアス電圧調整回路４と同様にユニット化され、複数の電流制御電圧調整ユニット５ｉ（ｉ＝１〜ｎ）を並列に配置して構成されている。増幅回路ユニット１ｉとバイアス電圧調整ユニット４ｉと電流制御電圧調整ユニット５ｉのユニット数（ｎ）は夫々同じである。各電流制御電圧調整ユニット５ｉは、２つのＮＭＯＳトランジスタＱ５０、Ｑ５１を直列に接続して構成されている。各電流制御電圧調整ユニット５ｉのＮＭＯＳトランジスタＱ５０は、対応する増幅回路ユニット１ｉの無信号入力状態の並列接続した増幅トランジスタＱ２０、Ｑ２１を模擬し、ＮＭＯＳトランジスタＱ５１は、対応する増幅回路ユニット１ｉの電流制御トランジスタＱ３０を模擬している。ＮＭＯＳトランジスタＱ５０の各ドレインは、対応するスイッチ素子Ｓ５ｉ（ｉ＝１〜ｎ）を介して、共通の電流源ＩＳ２に接続し、ＮＭＯＳトランジスタＱ５０のソースは、ＮＭＯＳトランジスタＱ５１のドレインと接続し、ＮＭＯＳトランジスタＱ５１のソースは接地されている。ＮＭＯＳトランジスタＱ５０のゲートには、バイアス電圧調整回路４で生成されたバイアス電圧Ｖｂが入力される。各電流制御電圧調整ユニット５ｉのＮＭＯＳトランジスタＱ５１のゲートは、ＮＭＯＳトランジスタＱ５０のドレインと接続し、ＮＭＯＳトランジスタＱ５０の各ドレインから電流制御電圧Ｖｇｉが生成され、対応する増幅回路ユニット１ｉの電流制御トランジスタＱ３０のゲートに供給される。

ＮＭＯＳトランジスタＱ５０、Ｑ５１のトランジスタサイズの各電流制御電圧調整ユニット５ｉ間の比率は、増幅トランジスタＱ２０、Ｑ２１と電流制御トランジスタＱ３０の各トランジスタサイズ（Ｗ／Ｌ）の各増幅回路ユニット１ｉ間の比率と同じに設定するのが好ましい。一例として、増幅トランジスタＱ２０、Ｑ２１と電流制御トランジスタＱ３０の各トランジスタサイズ（Ｗ／Ｌ）が各増幅回路ユニット１ｉ間で同じ場合は、ＮＭＯＳトランジスタＱ５０、Ｑ５１のトランジスタサイズも各電流制御電圧調整ユニット５ｉ間で同じとする。

ここで、スイッチ素子Ｓ５ｉ（ｉ＝１〜ｎ）のオンオフ制御は、増幅回路部１０における各増幅回路ユニット１ｉの電流制御トランジスタＱ３０に対するオンオフ制御に対応して行われる。即ち、電流制御トランジスタＱ３０をオン状態として活性化させる増幅回路ユニット１ｉに対応する電流制御電圧調整ユニット５ｉのスイッチ素子Ｓ５ｉを選択的にオンし、その他のスイッチ素子Ｓ５ｉをオフする制御が行われる。

電流制御電圧調整ユニット５ｉのＮＭＯＳトランジスタＱ５１と、対応する増幅回路ユニット１ｉの電流制御トランジスタＱ３０によって、カレントミラー回路が構成されている。両トランジスタＱ３０、Ｑ５１には同じ電流制御電圧Ｖｇｉが入力されているので、両トランジスタＱ３０、Ｑ５１が同じトランジスタサイズで、飽和領域で動作していれば、流れる電流量は同じとなる（数１参照）。本実施形態では、対応する電流制御電圧調整ユニット５ｉと増幅回路ユニット１ｉの間では、ＮＭＯＳトランジスタＱ５１と電流制御トランジスタＱ３０のトランジスタサイズを同じに設定している。斯かる回路構成により、電流源ＩＳ２から供給される電流量は、活性化されている増幅回路ユニット１ｉのユニット数に関係なく、増幅トランジスタ回路２の全体に供給される。従って、上述の数２に示すように、オン状態の増幅トランジスタＱ２０、Ｑ２１を流れる電流量の合計が一定となり、オン状態の増幅トランジスタＱ２０、Ｑ２１の個数（つまり、増幅トランジスタＱ２０、Ｑ２１の合計のトランジスタサイズ）の切り替え制御に応じた利得変化を得ることができ、結果として、ＩＩＰ３を簡単に調整可能な可変利得増幅器が実現できる。

〈第２実施形態〉
次に、第２実施形態に係る可変利得増幅器について、図５〜図７を参照して説明する。第２実施形態に係る可変利得増幅器１ｂは、図５に示すように、増幅トランジスタ回路２と、１つの電流制御トランジスタＱ６０とスイッチ素子Ｓ６ｉ（ｉ＝１〜ｎ）からなる電流経路制御回路６を備えて増幅回路部２０が構成されている。また、増幅回路部２０は、複数の増幅回路ユニット２ｉ（ｉ＝１〜ｎ）を並列に配置し、各増幅回路ユニット２ｉ（ｉ＝１〜ｎ）の一端を電流制御トランジスタＱ６０のドレインと接続した構成となっている。各増幅回路ユニット２ｉは、１対の差動増幅用の増幅トランジスタＱ２０、Ｑ２１とスイッチ素子Ｓ６ｉを備えて構成されている。本実施形態では、増幅トランジスタＱ２０、Ｑ２１と電流制御トランジスタＱ６０はＮＭＯＳトランジスタで構成されているが、ＰＭＯＳトランジスタであっても構わない。また、電流制御トランジスタＱ６０は単体のトランジスタで構成されているが、複数のトランジスタのゲート、ドレイン、ソースを夫々共通に接続して実効的に単体のトランジスタとして機能するようにしても構わない。

各増幅回路ユニット２ｉの増幅トランジスタＱ２０、Ｑ２１は、各ドレインが夫々に共通の差動出力端子ＯＵＴ、ＯＵＴＢに接続し、各ゲートが夫々に共通のバイアス入力端子ＢＩＮ、ＢＩＮＢに接続し、各ソースが同じ増幅回路ユニット２ｉのスイッチ素子Ｓ６ｉの一端に接続している。また、各スイッチ素子Ｓ６ｉの他端は、共通して電流制御トランジスタＱ６０のドレインに接続している。電流制御トランジスタＱ６０のゲートには、電流制御電圧調整回路８からゲート電圧である電流制御電圧Ｖｇが入力され、ソースは接地されている。尚、バイアス入力端子ＢＩＮ、ＢＩＮＢは、夫々、図示しないが、コンデンサを介して１対の差動入力端子に容量結合している。つまり、入力信号のＡＣ成分だけが、バイアス電圧調整回路７からバイアス入力端子ＢＩＮ、ＢＩＮＢに供給されるバイアス電圧Ｖｂに重畳し、各増幅回路ユニット２ｉで増幅され、差動出力端子ＯＵＴ、ＯＵＴＢから出力される。

スイッチ素子Ｓ６ｉのオンオフ制御によって、各増幅回路ユニット２ｉ（ｉ＝１〜ｎ）が選択され、スイッチ素子Ｓ６ｉがオフする増幅回路ユニット２ｉの増幅トランジスタはオフするので、スイッチ素子Ｓ６ｉを個別に制御することで、増幅回路部２０内の増幅トランジスタの実質的なトランジスタサイズが調整でき、利得を切り替える制御が可能となる。尚、電流制御トランジスタＱ６０の電流量は、電流制御電圧Ｖｇの電圧値によって制御される。

ここで、増幅トランジスタＱ２０、Ｑ２１の各トランジスタサイズ（Ｗ／Ｌ）は、各増幅回路ユニット２ｉ間で、同じであっても、異なっていても良い。

次に、バイアス電圧調整回路７の回路構成について説明する。図６に示すように、バイアス電圧調整回路７は、増幅回路部２０と同様にユニット化され、複数のバイアス電圧調整ユニット７ｉ（ｉ＝１〜ｎ）を並列に配置し、ＮＭＯＳトランジスタＱ７０と接続して構成されている。増幅回路ユニット２ｉとバイアス電圧調整ユニット７ｉのユニット数（ｎ）は同じである。各バイアス電圧調整ユニット７ｉは、ＮＭＯＳトランジスタＱ７ｉ（ｉ＝１〜ｎ）で構成されている。ＮＭＯＳトランジスタＱ７ｉのドレインは、対応するスイッチ素子Ｓ７ｉ（ｉ＝１〜ｎ）を介して、共通の電流源ＩＳ１に接続し、ゲートが各ドレインと接続し、ソースはＮＭＯＳトランジスタＱ７０のドレインと接続している。ＮＭＯＳトランジスタＱ７０は、各バイアス電圧調整ユニット７ｉに対して共通に１つ設けられており、ゲートは、初段のバイアス電圧調整ユニット７１のドレイン及びゲートと接続し、ソースは接地されている。

各バイアス電圧調整ユニット７ｉのＮＭＯＳトランジスタＱ７ｉは、対応する増幅回路ユニット２ｉの無信号入力状態の並列接続した増幅トランジスタＱ２０、Ｑ２１を模擬し、ＮＭＯＳトランジスタＱ７０は、電流経路制御回路６内の電流制御トランジスタＱ６０を模擬している。初段のバイアス電圧調整ユニット７１のドレインから、増幅トランジスタ回路２の各増幅トランジスタＱ２０、Ｑ２１のゲートに、バイアス入力端子ＢＩＮ、ＢＩＮＢを介して、バイアス電圧Ｖｂが供給される。

ＮＭＯＳトランジスタＱ７ｉのトランジスタサイズの各バイアス電圧調整ユニット７ｉ間の比率は、増幅トランジスタＱ２０、Ｑ２１の各トランジスタサイズ（Ｗ／Ｌ）の各増幅回路ユニット２ｉ間の比率と同じに設定するのが好ましい。一例として、増幅トランジスタＱ２０、Ｑ２１の各トランジスタサイズ（Ｗ／Ｌ）が各増幅回路ユニット２ｉ間で同じ場合は、ＮＭＯＳトランジスタＱ７ｉのトランジスタサイズも各バイアス電圧調整ユニット７ｉ間で同じとする。

ここで、スイッチ素子Ｓ７ｉ（ｉ＝１〜ｎ）のオンオフ制御は、増幅回路ユニット２ｉ（ｉ＝１〜ｎ）のスイッチ素子Ｓ６ｉのオンオフ制御に対応して行われる。即ち、スイッチ素子Ｓ６ｉがオン状態で活性化された増幅回路ユニット２ｉに対応するバイアス電圧調整ユニット７ｉのスイッチ素子Ｓ７ｉを選択的にオンし、その他のスイッチ素子Ｓ７ｉをオフする制御が行われる。但し、初段の増幅回路ユニット２１を常時選択する場合には、対応する初段のバイアス電圧調整ユニット７１のスイッチ素子Ｓ７１はオン状態とするので、常時オン状態に固定する場合には、必ずしも設ける必要はない。

スイッチ素子Ｓ７ｉのオンオフ制御によって、活性化された増幅回路ユニット２ｉに対応するバイアス電圧調整ユニット７ｉのトランジスタＱ７ｉに流れる各電流量が変化するが、当該電流量の変化は、活性化された各増幅回路ユニット２ｉについても同様に生じる。ここで、各トランジスタに流れる電流量Ｉは、上述の数１で与えられ、また、各ユニットでトランジスタサイズが固定であるので、電流量Ｉの変化は、トランジスタのゲート・ソース間の電圧の変化として現れる。図６に示す回路構成では、当該ゲート・ソース間の電圧変化量が、１つのバイアス電圧調整ユニット７１のドレイン電圧に現れるので、当該ドレイン電圧を、増幅トランジスタ回路２の各増幅トランジスタＱ２０、Ｑ２１のゲートに、バイアス入力端子ＢＩＮ、ＢＩＮＢを介して、バイアス電圧Ｖｂとして供給することで、増幅トランジスタＱ２０、Ｑ２１に生じるゲート・ソース間の電圧変化分がゲート電位に付加されるため、増幅トランジスタＱ２０、Ｑ２１のソース電位の変動が抑制され、結果として、電流制御トランジスタＱ６０のドレイン・ソース間の電圧（第１電圧に相当）は、利得の切り替え制御に起因する変動が抑制されることになる。これにより、電流制御トランジスタＱ６０は、利得の切り替え制御状態に関係なく、予め設定された動作領域（飽和領域）で安定して動作可能となる。

次に、電流制御電圧調整回路８の回路構成について説明する。図７に示すように、電流制御電圧調整回路７は、増幅回路部２０及びバイアス電圧調整回路７と同様にユニット化され、複数の電流制御電圧調整ユニット８ｉ（ｉ＝１〜ｎ）を並列に配置し、ＮＭＯＳトランジスタＱ８０と接続して構成されている。増幅回路ユニット２ｉとバイアス電圧調整ユニット７ｉと電流制御電圧調整ユニット８ｉのユニット数（ｎ）は夫々同じである。各電流制御電圧調整ユニット８ｉは、ＮＭＯＳトランジスタＱ８ｉ（ｉ＝１〜ｎ）で構成されている。各電流制御電圧調整ユニット８ｉのＮＭＯＳトランジスタＱ８ｉは、対応する増幅回路ユニット２ｉの無信号入力状態の並列接続した増幅トランジスタＱ２０、Ｑ２１を模擬し、ＮＭＯＳトランジスタＱ８０は、電流制御トランジスタＱ６０を模擬している。

ＮＭＯＳトランジスタＱ８ｉの各ドレインは、対応するスイッチ素子Ｓ８ｉ（ｉ＝１〜ｎ）を介して、共通の電流源ＩＳ２に接続し、ＮＭＯＳトランジスタＱ８ｉのソースは、ＮＭＯＳトランジスタＱ８０のドレインと接続し、ＮＭＯＳトランジスタＱ８０のソースは接地されている。ＮＭＯＳトランジスタＱ８ｉの各ゲートには、バイアス電圧調整回路７で生成されたバイアス電圧Ｖｂが共通に入力される。ＮＭＯＳトランジスタＱ８０のゲートは、初段の電流制御電圧調整ユニット８１のＮＭＯＳトランジスタＱ８１のドレインと接続し、ＮＭＯＳトランジスタＱ８１のドレインから電流制御電圧Ｖｇが生成され、電流経路制御回路６の電流制御トランジスタＱ６０のゲートに供給される。

ＮＭＯＳトランジスタＱ８ｉのトランジスタサイズの各電流制御電圧調整ユニット８ｉ間の比率は、増幅トランジスタＱ２０、Ｑ２１のトランジスタサイズ（Ｗ／Ｌ）の各増幅回路ユニット２ｉ間の比率と同じに設定するのが好ましい。一例として、増幅トランジスタＱ２０、Ｑ２１のトランジスタサイズ（Ｗ／Ｌ）が各増幅回路ユニット２ｉ間で同じ場合は、ＮＭＯＳトランジスタＱ８ｉのトランジスタサイズも各電流制御電圧調整ユニット８ｉ間で同じとする。

ここで、スイッチ素子Ｓ８ｉ（ｉ＝１〜ｎ）のオンオフ制御は、増幅回路ユニット２ｉ（ｉ＝１〜ｎ）のスイッチ素子Ｓ６ｉのオンオフ制御に対応して行われる。即ち、スイッチ素子Ｓ６ｉがオン状態で活性化された増幅回路ユニット２ｉに対応する電流制御電圧調整ユニット８ｉのスイッチ素子Ｓ８ｉを選択的にオンし、その他のスイッチ素子Ｓ８ｉをオフする制御が行われる。但し、初段の増幅回路ユニット２１を常時選択する場合には、対応する初段の電流制御電圧調整ユニット８１のスイッチ素子Ｓ８１はオン状態とするので、常時オン状態に固定する場合には、必ずしも設ける必要はない。

電流制御電圧調整回路８のＮＭＯＳトランジスタＱ８０と、電流経路制御回路６内の電流制御トランジスタＱ６０によって、カレントミラー回路が構成されている。電流制御トランジスタＱ６０には同じ電流制御電圧Ｖｇが入力されているので、電流制御トランジスタＱ６０とＮＭＯＳトランジスタＱ８０のトランジスタサイズが同じで、夫々が飽和領域で動作していれば、流れる電流量は同じとなる（数１参照）。斯かる回路構成により、電流源ＩＳ２から供給される電流量は、活性化されている増幅回路ユニット２ｉのユニット数に関係なく、増幅トランジスタ回路２の全体に供給される。従って、上述の数２に示すように、オン状態の増幅トランジスタＱ２０、Ｑ２１を流れる電流量の合計が一定となり、オン状態の増幅トランジスタＱ２０、Ｑ２１の個数（つまり、増幅トランジスタＱ２０、Ｑ２１の合計のトランジスタサイズ）の切り替え制御に応じた利得変化を得ることができ、結果として、ＩＩＰ３を簡単に調整可能な可変利得増幅器が実現できる。

〈第３実施形態〉
次に、第３実施形態に係る可変利得増幅器について、図８を参照して説明する。第３実施形態に係る可変利得増幅器は、上記第１または第２実施形態に係る可変利得増幅器１ａまたは１ｂの変形例で、上記第１または第２実施形態のバイアス電圧調整回路４または８に代えて、簡略化された回路構成のバイアス電圧調整回路９０または９１を使用する。

図８（ａ）に示すように、バイアス電圧調整回路９０は、電流制御回路９２、ＮＭＯＳトランジスタＱ９０、抵抗Ｒ９０を備えて構成される。電流制御回路９２は、増幅回路部１０の利得の切り替え制御に応じて、ＮＭＯＳトランジスタＱ９０のドレイン・ソース間の電流量を調整すべく、ＮＭＯＳトランジスタＱ９０のゲート電圧を制御するように構成されている。ＮＭＯＳトランジスタＱ９０のドレインとソースは、夫々に抵抗Ｒ９０の一方端と接地電圧に接続し、抵抗Ｒ９０の他方端は電源電圧に接続している。これにより、電源電圧から、ＮＭＯＳトランジスタＱ９０の電流量と抵抗Ｒ９０の抵抗値の積で決定される電圧分だけ電圧降下した電圧が、バイアス電圧Ｖｂとして、ＮＭＯＳトランジスタＱ９０と抵抗Ｒ９０の接続点から出力される。

また、図８（ｂ）に示すように、バイアス電圧調整回路９１は、ＮＭＯＳトランジスタＱ９１、可変抵抗Ｒ９１を備えて構成される。可変抵抗Ｒ９１は、増幅回路部１０の利得の切り替え制御に応じて、抵抗値が制御される。ＮＭＯＳトランジスタＱ９１のゲートには、所定の固定電圧が入力される。ＮＭＯＳトランジスタＱ９１のドレインとソースは、夫々に可変抵抗Ｒ９１の一方端と接地電圧に接続し、可変抵抗Ｒ９１の他方端は電源電圧に接続している。これにより、電源電圧から、ＮＭＯＳトランジスタＱ９１の電流量と可変抵抗Ｒ９１の抵抗値の積で決定される電圧分だけ電圧降下した電圧が、バイアス電圧Ｖｂとして、ＮＭＯＳトランジスタＱ９１と可変抵抗Ｒ９１の接続点から出力される。

〈別実施形態〉
〈１〉上記第１実施形態に係る可変利得増幅器において、バイアス電圧調整回路４の各バイアス電圧調整ユニット４ｉのＮＭＯＳトランジスタＱ４１のゲートは、同じバイアス電圧調整ユニット４ｉ内のＮＭＯＳトランジスタＱ４０のドレイン及びゲートに接続する回路構成であったが、これに代えて、電流制御電圧調整回路５の対応する電流制御電圧調整ユニット５ｉから各別に出力される電流制御電圧Ｖｇｉを入力するようにしても構わない。この場合、各バイアス電圧調整ユニット４ｉのＮＭＯＳトランジスタＱ４１が、スイッチ素子Ｓ４ｉとして機能するので、スイッチ素子Ｓ４ｉを省略することが可能となる。

〈２〉また、上記第２実施形態に係る可変利得増幅器において、バイアス電圧調整回路７のＮＭＯＳトランジスタＱ７０のゲートは、バイアス電圧調整回路７の初段のバイアス電圧調整ユニット７１のＮＭＯＳトランジスタＱ７１のドレイン及びゲートに接続し、バイアス電圧Ｖｂが入力される回路構成であったが、これに代えて、電流制御電圧調整回路８から出力される電流制御電圧Ｖｇを入力するようにしても構わない。

〈３〉上記各実施形態では、増幅トランジスタ回路２の各増幅回路ユニット１ｉ、２ｉは、１対の差動増幅用の増幅トランジスタＱ２０、Ｑ２１を備え、差動増幅回路を構成しているが、各増幅回路ユニット１ｉの増幅トランジスタを単体で設け、非差動の増幅回路を構成するようにしても構わない。

本発明は、可変利得増幅器に利用可能である。また、本発明に係る可変利得増幅器は、無線通信機器及び有線通信機器に搭載して利用可能である。本発明に係る可変利得増幅器を通信機器に応用することで、広帯域増幅器においても、高い利得が必要な場合には低雑音性能が得られ、低い利得が必要な場合には高い線形性が得られ、受信感度が向上し、搭載する通信機器（例えば、テレビ受像機、携帯電話機等）の性能が向上する。

本発明に係る可変利得増幅器の概略のブロック構成を模式的に示すブロック図 本発明に係る可変利得増幅器の第１実施形態における増幅回路部の回路構成例を示す回路図 本発明に係る可変利得増幅器の第１実施形態におけるバイアス電圧調整回路の回路構成例を示す回路図 本発明に係る可変利得増幅器の第１実施形態における電流制御電圧調整回路の回路構成例を示す回路図 本発明に係る可変利得増幅器の第２実施形態における増幅回路部の回路構成例を示す回路図 本発明に係る可変利得増幅器の第２実施形態におけるバイアス電圧調整回路の回路構成例を示す回路図 本発明に係る可変利得増幅器の第２実施形態における電流制御電圧調整回路の回路構成例を示す回路図 本発明に係る可変利得増幅器の第３実施形態におけるバイアス電圧調整回路の２つの回路構成例を示す回路図 従来の可変利得増幅器の概略のブロック構成を示すブロック図

符号の説明

１、１ａ、１ｂ： 可変利得増幅器
２： 増幅トランジスタ回路
３、６： 電流経路制御回路
４、７、９０、９１： バイアス電圧調整回路
５、８： 電流制御電圧調整回路
１０、２０： 増幅回路部
１１〜１ｎ、２１〜２ｎ： 増幅回路ユニット
４１〜４ｎ、７１〜７ｎ： バイアス電圧調整ユニット
５１〜５ｎ、８１〜８ｎ： 電流制御電圧調整ユニット
９２： 電流制御回路
２００： 増幅トランジスタ回路
３００： 電流経路制御回路
ＢＩＮ、ＢＩＮＢ：バイアス入力端子
Ｃ： 入力コンデンサ
ＩＮ： 入力端子
ＯＵＴ、ＯＵＴＢ：出力端子（差動出力端子）
Ｑ２０、Ｑ２１： 増幅トランジスタ
Ｑ３０、Ｑ６０： 電流制御トランジスタ
Ｑ４０、Ｑ４１： バイアス電圧調整ユニット内のＮＭＯＳトランジスタ
Ｑ５０、Ｑ５１： 電流制御電圧調整ユニット内のＮＭＯＳトランジスタ
Ｑ７０： バイアス電圧調整回路のＮＭＯＳトランジスタ
Ｑ７１〜Ｑ７ｎ： バイアス電圧調整ユニット内のＮＭＯＳトランジスタ
Ｑ８０： 電流制御電圧調整回路のＮＭＯＳトランジスタ
Ｑ８１〜Ｑ８ｎ： 電流制御電圧調整ユニット内のＮＭＯＳトランジスタ
Ｑ９０、Ｑ９１： バイアス電圧調整回路内のＮＭＯＳトランジスタ
Ｒ： バイアス電圧入力用の抵抗
Ｒ９０： 抵抗
Ｒ９１： 可変抵抗
Ｓ４１〜Ｓ４ｎ： バイアス電圧調整回路のスイッチ素子
Ｓ５１〜Ｓ５ｎ： 電流制御電圧調整回路のスイッチ素子
Ｓ６１〜Ｓ６ｎ： 増幅回路ユニットのスイッチ素子
Ｓ７１〜Ｓ７ｎ： バイアス電圧調整回路のスイッチ素子
Ｓ８１〜Ｓ８ｎ： 電流制御電圧調整回路のスイッチ素子
ＩＳ１、ＩＳ２： 電流源
Ｖｂ： バイアス電圧
Ｖｇ、Ｖｇ１〜Ｖｇｎ： 電流制御電圧
Ｖｏｆｆ： 電流制御トランジスタの遮断電圧

Claims (12)

1. ゲートに入力する入力信号を増幅するＭＯＳＦＥＴからなる複数の増幅トランジスタと、前記複数の増幅トランジスタに電流を供給可能なＭＯＳＦＥＴからなる１または複数の電流制御トランジスタを備え、前記各増幅トランジスタのオンオフを切り替え制御して、前記増幅トランジスタから前記電流制御トランジスタに流れる電流経路を、オン状態の前記増幅トランジスタからオン状態の前記電流制御トランジスタに流れる電流経路に変更することで、利得が可変に構成された可変利得増幅器であって、
   前記切り替え制御に応じて、前記増幅トランジスタのゲートに共通に入力するバイアス電圧を調整するバイアス電圧調整回路と、
   前記１または複数の電流制御トランジスタのゲートに個別にまたは共通に入力する電流制御電圧を調整する電流制御電圧調整回路を備え、
   前記バイアス電圧調整回路が、前記切り替え制御によって生じるオン状態の前記電流制御トランジスタのドレイン・ソース間の第１電圧の絶対値の変化を抑制するように、前記バイアス電圧を調整可能に構成されていることを特徴とする可変利得増幅器。
2. １つの前記増幅トランジスタと当該増幅トランジスタに電流を供給可能な１つの前記電流制御トランジスタを備えた増幅回路ユニットを複数備え、前記各増幅回路ユニットの前記電流制御トランジスタのオンオフまたは電流量を個別に制御して、前記各増幅トランジスタのオンオフを切り替え制御して前記電流経路を変更することで、前記複数の増幅回路ユニットからなる増幅回路の利得が可変に構成されていることを特徴とする請求項１に記載の可変利得増幅器。
3. 前記バイアス電圧調整回路は、前記増幅回路ユニットと同数の前記各増幅回路ユニットと各別に対応付けられたバイアス電圧調整ユニットを備え、前記切り替え制御に応じて活性化された前記増幅回路ユニットに対応する前記バイアス電圧調整ユニットを活性化することで、前記バイアス電圧を調整することを特徴とする請求項２に記載の可変利得増幅器。
4. 前記電流制御電圧調整回路は、前記切り替え制御に応じて、前記各電流制御トランジスタのゲートに個別に入力する複数の前記電流制御電圧を各別に調整することを特徴とする請求項２または３に記載の可変利得増幅器。
   
5. 前記電流制御電圧調整回路は、前記増幅回路ユニットと同数の前記各増幅回路ユニットと各別に対応付けられた電流制御電圧調整ユニットを備え、前記切り替え制御に応じて活性化された前記増幅回路ユニットに対応する前記電流制御電圧調整ユニットを活性化することで、活性化された前記電流制御電圧調整ユニットの夫々から対応する前記増幅回路ユニットの前記電流制御トランジスタのゲートに入力する前記電流制御電圧を各別に出力し、活性化されなかった前記電流制御電圧調整ユニットの夫々から対応する前記増幅回路ユニットの前記電流制御トランジスタのゲートに入力してオフさせる前記電流制御電圧を各別に出力することを特徴とする請求項４に記載の可変利得増幅器。
6. 前記各増幅回路ユニットの前記電流制御トランジスタと、対応する前記電流制御電圧調整ユニット内のトランジスタが対になってカレントミラー回路を構成していることを特徴とする請求項５に記載の可変利得増幅器。
7. 前記電流制御電圧調整回路は、前記切り替え制御の状態に関係なく、前記各電流制御トランジスタの電流値の総和が一定となるように、前記電流制御電圧を調整可能に構成されていることを特徴とする請求項４〜６の何れか１項に記載の可変利得増幅器。
8. １つの前記増幅トランジスタと、前記１または複数の電流制御トランジスタと前記１つの増幅トランジスタとの間の電気的接続を制御するスイッチ素子を備えた増幅回路ユニットを複数備え、
   前記各増幅回路ユニットの前記スイッチ素子のオンオフを個別に制御して、前記各増幅トランジスタのオンオフを切り替え制御して前記電流経路を変更することで、前記複数の増幅回路ユニットと前記１または複数の電流制御トランジスタからなる増幅回路の利得が可変に構成されていることを特徴とする請求項１に記載の可変利得増幅器。
9. 前記バイアス電圧調整回路は、前記増幅回路ユニットと同数の前記各増幅回路ユニットと各別に対応付けられたバイアス電圧調整ユニットと、前記バイアス電圧調整ユニットの夫々に電流供給するＭＯＳＦＥＴとを備え、前記切り替え制御に応じて活性化された前記増幅回路ユニットに対応する前記バイアス電圧調整ユニットを活性化することで、前記バイアス電圧を調整することを特徴とする請求項８に記載の可変利得増幅器。
10. 前記増幅回路ユニットと同数の前記各増幅回路ユニットと各別に対応付けられた電流制御電圧調整ユニットと、前記電流制御電圧調整ユニットの夫々に電流供給するＭＯＳＦＥＴとを備え、前記電流制御電圧調整回路が、前記切り替え制御に応じて活性化された前記増幅回路ユニットに対応する前記電流制御電圧調整ユニットを活性化することで、前記１または複数の電流制御トランジスタのゲートに共通に入力する前記電流制御電圧を調整することを特徴とする請求項８または９に記載の可変利得増幅器。
    
11. 前記１または複数の電流制御トランジスタと、前記電流制御電圧調整回路内の前記電流制御電圧調整ユニットの夫々に電流供給するＭＯＳＦＥＴが対になってカレントミラー回路を構成していることを特徴とする請求項１０に記載の可変利得増幅器。
12. 前記電流制御電圧調整回路は、前記切り替え制御の状態に関係なく、前記１または複数の電流制御トランジスタの電流値の総和が一定となるように、前記電流制御電圧を調整可能に構成されていることを特徴とする請求項１０または１１に記載の可変利得増幅器。
    

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