KR101148741B1 - 증폭 회로 - Google Patents

증폭 회로 Download PDF

Info

Publication number
KR101148741B1
KR101148741B1 KR1020097020864A KR20097020864A KR101148741B1 KR 101148741 B1 KR101148741 B1 KR 101148741B1 KR 1020097020864 A KR1020097020864 A KR 1020097020864A KR 20097020864 A KR20097020864 A KR 20097020864A KR 101148741 B1 KR101148741 B1 KR 101148741B1
Authority
KR
South Korea
Prior art keywords
mos transistor
drain
compensation mos
source
linearity
Prior art date
Application number
KR1020097020864A
Other languages
English (en)
Other versions
KR20100005066A (ko
Inventor
도모유키 아라이
마사히로 구도
신지 야마우라
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20100005066A publication Critical patent/KR20100005066A/ko
Application granted granted Critical
Publication of KR101148741B1 publication Critical patent/KR101148741B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H03F3/45188—Non-folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/456—A scaled replica of a transistor being present in an amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45302—Indexing scheme relating to differential amplifiers the common gate stage of a cascode dif amp being controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45466—Indexing scheme relating to differential amplifiers the CSC being controlled, e.g. by a signal derived from a non specified place in the dif amp circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45638—Indexing scheme relating to differential amplifiers the LC comprising one or more coils

Abstract

(과제) MOS 트랜지스터의 제조 변동에 따른 특성을 보상할 때, 이득의 선형성 보상과 이득 보상을 양립시킨 증폭 회로를 제공하는 것이다.
(해결수단) 상기 과제를 해결하기 위한 수단으로서, 증폭 회로는 증폭부와 전류 제어 회로를 구비한다. 증폭부는 출력 특성의 게인 보상을 하는 게인 보상용 MOS 트랜지스터와, 출력 특성의 선형성을 보상하는 선형성 보상용 MOS 트랜지스터를 구비한다. 게인 보상용 MOS 트랜지스터의 소스와 선형성 보상용 MOS 트랜지스터의 드레인은 접속되어 있다. 선형성 보상용 MOS 트랜지스터의 게이트에 입력 신호를 부여하고, 게인 보상용 MOS 트랜지스터의 드레인을 출력으로 한다. 전류 제어 회로는 게인 보상용 MOS 트랜지스터의 드레인-소스 사이에 미리 정한 전류를 흘리고, 또한 선형성 보상용 MOS 트랜지스터의 드레인-소스 사이에 미리 정한 전류를 흘리도록 제어한다.

Description

증폭 회로{AMPLIFIER CIRCUIT}
본 발명은, LSI 내의 아날로그 요소 회로에 사용되는 증폭 회로에 관한 발명이다.
WiMAX 등의 무선 주파수 신호를 증폭시키는 MOS 트랜지스터는, 소자의 소형화가 요구되고 있다. 이 때문에, 증폭용 MOS 트랜지스터의 게이트 폭이나 게이트 길이는 제조시에 변동이 생긴다. 따라서, MOS 트랜지스터를 종속 접속하여 증폭시키면, 이득의 변동의 영향으로, 필요로 하는 이득을 얻을 수 없는 경우가 생긴다. MOS 트랜지스터의 이득 gain은 이하의 식 1로 나타낼 수 있다. 식 1에서, R은 MOS 트랜지스터에 연관되는 저항, gm은 상호 컨덕턴스를 나타내고 있다.
gain=gmㆍR (식 1)
상기 식에서, MOS 트랜지스터의 이득은 상호 컨덕턴스 gm을 보상함으로써 이득을 일정하게 할 수 있다. 따라서, 종래에는 MOS 트랜지스터의 상호 컨덕턴스를 보상하는 상호 컨덕턴스 보상 회로를 증폭 회로에 설치하였다.
도 1에 상호 컨덕턴스 보상 회로를 설치한 증폭 회로의 구성을 나타낸다. 증폭 회로는 증폭부(9)와 제1 상호 컨덕턴스 보상 회로(7)와 제2 상호 컨덕턴스 보상 회로(8)와 회로간의 접속을 위한 MOS 트랜지스터(4, 5, 6)를 구비하고 있다.
증폭부(9)는, 제1 MOS 트랜지스터(1), 제2 MOS 트랜지스터(2), 제3 MOS 트랜지스터(3)와 제1 인덕터(15)와 제2 인덕터(16)를 구비하고 있다. 제1 인덕터(15)와 제2 인덕터(16)의 일단은 드레인측 전압원 AVD에 각각 접속되어 있다. 제1 인덕터(15)와 제2 인덕터(16)의 타단은 제2 MOS 트랜지스터(2)와 제3 MOS 트랜지스터(3)의 드레인에 각각 접속되어 있다. 제2 MOS 트랜지스터(2)와 제3 MOS 트랜지스터(3)의 소스는 제1 MOS 트랜지스터(1)의 드레인과 접속되어 있다. 제2 MOS 트랜지스터(2)와 제3 MOS 트랜지스터(3)의 게이트에 입력 신호를 각각 입력한다. 제1 MOS 트랜지스터(1)의 소스는 그라운드 AVS와 접속되어 있다.
제1 상호 컨덕턴스 보상 회로(7)의 일단은 드레인측 전압원 AVD에 접속되어 있다. 제1 상호 컨덕턴스 보상 회로(7)는 상호 컨덕턴스를 일정하게 제어하기 위한 전류를 발생시키는 회로이다. 제1 상호 컨덕턴스 보상 회로(7)의 타단은 제4 MOS 트랜지스터(4)의 드레인에 접속되어 있다. 제4 MOS 트랜지스터(4)의 소스는 그라운드 AVS와 접속되어 있다. 제4 MOS 트랜지스터(4)의 게이트는 제4 MOS 트랜지스터(4)의 드레인과 접속되어 있다. 또한, 제4 MOS 트랜지스터(4)의 게이트는 제1 MOS 트랜지스터(1)의 게이트에 접속되어 있다.
제2 상호 컨덕턴스 보상 회로(8)의 일단은 드레인측 전압원 AVD에 접속되어 있다. 제2 상호 컨덕턴스 보상 회로(8)는 상호 컨덕턴스를 일정하게 제어하기 위한 전류를 발생시키는 회로이다. 제2 상호 컨덕턴스 보상 회로(8)의 타단은 제5 MOS 트랜지스터(5)의 드레인에 접속되어 있다. 제5 MOS 트랜지스터(5)의 소스는 제6 MOS 트랜지스터(6)의 드레인에 접속되어 있다. 제6 MOS 트랜지스터(6)의 소스는 그 라운드 AVS와 접속되어 있다. 제6 MOS 트랜지스터(6)의 게이트는 제1 MOS 트랜지스터(1)의 게이트와 제4 MOS 트랜지스터의 게이트에 접속되어 있다. 제5 MOS 트랜지스터(5)의 게이트는 제5 MOS 트랜지스터(5)의 드레인과 접속되어 있다. 또한, 제5 MOS 트랜지스터(5)의 게이트는, 저항(17, 18)을 통해, 제2 및 제3 MOS 트랜지스터(2 및 3)의 게이트에 각각 접속한다.
제1 상호 컨덕턴스 보상 회로(7)는 제1 MOS 트랜지스터(1)의 상호 컨덕턴스 gm이 일정해지도록 류를 작성하고, 제4 MOS 트랜지스터(4)에 의해 제1 MOS 트랜지스터(1)에 바이어스를 미러링한다.
제2 상호 컨덕턴스 보상 회로(8)는 제2 MOS 트랜지스터(2) 및 제3 MOS 트랜지스터(3)의 상호 컨덕턴스 gm이 일정해지도록 전류를 작성하고, 제5 MOS 트랜지스터(5)에 의해 제2 MOS 트랜지스터(2) 및 제3 MOS 트랜지스터(3)에 바이어스를 미러링한다.
MOS 트랜지스터의 미세화가 진행됨에 따라, MOS 트랜지스터의 게이트 폭과 게이트 길이의 제조 오차는 커져, 도 2에 나타낸 바와 같이 상호 컨덕턴스 gm의 차이가 되어 나타난다. 도 2는 도 1의 회로의 특성을 나타낸다. 도 2에서, 최대값 특성 Max는 가장 상호 컨덕턴스가 큰 MOS 트랜지스터를 나타낸다. 최소값 특성 Min은 가장 상호 컨덕턴스가 작은 MOS 트랜지스터를 나타낸다. Typ는 표준값 특성의 상호 컨덕턴스의 MOS 트랜지스터를 나타낸다. 표준값 특성 Typ은 설계 단계에서 설정한 게이트 전극 폭, 게이트 전극의 길이에 기초한 특성이다. 여기서 오버드라이브 전압 Vod=게이트 소스 전압 Vgs-임계값 전압 Vth로 한다.
도 2에서, 최소값 특성 Min과 같이, 표준값 특성 Typ의 상호 컨덕턴스 gm으로부터 저하된 MOS 트랜지스터의 이득을 보상하기 위해서는, 오버드라이브 전압 Vod를 증가시켜야 한다. 바이어스만으로 각 MOS 트랜지스터의 상호 컨덕턴스 gm을 보상하기 위해서는 Vod=Vod0이 될 때까지 Vgs를 높여야 한다. 그러나, 도 2에 나타낸 바와 같이, Vod=Vod0까지 높여도, 표준값 특성 Typ보다 크고 상호 컨덕턴스 gm이 밑도는 최소값 특성 Min의 특성을 갖는 MOS 트랜지스터는, 상호 컨덕턴스 gm이 표준값 특성 Typ의 상호 컨덕턴스 gm1까지 Vgs를 높일 수 없다. 따라서, 상호 컨덕턴스 gm이 저하되었을 때 MOS 트랜지스터의 게이트-소스 전압 Vgs를 제어하는 것만으로는, 이득을 보상하는 것이 불가능한 경우가 생긴다.
한편, 최대값 특성 Max와 같이, 표준값 특성 Typ로부터 상호 컨덕턴스 gm이 증가하고 있는 MOS 트랜지스터의 경우, 이득을 보상하기 위해서는 게이트 소스 전압 Vgs를 저하하여 Vod=Vod2가 되도록 Vgs를 제어해야 한다. 이 경우, 상호 컨덕턴스 gm을 보상하는 것은 가능하지만, 오버드라이브 전압 Vod가 작아져 버려, 선형으로 증폭시킬 수 있는 입력 신호의 진폭이 감소해 버린다. 즉, 상호 컨덕턴스 gm을 보상함으로써 선형성이 열화되어 버린다.
제조 프로세스의 영향으로 소자에 변동이 생기면, 게이트-소스 전압 Vgs를 제어하는 것만으로는, MOS 트랜지스터의 이득과 선형성의 보상을 양립시킬 수 없다.
증폭부(9)의 이득 변동을 바이어스 제어하는 기술로서, 특허문헌 1이 알려져 있다.
특허문헌 1 : 일본 특허 공개 2000-174568호 공보
(발명의 개시)
(발명이 해결하고자 하는 과제)
본 발명의 목적은 MOS 트랜지스터의 제조 변동에 따른 특성을 보상할 때, 이득의 선형성 보상과 이득 보상을 양립시킨 증폭 회로를 제공하는 것이다.
(과제를 해결하기 위한 수단)
상기 과제를 해결하기 위한 수단으로서, 증폭 회로는, 증폭부와 전류 제어 회로를 구비한다. 증폭부는 출력 특성의 게인 보상을 하는 게인 보상용 MOS 트랜지스터와, 출력 특성의 선형성을 보상하는 선형성 보상용 MOS 트랜지스터를 구비한다. 게인 보상용 MOS 트랜지스터의 소스와 선형성 보상용 MOS 트랜지스터의 드레인은 접속되어 있다. 선형성 보상용 MOS 트랜지스터의 게이트에 입력 신호를 부여하고, 게인 보상용 MOS 트랜지스터의 드레인을 출력으로 한다. 전류 제어 회로는 게인 보상용 MOS 트랜지스터의 드레인-소스 사이에 미리 정한 전류를 흘리고, 또한 선형성 보상용 MOS 트랜지스터의 드레인-소스 사이에 미리 정한 전류를 흘리도록 제어한다.
(발명의 효과)
본 발명에 의하면, 증폭 회로에서, MOS 트랜지스터의 제조 변동에 의한 특성을 보상할 때, 이득의 선형성 보상과 이득 보상을 양립시킬 수 있다.
도 1은 상호 컨덕턴스 보상 회로를 설치한 증폭 회로를 나타낸 도면.
도 2는 도 1의 회로의 특성을 나타낸 도면.
도 3은 본 발명의 바이어스 회로를 갖는 증폭 회로를 나타낸 도면.
도 4는 제2, 제3 MOS 트랜지스터의 선형성 보상을 설명하기 위한 특성도.
도 5는 제4, 제5 MOS 트랜지스터의 이득 보상을 설명하기 위한 특성도.
(부호의 설명)
1 : 제1 MOS 트랜지스터 2 : 제2 MOS 트랜지스터
3 : 제3 MOS 트랜지스터 9 : 증폭부
15 : 제1 인덕터 16 : 제2 인덕터
21 : 제4 MOS 트랜지스터 22 : 제5 MOS 트랜지스터
23 : 제7 MOS 트랜지스터 24 : 제8 MOS 트랜지스터
25 : 제9 MOS 트랜지스터 26 : 제10 MOS 트랜지스터
27 : 제11 MOS 트랜지스터 28 : 제12 MOS 트랜지스터
31 : 제1 Vod 일정 제어 회로 32 : 제2 Vod 일정 제어 회로
33 : 상호 컨덕턴스 일정 제어 회로
(발명을 실시하기 위한 최선의 형태)
이하, 도면을 참조하여 본 발명의 실시형태에 관해 설명한다. 실시형태의 구성은 예시이며, 본 발명은 실시형태의 구성에 한정되지 않는다.
[회로 구성]
본 발명의 바이어스 회로를 갖는 증폭 회로를 도 3에 나타낸다. 도 3의 증폭 회로는 증폭부(9)와 그 바이어스를 제어하는 회로로 구성한다.
증폭부(9)는 제1 MOS 트랜지스터(1), 제2 MOS 트랜지스터(2), 제3 MOS 트랜지스터(3), 제4 MOS 트랜지스터(21), 제5 MOS 트랜지스터(22), 제7 MOS 트랜지스터(23), 제8 MOS 트랜지스터(24), 제1 인덕터(15)와 제2 인덕터(16)를 구비하고 있다.
제1 인덕터(15)와 제2 인덕터(16)의 일단은 드레인측 전압원 AVD에 각각 접속되어 있다. 제1 인덕터(15)와 제2 인덕터(16)의 타단은 제4 MOS 트랜지스터(21)와 제5 MOS 트랜지스터(22)의 드레인에 각각 접속되어 있다. 제4 MOS 트랜지스터(21)와 제5 MOS 트랜지스터(22)의 드레인은 증폭부의 출력으로 되어 있다. 따라서, 제4 MOS 트랜지스터(21)와 제5 MOS 트랜지스터(22)로 출력 트랜지스터 회로를 구성하고 있다. 회로 시동시에 동작하도록, 본 실시예는 제4 MOS 트랜지스터(21)와 제5 MOS 트랜지스터(22)의 게이트에 바이어스 전압 B1을 부여한다.
제4 MOS 트랜지스터(21)의 소스는 제2 MOS 트랜지스터(2)의 드레인에 접속되어 있다. 제5 MOS 트랜지스터(22)의 소스는 제3 MOS 트랜지스터(3)의 드레인에 접속되어 있다. 제2 MOS 트랜지스터(2)와 제3 MOS 트랜지스터(3)의 소스는 제1 MOS 트랜지스터(1)의 드레인에 접속되어 있다. 제2 MOS 트랜지스터(2)와 제3 MOS 트랜지스터(3)의 게이트는 입력 신호를 각각 입력하고 있다. 제2 MOS 트랜지스터(2)와 제3 MOS 트랜지스터(3)는 입력 트랜지스터 회로를 구성하고 있다. 회로 시동시에 동작하도록, 본 실시예는 제2 MOS 트랜지스터(2)와 제3 MOS 트랜지스터(3)의 게이 트에 바이어스 전압 B2를 부여한다.
제1 Vod 일정 제어 회로(31)는 오버드라이브 전압 Vod를 일정하게 제어하기 위한 전류를 발생시키는 회로이다. 제1 Vod 일정 제어 회로(31)의 일단은 드레인측 전압원 AVD와 접속되어 있다. 제1 Vod 일정 제어 회로(31)의 타단은 제6 MOS 트랜지스터(4)의 드레인에 접속되어 있다. 제6 MOS 트랜지스터(4)의 소스는 그라운드 AVS와 접속되어 있다. 제6 MOS 트랜지스터(4)의 게이트는 제6 MOS 트랜지스터(4)의 드레인과 접속되어 있다. 또한, 제6 MOS 트랜지스터(4)의 게이트는 제1 MOS 트랜지스터(1)의 게이트와 제12 MOS 트랜지스터(28)의 게이트에 접속되어 있다.
제7 MOS 트랜지스터(23)와 제8 MOS 트랜지스터(24)의 드레인은 드레인측 전압원 AVD와 접속되어 있다. 제7 MOS 트랜지스터(23)의 소스는 제2 MOS 트랜지스터(2)의 드레인과 접속되어 있다. 제8 MOS 트랜지스터(24)의 소스는 제3 MOS 트랜지스터(3)의 드레인과 접속되어 있다. 제7 MOS 트랜지스터(23)와 제8 MOS 트랜지스터(24)는 제4 MOS 트랜지스터(21)와 제5 MOS 트랜지스터(22)에 소정의 전류 외에는 흘리지 않도록, 전류를 바이패스하는 바이패스부를 구성하고 있다.
따라서, 제7 MOS 트랜지스터(23)와 제4 MOS 트랜지스터(21)의 드레인-소스간 전류의 합성 전류가 제2 MOS 트랜지스터(2)의 드레인-소스간 전류가 된다. 또한, 제8 MOS 트랜지스터(24)와 제5 MOS 트랜지스터(22)의 드레인-소스간 전류의 합성 전류가 제3 MOS 트랜지스터(3)의 드레인-소스간 전류가 된다.
제9 MOS 트랜지스터(25)의 드레인은 드레인측 전압원 AVD와 접속되어 있다. 제9 MOS 트랜지스터(25)의 소스는 제11 MOS 트랜지스터(27)의 드레인과 접속되어 있다.
제2 Vod 일정 제어 회로(32)는 오버드라이브 전압 Vod를 일정하게 제어하기 위한 전류를 발생시키는 회로이다. 제2 Vod 일정 제어 회로(32)의 한쪽 단자는 드레인측 전압원 AVD와 접속되어 있다. 제10 MOS 트랜지스터(26)의 드레인은 제2 Vod 일정 제어 회로(32)의 다른쪽 단자에 접속되어 있다. 제10 MOS 트랜지스터(26)의 게이트는 제2 Vod 일정 제어 회로(32)의 다른쪽 단자에 접속되어 있다. 제10 MOS 트랜지스터(26)의 소스는 제11 MOS 트랜지스터(27)의 드레인에 접속되어 있다.
제11 MOS 트랜지스터(27)의 게이트는 저항(17 및 18)을 통해 제2 MOS 트랜지스터(2)의 게이트와 제3 MOS 트랜지스터(3)의 게이트에 각각 접속되어 있다. 제11 MOS 트랜지스터(27)의 소스는 제12 MOS 트랜지스터(28)의 드레인과 접속되어 있다. 제12 MOS 트랜지스터(28)의 게이트는 제1 MOS 트랜지스터(1)의 게이트와 제6 MOS 트랜지스터(4)의 게이트와 접속되어 있다. 제12 MOS 트랜지스터(28)의 소스는 그라운드 AVS와 접속되어 있다.
상호 컨덕턴스 일정 제어 회로(33)는 상호 컨덕턴스 gm을 일정하게 제어하는 전류를 발생시키는 회로이다. 상호 컨덕턴스 일정 제어 회로(33)의 일단은 제2 Vod 일정 제어 회로의 타단에 접속되어 있다. 상호 컨덕턴스 일정 제어 회로(33)의 타단은 그라운드 AVS와 접속되어 있다.
이 증폭 회로에서, 선형성을 보상하기 위해 제2 MOS 트랜지스터(2)와 제3 MOS 트랜지스터(3)의 Vod를 일정하게 유지하고, 이득을 보상하기 위해 제4 MOS 트랜지스터(21)와 제5 MOS 트랜지스터(22)의 상호 컨덕턴스 gm을 일정하게 유지함으 로써, 이득 보상과 선형성 보상을 양립시킨다.
[회로 특성]
상호 컨덕턴스 gm이 설계 최소값 특성 Min일 때부터, 어떤 상태 A가 된 경우, 어떻게 이득 보상과 선형성 보상을 양립시킬지를 이하에 설명한다. 도 4는 선형성 보상을 설명하기 위한 도면이고, 도 5는 이득 보상을 설명하기 위한 도면이다. 도 4, 도 5에서, 설계 최소값 특성 Min은 설계시의 가장 상호 컨덕턴스가 작은 MOS 트랜지스터의 특성을 나타낸다. 어떤 상태 A는 제조 프로세스후의 실제 MOS 트랜지스터의 특성을 나타낸다.
도 4를 이용하여, 선형성 보상을 행하기 위한 오버드라이브 전압 Vod 일정 제어에 관해 설명한다. 선형성 보상을 행하기 위한 제2 MOS 트랜지스터(2)와 제3 MOS 트랜지스터(3)에 필요한 전류 I는 이하의 식이 된다.
I=βㆍVod2 (식 2)
계수 β는 이하의 식으로 나타낼 수 있다.
β=(μㆍCoㆍW)/(2L) (식 3)
여기서의 μ는 전자의 이동 속도, Co는 단위 면적당 게이트 절연막이 갖는 용량, W는 게이트 절연막의 폭, L은 게이트 절연막의 길이를 나타내고 있다.
식 1을 상호 컨덕턴스로 치환하면 식 4가 된다.
gm=2βㆍVod (식 4)
도 4의 특성을 기초로 각 특성의 포인트를 이하에 정의한다. 상호 컨덕턴스 gm의 설계 최소값 특성 Min의 특성에서의 상호 컨덕턴스 gm, 전류 I, 계수 β, 오버드라이브 전압 Vod를 각각 상호 컨덕턴스 gm0, I0, β0, Vod0으로 정의한다. 어떤 상태 A에서의, 상호 컨덕턴스 gm, 전류 I, 계수 β, 오버드라이브 전압 Vod를 각각 gm1, I1, β1, Vod0로 정의한다. 또한, 특정한 오버드라이브 전압의 조건하에서, 상호 컨덕턴스 gm의 설계 최소값 특성 Min일 때 제2 MOS 트랜지스터(2)와 제3 MOS 트랜지스터(3)에 흐르는 전류를 1, 어떤 상태 A에 흐르는 전류를 k로 정의한다. 어떤 상태 A와 설계 최소값 특성 Min의 오버드라이브 전압 Vod가 동일한 것은, 오버드라이브 전압 Vod0으로 일정하게 제어하는 것을 의미하고 있다.
k/1=I1/I0 (식 5)
식 2를 기초로 식 6을 성립시킨다.
k=I1/I0=(β1/β0)ㆍ(Vod0/Vod0) (식 6)
k=(β1/β0)1 (식 7)
k=β1/β0 (식 8)
식 5와 식 8에서, 설계 최소값 특성 Min와 어떤 상태 A의 전류의 비는, 증폭을 행하는 MOS 트랜지스터의 계수의 비와 동일하다. 선형성 보상을 행하기 위한 오버드라이브 전압 Vod를 일정하게 하기 위해서는, MOS 트랜지스터는 k의 전류가 흐르면 식 8을 만족한다.
도 5에 기초하여, 제4와 제5 MOS 트랜지스터의 이득 보상을 행하기 위한 상호 컨덕턴스 gm 보상 회로에 흐르는 전류는 이하와 같이 나타낼 수 있다. 설계 최소값 특성 Min의 상호 컨덕턴스 gm, 오버드라이브 전압 Vod를 gm0, Vod0, 어떤 상 태 A의 상호 컨덕턴스 gm, 오버드라이브 전압 Vod를 gm1, Vod1로 한다. 어떤 상태 A와 최소값 특성 Min의 상호 컨덕턴스 gm을 나누어 1이 되는 것은, gm이 동일한 값인 것을 나타내고 있다. 즉, 상호 컨덕턴스 gm0으로 일정하게 제어하는 것을 의미하고 있다.
1=gm1/gm0=(β1/β0)(Vod1/Vod0) (식 9)
식 8을 대입하여 식 10으로 한다.
1=gm1/gm0=k(Vod1/Vod0) (식 10)
Vod1/Vod0=1/k (식 11)
각 특성에서의 전류값은 식 12와 식 13으로 나타낼 수 있다.
Igm1=β1ㆍVod12 (식 12)
Igm0=β0ㆍVod02 (식 13)
제어에 필요한 전류는 식 14로 나타낼 수 있다.
Igm1/Igm0=(β1/β0)ㆍ(Vod12/Vod02) (식 14)
식 8과 식 11을 식 14에 대입하여 식 15로 한다.
Igm1/Igm0=k(1/k)2 (식 15)
Igm1/Igm0=1/k (식 16)
식 16에서 오버드라이브 전압 Vod를 일정하게 한 경우, 상호 컨덕턴스 gm을 보상하기 위해서는, MOS 트랜지스터에 1/k의 전류가 흐르면 된다.
[회로 동작]
상기 전류값에 대한 생각에서, 오버드라이브 전압 Vod를 일정하게 유지하기 위해, 제2 Vod 일정 제어 회로(32)에 k의 전류를 흘린다. 이 조건하에, 상호 컨덕턴스 일정 제어 회로(33)는 1/k의 전류를 흘리는 구성으로 한다. 또 제1 Vod 일정 제어 회로(31)는 증폭을 행하는 선형성 보상을 하는 MOS 트랜지스터에 흐르는 전류의 값을 합한 전류값 2k를 흘리는 구성으로 한다. 단, 본 실시예에서는 제6 MOS 트랜지스터(4)와 제1 MOS 트랜지스터(1)의 미러비가 1이기 때문에, 전류값은 2k가 된다. 그러나, 제6 MOS 트랜지스터(4)와 제1 MOS 트랜지스터(1)의 미러비를 바꾸면 nk로 할 수도 있다. (n은 미러비에 맞춘 임의의 값을 취할 수 있다.) 따라서, 제1 Vod 일정 제어 회로(31)는 2k의 전류를 발생시키고, 제6 MOS 트랜지스터(4)를 통해, 제1 MOS 트랜지스터(1)와 제12 MOS 트랜지스터(28)에 바이어스를 미러링한다. 제1 MOS 트랜지스터(1)와 제6 MOS 트랜지스터(4)는 게이트 절연막의 폭 및 길이가 동일한 것을 사용하기 때문에, 2k의 전류가 흐른다. 제12 MOS 트랜지스터(28)는 게이트 절연막의 폭 및 길이가 제1 MOS 트랜지스터(1)와 제6 MOS 트랜지스터(4)와는 상이한 것을 이용함으로써 k의 전류가 흐른다.
제2 Vod 일정 제어 회로(32)는 상호 컨덕턴스 일정 제어 회로(33)와 직렬 접속되어 있다. 따라서, 차분의 전류 k-(1/k)는 상호 컨덕턴스 일정 제어 회로(33)와 병렬로 설치한 제10 MOS 트랜지스터(26)의 드레인-소스 전류가 된다. 제10 MOS 트랜지스터(26)의 바이어스는 제7 MOS 트랜지스터(23)와 제8 MOS 트랜지스터(24)에 미러링된다. 따라서, 제7 MOS 트랜지스터(23)와 제8 MOS 트랜지스터(24)에는 전류 k-(1/k)가 흐른다.
제11 MOS 트랜지스터(27)의 소스는 제12 MOS 트랜지스터(28)의 드레인에 접속되어 있기 때문에, 제11 MOS 트랜지스터(27)의 드레인-소스는 전류 k가 흐른다. 따라서, 제9 MOS 트랜지스터(25)는 제10 MOS 트랜지스터(26)의 드레인-소스 전류 k-(1/k)와 제11 MOS 트랜지스터(27)의 드레인-소스 전류 k의 차분 전류 1/k가 흐른다.
제9 MOS 트랜지스터(25)의 바이어스는 제4 MOS 트랜지스터(21)와 제5 MOS 트랜지스터(22)에 미러링된다. 따라서, 제4 MOS 트랜지스터(21)와 제5 MOS 트랜지스터(22)에는 전류 1/k가 흐른다.
즉, 제2 MOS 트랜지스터(2)와 제3 MOS 트랜지스터(3)의 Vod를 일정하게 유지하고자 하면, 제4 MOS 트랜지스터(21)와 제5 MOS 트랜지스터(22)의 전류값이 k가 되어, 상호 컨덕턴스 gm을 일정하게 유지할 수 없다. 따라서 상호 컨덕턴스 gm을 일정하게 유지하기 위해, 불필요한 전류를 제7 MOS 트랜지스터(23)와 제8 MOS 트랜지스터(24)에 흘린다. 이에 따라, 제4 MOS 트랜지스터(21)와 제5 MOS 트랜지스터(22)의 gm을 일정하게 하는 데 필요한 전류 1/k를 흘려, 상호 컨덕턴스 gm을 보상한다. 이에 따라 증폭기의 상호 컨덕턴스 gm이 보상되고, 이득도 보상할 수 있다.
상기 실시예에서는, 증폭부와 증폭부에 바이어스를 부여하는 회로의 전류의 관계는 일대일로 설정하고 있다. 그러나, 증폭부에 흐르는 전류를 k 및 1/k로 설정할 수 있다면, 증폭부에 바이어스를 부여하는 회로에 흐르는 전류는 k 및 1/k에 한 정되지 않는다. 예를 들어, 제9 MOS 트랜지스터(25), 제10 MOS 트랜지스터(26), 제11 MOS 트랜지스터(27), 제12 MOS 트랜지스터(28)의 제6 MOS 트랜지스터(4)의 β를 선택하는 것과, 제1과 제2 Vod 일정 제어 회로(31, 32)의 전류값과 상호 컨덕턴스 일정 제어 회로(33)의 전류값을 선택함으로써, 증폭부와 증폭부에 바이어스를 부여하는 회로의 전류의 관계를 1대N의 관계로 할 수 있다.
상술한 실시형태는 이하의 발명을 개시한다. 이하의 발명은, 필요에 따라 적절하게 조합할 수 있다.

Claims (6)

  1. 출력 특성의 게인 보상을 하는 게인 보상용 MOS 트랜지스터와, 출력 특성의 선형성을 보상하는 선형성 보상용 MOS 트랜지스터를 구비하며, 상기 게인 보상용 MOS 트랜지스터의 소스와 상기 선형성 보상용 MOS 트랜지스터의 드레인을 접속하고, 상기 게인 보상용 MOS 트랜지스터의 드레인을 출력으로 하고, 상기 선형성 보상용 MOS 트랜지스터의 게이트에 입력 신호를 부여하는 증폭부와,
    상기 게인 보상용 MOS 트랜지스터의 드레인-소스 사이에 미리 정한 전류를 흘리고, 상기 선형성 보상용 MOS 트랜지스터의 드레인-소스 사이에 미리 정한 전류를 흘리도록 제어하는 바이어스 제어 회로
    를 포함하며,
    상기 바이어스 제어 회로는 상기 선형성 보상용 MOS 트랜지스터의 게이트-소스간 전압에서 임계값 전압을 뺀 값을 일정하게 유지 제어하는 것을 특징으로 하는 증폭 회로.
  2. 출력 특성의 게인 보상을 하는 게인 보상용 MOS 트랜지스터와, 출력 특성의 선형성을 보상하는 선형성 보상용 MOS 트랜지스터를 구비하며, 상기 게인 보상용 MOS 트랜지스터의 소스와 상기 선형성 보상용 MOS 트랜지스터의 드레인을 접속하고, 상기 게인 보상용 MOS 트랜지스터의 드레인을 출력으로 하고, 상기 선형성 보상용 MOS 트랜지스터의 게이트에 입력 신호를 부여하는 증폭부와,
    상기 게인 보상용 MOS 트랜지스터의 드레인-소스 사이에 미리 정한 전류를 흘리고, 상기 선형성 보상용 MOS 트랜지스터의 드레인-소스 사이에 미리 정한 전류를 흘리도록 제어하는 바이어스 제어 회로
    를 포함하며,
    상기 바이어스 제어 회로는, 상기 게인 보상용 MOS 트랜지스터의 드레인-소스 사이에 흐르는 전류 Ids를 일정하게 유지하거나, 상호 컨덕턴스 Gm을 일정하게 유지하도록 전류를 제어하는 것을 특징으로 하는 증폭 회로.
  3. 출력 특성의 게인 보상을 하는 게인 보상용 MOS 트랜지스터와, 출력 특성의 선형성을 보상하는 선형성 보상용 MOS 트랜지스터를 구비하며, 상기 게인 보상용 MOS 트랜지스터의 소스와 상기 선형성 보상용 MOS 트랜지스터의 드레인을 접속하고, 상기 게인 보상용 MOS 트랜지스터의 드레인을 출력으로 하고, 상기 선형성 보상용 MOS 트랜지스터의 게이트에 입력 신호를 부여하는 증폭부와,
    상기 게인 보상용 MOS 트랜지스터의 드레인-소스 사이에 미리 정한 전류를 흘리고, 상기 선형성 보상용 MOS 트랜지스터의 드레인-소스 사이에 미리 정한 전류를 흘리도록 제어하는 바이어스 제어 회로
    를 포함하며,
    상기 바이어스 제어 회로는, 상기 선형성 보상용 MOS 트랜지스터의 드레인-소스 사이에 흐르는 전류가 상기 게인 보상용 MOS 트랜지스터의 드레인-소스 사이에 흐르는 전류의 역수의 값이 되도록 전류를 제어하는 것을 특징으로 하는 증폭 회로.
  4. 출력 특성의 게인 보상을 하는 게인 보상용 MOS 트랜지스터와, 출력 특성의 선형성을 보상하는 선형성 보상용 MOS 트랜지스터를 구비하며, 상기 게인 보상용 MOS 트랜지스터의 소스와 상기 선형성 보상용 MOS 트랜지스터의 드레인을 접속하고, 상기 게인 보상용 MOS 트랜지스터의 드레인을 출력으로 하고, 상기 선형성 보상용 MOS 트랜지스터의 게이트에 입력 신호를 부여하는 증폭부와,
    상기 게인 보상용 MOS 트랜지스터의 드레인-소스 사이에 미리 정한 전류를 흘리고, 상기 선형성 보상용 MOS 트랜지스터의 드레인-소스 사이에 미리 정한 전류를 흘리도록 제어하는 바이어스 제어 회로
    를 포함하며,
    상기 증폭부는 상기 선형성 보상용 MOS 트랜지스터의 드레인-소스 사이에 흐르는 전류의 일부를 만드는 바이패스부를 구비하며,
    상기 선형성 보상용 MOS 트랜지스터의 드레인-소스 사이에 흐르는 전류는 상기 게인 보상용 MOS 트랜지스터의 드레인-소스 사이에 흐르는 전류와 바이패스부에 흐르는 전류를 가산한 전류인 것을 특징으로 하는 증폭 회로.
  5. 출력 특성의 게인 보상을 하는 게인 보상용 MOS 트랜지스터와, 출력 특성의 선형성을 보상하는 선형성 보상용 MOS 트랜지스터를 구비하며, 상기 게인 보상용 MOS 트랜지스터의 소스와 상기 선형성 보상용 MOS 트랜지스터의 드레인을 접속하고, 상기 게인 보상용 MOS 트랜지스터의 드레인을 출력으로 하고, 상기 선형성 보상용 MOS 트랜지스터의 게이트에 입력 신호를 부여하는 증폭부와,
    상기 게인 보상용 MOS 트랜지스터의 드레인-소스 사이에 미리 정한 전류를 흘리고, 상기 선형성 보상용 MOS 트랜지스터의 드레인-소스 사이에 미리 정한 전류를 흘리도록 제어하는 바이어스 제어 회로
    를 포함하며,
    상기 바이어스 제어 회로는 상기 선형성 보상용 MOS 트랜지스터의 오버드라이브 전압 Vod를 일정하게 하기 위한 제1 전류원과,
    상기 게인 보상용 MOS 트랜지스터의 상호 컨덕턴스 Gm을 일정하게 하기 위한 제2 전류원
    을 구비한 것을 특징으로 하는 증폭 회로.
  6. 삭제
KR1020097020864A 2007-03-30 2007-03-30 증폭 회로 KR101148741B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2007/057191 WO2008126282A1 (ja) 2007-03-30 2007-03-30 増幅回路

Publications (2)

Publication Number Publication Date
KR20100005066A KR20100005066A (ko) 2010-01-13
KR101148741B1 true KR101148741B1 (ko) 2012-05-25

Family

ID=39863463

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097020864A KR101148741B1 (ko) 2007-03-30 2007-03-30 증폭 회로

Country Status (5)

Country Link
US (1) US8283980B2 (ko)
EP (1) EP2144366B1 (ko)
JP (1) JP5126221B2 (ko)
KR (1) KR101148741B1 (ko)
WO (1) WO2008126282A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230166402A (ko) * 2022-05-30 2023-12-07 케이티엠엔지니어링(주) 차륜형 장갑차의 결함 예방을 위한 진단 시스템

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005523632A (ja) * 2002-04-19 2005-08-04 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 電子増幅回路
JP2005341149A (ja) * 2004-05-26 2005-12-08 Sony Corp 差動増幅回路
JP2006174033A (ja) * 2004-12-15 2006-06-29 Toshiba Corp 演算増幅回路、サンプルホールド回路及びフィルタ回路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2691632B2 (ja) * 1990-03-28 1997-12-17 三菱電機株式会社 ゲイン可変型増幅回路
US5442274A (en) * 1992-08-27 1995-08-15 Sanyo Electric Company, Ltd. Rechargeable battery charging method
JP3219346B2 (ja) * 1994-02-18 2001-10-15 アルプス電気株式会社 自動利得制御増幅器
KR970706638A (ko) * 1995-08-10 1997-11-03 이데이 노브유끼 충전방법, 충전장치 및 집적회로(charging method, charging device and integrated circuit)
US5991171A (en) * 1998-02-05 1999-11-23 Pi Electronics (H.K.) Ltd. DC-to-DC converters
JP3841195B2 (ja) * 1998-12-02 2006-11-01 富士通株式会社 差動増幅器
GB2334163B (en) * 1999-06-10 2001-02-21 Mitel Semiconductor Ltd Variable transconductance amplifier
JP2001292043A (ja) * 2000-04-06 2001-10-19 New Japan Radio Co Ltd 可変利得増幅回路
JP4453172B2 (ja) * 2000-07-28 2010-04-21 ソニー株式会社 電源装置及び電源システム
JP2002076800A (ja) * 2000-08-30 2002-03-15 Nec Corp 電圧減算・加算回路及びそれを実現するｍｏｓ差動増幅回路
US6670848B2 (en) * 2001-08-15 2003-12-30 Broadcom Corporation Method and system for implementing autonomous automatic gain control in a low noise broadband distribution amplifier
JP3578124B2 (ja) * 2001-08-31 2004-10-20 ソニー株式会社 スイッチング電源装置
KR100961763B1 (ko) * 2002-02-15 2010-06-07 소니 주식회사 스위칭 전원회로
JP2004153983A (ja) * 2002-11-01 2004-05-27 Sharp Corp スイッチング電源装置
GB2403609A (en) * 2003-07-01 2005-01-05 Univ Leicester Pulse charging an electrochemical device
US7057460B2 (en) * 2004-06-29 2006-06-06 Rambus, Inc. Differential amplifier with adaptive biasing and offset cancellation
US7265999B2 (en) * 2005-04-06 2007-09-04 Matsushita Electric Industrial Co., Ltd. Power supply regulator circuit and semiconductor device
DE102006022845B4 (de) * 2005-05-23 2016-01-07 Infineon Technologies Ag Ansteuerschaltung für eine Schaltereinheit einer getakteten Leistungsversorgungsschaltung und Resonanzkonverter

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005523632A (ja) * 2002-04-19 2005-08-04 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 電子増幅回路
JP2005341149A (ja) * 2004-05-26 2005-12-08 Sony Corp 差動増幅回路
JP2006174033A (ja) * 2004-12-15 2006-06-29 Toshiba Corp 演算増幅回路、サンプルホールド回路及びフィルタ回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230166402A (ko) * 2022-05-30 2023-12-07 케이티엠엔지니어링(주) 차륜형 장갑차의 결함 예방을 위한 진단 시스템
KR102644631B1 (ko) 2022-05-30 2024-03-08 케이티엠엔지니어링(주) 차륜형 장갑차의 결함 예방을 위한 진단 시스템

Also Published As

Publication number Publication date
JPWO2008126282A1 (ja) 2010-07-22
EP2144366B1 (en) 2012-10-24
EP2144366A1 (en) 2010-01-13
KR20100005066A (ko) 2010-01-13
JP5126221B2 (ja) 2013-01-23
WO2008126282A1 (ja) 2008-10-23
US20100039178A1 (en) 2010-02-18
US8283980B2 (en) 2012-10-09
EP2144366A4 (en) 2011-03-30

Similar Documents

Publication Publication Date Title
JP6204772B2 (ja) カスコード増幅器
US7248116B2 (en) Differential amplifiers
JP2009105810A (ja) 増幅装置及びバイアス回路
JP2009540555A (ja) トランジスタデバイスにおける逆短チャネル効果を利用する装置および方法
US7948314B2 (en) Tunable linear operational transconductance amplifier
US7705663B2 (en) Semiconductor integrated circuit
US7855601B2 (en) Semiconductor device
KR0177511B1 (ko) 선형 cmos 출력단
US20080169847A1 (en) Driver and driver/receiver system
US20180329443A1 (en) Current mirror device and related amplifier circuit
JP2009105811A (ja) 増幅装置及びＧｍ補償バイアス回路
WO2005050834A1 (ja) Ａｍ中間周波可変利得増幅回路、可変利得増幅回路及びその半導体集積回路
US7859339B2 (en) Differential amplification circuit
US20180337646A1 (en) Operational amplifier circuit using variable bias control
KR101148741B1 (ko) 증폭 회로
US9246455B2 (en) Three stage amplifier
JP5215676B2 (ja) 可変利得増幅器
US20060267568A1 (en) Voltage regulating circuit and method thereof
US9294044B2 (en) Bias circuit and amplifier
US8089316B2 (en) Wideband active circuit with feedback structure
US7629835B2 (en) Bias circuit
US6566959B2 (en) Amplifier circuit having a particular biasing arrangement
US8665015B1 (en) Power amplifier circuit
KR20090032921A (ko) 고 선형성 트랜스컨덕턴스 증폭기
US7602169B1 (en) Input cancellation circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160419

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170420

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee