KR100468355B1 - 가변 이득 증폭기의 이득 파형의 기울기 및 오프셋 제어회로 - Google Patents

Abstract

본 발명은 가변 이득 증폭기의 이득 파형의 기울기 및 오프셋 제어 회로에 관한 것이다. 본 발명의 일실시예에 따른 기울기 및 오프셋 제어 회로는 기울기 제어부 및 오프셋 제어부를 포함하고, 인가되는 제어 신호의 기울기 및 오프셋을 제어하여 가변 이득 증폭기로 출력함으로써, 가변 이득 증폭기의 이득 파형을 제어할 수 있다. 본 발명의 일실시예에 따른 기울기 제어부는 제1 NMOS 트랜지스터, 제1 및 제2 PMOS 트랜지스터, 제1 저항 및 기울기 조정부를 포함하고, 기울기 조정부에 인가되는 기울기 제어 신호에 의하여 출력되는 제어 신호의 기울기를 제어한다. 본 발명의 일실시예에 따른 오프셋 제어 회로는 제1 및 제2 PMOS 트랜지스터, 차동 증폭기, 제2 저항 및 오프셋 조정부를 포함하고, 오프셋 조정부에 인가되는 오프셋 제어 신호에 의하여 출력되는 제어 신호의 오프셋을 제어한다. 상기와 같이, 가변 이득 증폭기에 기울기 및 오프셋 제어 회로를 구비함으로써, 무선 주파수 수신 장치의 RF 단의 이득 및 BB 단의 이득을 동일한 제어 신호에 의하여 각각 독립적으로 조정할 수 있고, 이로써, 수신 장치의 선형성 및 잡음 특성을 개선시킬 수 있다.

Description

가변 이득 증폭기의 이득 파형의 기울기 및 오프셋 제어 회로{Circuit for Controlling Slope and Offset of Gain Curve of Variable Gain Amplifier}

본 발명은 통신 시스템에 관한 것으로서, 더욱 상세하게는 통신 시스템에 사용되는 가변 이득 증폭기의 이득 파형의 기울기 및 오프셋을 제어하는 회로에 관한 것이다.

가변 이득 증폭기(Variable Gain Amplifier)는 이득을 조절함으로써 원하는 출력 신호 레벨을 유지하기 위하여 사용되는 장치를 말하며, 통상 무선 주파수 수신 장치에서 사용된다.

도 1은 종래의 무선 주파수 수신 장치를 도시한 블록도이다.

도 1에서 도시된 바와 같이, 대부분의 무선 주파수 수신 장치는 저잡음 증폭기(Low Noise Amplifier: 101), 믹서(Mixer: 103), 필터(Filter: 105), 기저 대역 증폭기(Baseband Amplifier: 107)를 포함한다.

저잡음 증폭기(101)는 안테나를 통해 수신된 무선 주파수 신호를 증폭시켜 믹서(103)에 인가한다. 믹서(103)는 증폭된 무선 주파수 신호를 국부 발진 신호(LO)와 믹싱하여 중간 주파수(IF) 또는 기저 대역(BB) 신호를 출력한다. 필터(105)는 믹서(103)에서 출력된 신호 중 원하는 대역의 신호만을 통과시키며, 기저 대역 증폭기(107)는 필터(105)를 통과한 신호를 증폭시킨다.

일반적으로, 무선 통신 시스템에 있어서, 저잡음 증폭기(101) 및 기저 대역 증폭기(107)는 수신된 신호의 전력 레벨에 따라서 그 이득을 가변시킬 수 있는 가변 이득 증폭기로 구현된다. 이 경우, 수신기의 총 이득은 저잡음 증폭기(101) 및 믹서(103)를 포함하는 RF(Radio Frequency) 단의 이득 및 필터(105) 및 기저 대역 증폭기(107)를 포함하는 BB(BaseBand) 단의 이득의 합으로 결정되며, 저잡음 증폭기(101) 및 기저 대역 증폭기(107)의 이득을 조절함으로써, 수신기의 RF 단의 이득 및 BB 단의 이득을 제어할 수 있다.

도 2a 내지 도 2c는 도 1에 도시된 무선 주파수 수신 장치의 예시적인 이득 파형을 도시한 것이다.

도 2a는 무선 주파수 수신 장치의 총 이득 곡선을 도시한 파형도이고, 도 2b 및 도 2c는 각각 RF 단 및 BB 단의 이득 곡선을 도시한 파형도이다.

도 2a 내지 도 2c에 도시된 바와 같이, 무선 주파수 수신 장치의 총 이득이 Vcmin에서 2dB인 경우, RF 단 및 BB 단의 이득은 Vcmin에서 모두 1dB가 된다. 이와마찬가지로, 무선 주파수 수신 장치의 총 이득이 Vcmax에서 20dB인 경우, RF 단 및 BB 단의 이득은 모두 Vcmax에서 10dB가 된다. 즉, 종래의 무선 주파수 수신 장치에 있어서, RF 단 및 BB 단의 이득은 각각 저잡음 증폭기(101) 및 기저 대역 증폭기(107)의 이득에 의하여 제어되며, 상기 저잡음 증폭기(101) 및 기저 대역 증폭기(107)의 이득은 동일한 제어 전압 Vc에 따라 서로 동일한 방향으로 변화하는 특성을 갖는다.

그러나, 무선 주파수 수신 장치에 있어서, 상기와 같은 이득 파형의 특성은, 후술하는 바와 같이, 수신 신호의 선형성을 저해하고, 수신 장치의 잡음 특성을 열화시키는 문제가 있었다.

즉, 잡음 특성의 측면에서 볼 때, 무선 주파수 수신 장치가 도 1에 도시된 바와 같이, 복수개의 블록으로 구현된 경우, 앞 블록의 이득이 클수록 잡은 특성은 좋아지게 된다. 따라서, 수신 장치의 잡음 특성을 개선시키기 위해서는 저잡음 증폭기(101)의 이득을 높여 RF 단의 이득을 증가시키고, 원하는 총 이득을 얻기 위해서 그만큼의 BB 단의 이득을 감소시켜야 한다.

이와는 반대로, 무선 주파수의 선형성 측면에서 살펴보면, 가변 이득 증폭기(101)의 이득을 높이면, 이 신호를 받아들이는 믹서(103) 및 기저 대역 증폭기(107)는 큰 신호에 대해서도 선형성이 좋아야 하는 부담이 생긴다. 따라서, 수신 장치의 선형성을 개선시키기 위해서는 저잡음 증폭기(101)의 이득을 감소시킴으로써, RF 단의 이득을 감소시키고, 기저 대역 증폭기(107)의 이득을 높임으로써, BB 단의 이득을 증가시켜야 한다.

따라서, 수신 신호의 전력 레벨이 높아 잡음 특성 보다는 높은 선형성이 요구되는 경우, 저잡음 증폭기(101)의 이득을 작게 하고, 기저 대역 증폭기(107)의 이득을 크게 함으로써 증폭기의 선형성을 개선시키는 것이 바람직하다. 이와는 반대로, RF 신호의 전력 레벨이 낮은 경우에는, 수신 신호와 잡음을 구별하는 것이 가장 중요한 문제가 된다. 즉, 잡음을 최소화 하기 위해서 저잡음 증폭기(101)의 이득을 크게 하고, 기저 대역 증폭기(107)의 이득을 작게 하는 것이 바람직하다.

상기 설명한 바와 같이, 수신 장치의 선형 특성을 위한 조건과 잡음 특성을 위한 조건은 서로 상반되며, 수신 장치의 선형성 또는 잡음 특성을 위해서는 저잡음 증폭기(101) 및 기저 대역 증폭기(107)의 이득은 서로 상반된 특성을 가져야 한다.

그러나, 종래의 무선 주파수 수신 장치에 있어서, 상기 설명한 바와 같이, 저잡음 증폭기(101)의 이득과 기저 대역 증폭기(107)의 이득은 동일한 제어 전압 Vc에 의하여 동일한 방향으로 변화됨으로써, 선형성 및 잡음 특성 면에서 우수한 성능을 발휘하지 못하는 문제가 있었다.

본 발명의 목적은 가변 이득 증폭기의 이득 파형의 기울기 및 오프셋을 제어하기 위한 것이다.

본 발명의 다른 목적은 동일한 제어 전압에 의하여 두개 이상의 가변 이득 증폭기의 이득이 서로 독립적으로 변화될 수 있도록 하기 위한 것이다.

본 발명의 또 다른 목적은 수신 장치의 선형성 및 잡음 특성을 수신 신호의전력 레벨에 따라서 제어하기 위한 것이다.

도 1은 종래의 무선 주파수 수신 장치를 도시한 블록도.

도 2a는 종래의 무선 주파수 수신 장치의 총 이득을 예시적으로 도시한 파형도.

도 2b는 종래의 무선 주파수 수신 장치에 포함된 RF 단의 이득 파형을 예시적으로 도시한 파형도.

도 2c는 종래의 무선 주파수 수신 장치에 포함된 BB 단의 이득 파형을 예시적으로 도시한 파형도.

도 3은 본 발명의 일실시예에 따른 무선 주파수 수신 장치를 도시한 블록도.

도 4는 도 3에 도시된 제1 및 제2 이득 제어부를 본 발명의 일실시예에 따라서 도시한 회로도.

도 5는 도 4에 도시된 제1 이득 제어부의 기울기 조정부 및 오프셋 조정부를 본 발명의 일실시예에 따라서 구체적으로 도시한 회로도.

도 6a는 본 발명의 일실시예에 따른 수신 장치에 있어서, 최소 이득점에서의 RF 단의 이득 파형의 변화를 도시한 파형도.

도 6b는 본 발명의 일실시예에 따른 수신 장치에 있어서, 최소 이득점에서의BB 단의 이득 파형의 변화를 도시한 파형도.

도 7a는 본 발명의 일실시예에 다른 수신 장치에 있어서, 최대 이득점에서의 RF 단의 이득 파형의 변화를 도시한 파형도.

도 7b는 본 발명의 일실시예에 다른 수신 장치에 있어서, 최대 이득점에서의 BB 단의 이득 파형의 변화를 도시한 파형도.

<도면의 주요한 부분에 대한 부호의 설명>

301: 제1 가변 이득 증폭기 303: 믹서

305: 필터 307: 제2 가변 이득 증폭기

4100: 기울기 제어부 5100: 오프셋 제어부

상기 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 기울기 제어 회로는, 입력단 및 출력단을 구비하고, 입력단에 인가된 제어 신호의 기울기를 제어하여 출력함으로써, 가변 이득 증폭기의 이득 파형의 기울기 특성을 제어하는 기울기 제어 회로에 있어서, 입력단을 형성하는 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 제1 단자에 인가되는 전압이 양의 값으로 커질수록 제2 단자에서 제3 단자로 흐르는 전류의 양이 증가하는 제1형의 증폭 소자, 제1 단자, 전원에 접속된 제2 단자, 및 제1형의 증폭 소자의 제2 단자에 접속된 제3 단자를 구비하고, 제1 단자에 인가되는 전압이 음의 값으로 작아질수록 제2 단자에서 제3 단자로 흐르는 전류의 양이 증가하는 제2형의 제1 증폭 소자, 제2 형의 제1 증폭 소자의 제1 단자에 접속되는 제1 단자, 전원에 접속되는 제2 단자, 및 출력단에 접속되는 제3 단자를 구비하고, 제1 단자에 인가되는 전압이 음의 값을 작아질수록 제2 단자에서 제3 단자로 흐르는 전류의 양이 증가하는 제2형의 제2 증폭 소자, 제2형의 제1 및 제2 증폭 소자의 제1 단자의 접속점 및 출력단간에 접속되고, 입력단에 인가되는 전압에 비례하여 출력단으로 흐르는 전류가 증가하되, 인가되는 기울기 제어 신호에 의하여 출력단으로 출력하는 전류의 양이 제어되는 기울기 조정부, 제1형의 증폭 소자의 제3 단자 및 접지간에 접속되는 제1 저항, 및 출력단 및 접지 간에 접속되는 제3 저항을 포함하고, 제2형의 제1 증폭 소자의 제1 단자 및 제3 단자는 서로 접속된다.

본 발명의 일실시예에 따른 기울기 제어 회로에 있어서, 기울기 조정부는 하나 이상의 제2형의 증폭 소자 및 스위치 수단을 구비하고, 제2형의 증폭 소자는 제2형의 제1 증폭 소자의 게이트에 접속되는 제1 단자, 전원에 접속되는 제2 단자, 및 스위치 수단의 일단에 접속되는 제3 단자를 구비하고, 제1 단자에 인가되는 전압이 음의 값으로 작아질수록 제2 단자에서 제3 단자로 흐르는 전류의 양이 증가하는 특성을 가지며, 스위치 수단의 타단은 출력단에 접속되며, 기울기 제어 신호에 의하여 온-오프가 제어된다.

본 발명의 일실시예에 따른 기울기 제어 회로에 있어서, 제1형의 증폭 소자는 nMOSFET이고, 제1 단자는 게이트, 제2 단자는 드레인, 제3 단자는 소오스이다.

본 발명의 일실시예에 따른 기울기 제어 회로에 있어서, 제2형의 증폭 소자는 pMOSFET이고, 제1 단자는 게이트, 제2 단자는 소오스, 제3 단자는 드레인이다.

본 발명의 일실시예에 따른 오프셋 제어 회로는, 입력단 및 출력단을 구비하고, 입력단에 인가된 제어 신호의 오프셋을 제어하여 출력함으로써, 가변 이득 증폭기의 이득 파형의 오프셋 특성을 제어하는 오프셋 제어 회로에 있어서, 입력단을 형성하는 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 제1 단자에 인가되는 전압이 양의 값으로 커질수록 제2 단자에서 제3 단자로 흐르는 전류의 양이 증가하는 제1형의 증폭 소자, 제1 단자, 전원에 접속된 제2 단자, 및 제1형의 증폭 소자의 제2 단자에 접속된 제3 단자를 구비하고, 제1 단자에 인가되는 전압이 음의 값으로 작아질수록 제2 단자에서 제3 단자로 흐르는 전류의 양이 증가하는 제2형의 제1 증폭 소자, 제2 형의 제1 증폭 소자의 제1 단자에 접속되는 제1 단자, 전원에 접속되는 제2 단자, 및 출력단에 접속되는 제3 단자를 구비하고, 제1 단자에 인가되는 전압이 음의 값을 작아질수록 제2 단자에서 제3 단자로 흐르는 전류의 양이 증가하는 제2형의 제2 증폭 소자, 제1형의 증폭 소자의 제3 단자 및 접지간에 접속되는 제1 저항, 출력단 및 접지간에 접속되는 제3 저항, 및 오프셋 제어부를 포함하고, 오프셋 제어부는 + 및 입력단에 인가된 신호의 차에 비례하여 출력단으로 출력되는 전압을 변동시키고, 입력단에는 기준 전압이 인가되는 차동 증폭기, 차동 증폭기의 출력단에 접속되는 제1 단자, 전원에 접속되는 제2 단자 및 제3 단자를 구비하고, 제1 단자에 인가되는 전압이 음의 값으로 작아질수록 제2 단자에서 제3 단자로 흐르는 전류의 양이 증가하는 제2형의 제3 및 제4 증폭 소자, 제2형의 제4 증폭 소자의 제1 단자 및 출력단 간에 접속되되, 인가되는 오프셋 제어 신호에 의하여 출력단으로 흐르는 전류의 양을 제어하는 오프셋 조정부, 및 제2형의 제3 증폭 소자의 제3 단자 및 접지 간에 접속되는 제2 저항을 포함하되, 상기 제2형의 제1 증폭 소자의 제1 단자 및 제2 단자는 서로 접속되고, 차동 증폭기의 + 입력단에는 제2형의 제3 증폭 소자의 제3 단자의 전압이 인가되며, 제2형의 제4 증폭 소자의 제3 단자는 출력단에 접속된다.

본 발명의 일실시예에 따른 오프셋 제어 회로에 있어서, 오프셋 조정부는 하나 이상의 제2형의 증폭 소자 및 스위치 수단을 구비하고, 제2형의 증폭 소자는 제2형의 제4 증폭 소자의 게이트에 접속되는 제1 단자, 전원에 접속되는 제2 단자, 및 스위치 수단의 일단에 접속되는 제3 단자를 구비하고, 제1 단자에 인가되는 전압이 음의 값으로 작아질수록 제2 단자에서 제3 단자로 흐르는 전류의 양이 증가하는 특성을 가지며, 스위치 수단의 타단은 출력단에 접속되며, 인가되는 기울기 제어 신호에 의하여 스위치 수단의 온-오프가 제어된다.

본 발명의 일실시예에 따른 오프셋 제어 회로에 있어서, 제2 저항 및 제3 저항은 저항값이 실질적으로 동일하다.

본 발명의 일실시예에 따른 오프셋 제어 회로에 있어서, 제1형의 증폭 소자는 nMOSFET이고, 제1 단자는 게이트, 제2 단자는 드레인, 제3 단자는 소오스이다.

본 발명의 일실시예에 따른 오프셋 제어 회로에 있어서, 제2형의 증폭 소자는 pMOSFET이고, 제1 단자는 게이트, 제2 단자는 소오스, 제3 단자는 드레인이다.

본 발명의 일실시예에 따른 기울기 및 오프셋 제어 회로는, 입력단 및 출력단을 구비하고, 입력단에 인가된 제어 신호의 기울기 및 오프셋을 제어하여 출력함으로써, 가변 이득 증폭기의 이득 파형의 기울기 및 오프셋 특성을 제어하는 기울기 및 오프셋 제어 회로에 있어서, 입력단을 형성하는 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 제1 단자에 인가되는 전압이 양의 값으로 커질수록 제2 단자에서 제3 단자로 흐르는 전류의 양이 증가하는 제1형의 증폭 소자, 제1 단자, 전원에 접속된 제2 단자, 및 제1형의 증폭 소자의 제2 단자에 접속된 제3 단자를 구비하고, 제1 단자에 인가되는 전압이 음의 값으로 작아질수록 제2 단자에서 제3 단자로 흐르는 전류의 양이 증가하는 제2형의 제1 증폭 소자, 제2 형의 제1 증폭 소자의 제1 단자에 접속되는 제1 단자, 전원에 접속되는 제2 단자, 및 출력단에 접속되는 제3 단자를 구비하고, 제1 단자에 인가되는 전압이 음의 값을 작아질수록 제2 단자에서 제3 단자로 흐르는 전류의 양이 증가하는 제2형의 제2 증폭 소자, 제2형의 제1 및 제2 증폭 소자의 제1 단자의 접속점 및 출력단간에 접속되고, 입력단에 인가되는전압에 비례하여 출력단에 흐르는 전류가 증가하되, 인가되는 기울기 제어 신호에 의하여 출력단으로 출력하는 전류의 양이 제어되는 기울기 조정부, 및 제1형의 증폭 소자의 제3 단자 및 접지간에 접속되는 제1 저항을 포함하는 기울기 제어부, + 및 입력단에 인가된 신호의 차에 비례하여 출력단으로 출력되는 전압을 변동시키고, 입력단에는 기준 전압이 인가되는 차동 증폭기, 차동 증폭기의 출력단에 접속되는 제1 단자, 전원에 접속되는 제2 단자 및 제3 단자를 구비하고, 제1 단자에 인가되는 전압이 음의 값으로 작아질수록 제2 단자에서 제3 단자로 흐르는 전류의 양이 증가하는 제2형의 제3 및 제4 증폭 소자, 제2형의 제4 증폭 소자의 제1 단자 및 출력단 간에 접속되되, 인가되는 오프셋 제어 신호에 의하여 출력단으로 흐르는 전류의 양을 제어하는 오프셋 조정부, 및 제2형의 제3 증폭 소자의 제3 단자 및 접지 간에 접속되는 제2 저항을 포함하는 오프셋 제어부, 및 출력단 및 접지 간에 접속되는 제3 저항을 포함하되, 제2형의 제1 증폭 소자의 제1 단자 및 제3 단자는 서로 접속되고, 차동 증폭기의 + 입력단에는 제2형의 제3 증폭 소자의 제3 단자의 전압이 인가되며, 제2형의 제4 증폭 소자의 제3 단자는 출력단에 접속된다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

본 발명의 일실시예에 따른 가변 이득 증폭기의 이득 파형의 기울기 및 오프셋 제어 회로는 MOSFET 트랜지스터 증폭 소자를 활용한다. 증폭 소자는 게이트, 소오스, 및 드레인을 구비한다. MOSFET 트랜지스터는 게이트에 인가되는 전압의 크기 및 극성에 따라서, 드레인으로부터 소오스 또는 그 역으로 흐르는 전류의 양 및 방향이 결정되는 특성을 갖는다. 이러한 증폭 소자로는 바이폴라 정션트랜지스터(BJT), 정션 전계 효과 트랜지스터(JFET), 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET) 및 금속 반도체 전계 효과 트랜지스터(MESFET) 등이 있다.

또한, 이러한 증폭 소자의 대부분은 서로 상보적인 두개의 상보 소자, 즉 제1 상보 소자, 예를 들면, N형 MOSFET, 및 제2 상보 소자, 예를 들면, P형 MOSFET를 활용한다. 제1 상보 소자 및 제2 상보 소자는 게이트(Ng, Pg)에 인가되는 전압의 크기 및 극성에 따라서, 드레인(Nd, Pd)으로 부터 소오스(Ns, Ps)로 또는 그 역으로 흐르는 전류의 양 및 방향이 결정되는 특성을 갖는다.

상술한 증폭 소자 중에서도 이하의 설명에서는 MOSFET을 중심으로 설명하고자 한다. 그러나, 본 발명의 정신은 MOSFET 뿐만 아니라 상보적으로 동작하는 모든 소자에 적용할 수 있다. 따라서, 비록 본 명세서에서는 MOSFET을 중심으로 설명하나, 본 발명의 개념과 범위가 MOSFET으로 한정되는 것은 아니다.이하의 설명에서는 본 발명의 개념이 적용된 최적의 실시예로서, 가변 이득 증폭기의 이득 파형의 기울기 및 오프셋을 제어하기 위한 기울기 제어부 및 오프셋 제어부를 모두 포함하는 이득 제어 회로에 대하여 설명한다. 그러나, 기울기 제어부와 오프셋 제어부가 모두 포함되어야 하는 것은 아니며, 실시예에 따라서 기울기 제어 회로 또는 오프셋 제어 회로만을 분리하여 실시할 수 있다.

도 3은 본 발명의 일실시예에 따른 무선 주파수 수신 장치를 도시한 블록도이다.

도 3에 도시된 바와 같이, 본 발명의 일실시예에 따른 무선 주파수 수신 장치는 제1 및 제2 가변 이득 증폭기(301, 307), 믹서(303), 필터(305), 및 제1 및 제2 이득 제어부(3100, 3300)를 포함한다.

이하, 본 발명의 일실시예에 따른 무선 주파수 수신 장치의 동작을 설명한다.

제1 가변 이득 증폭기(301)는 안테나를 통해 수신된 RF 신호를 증폭시키며, 수신된 RF 신호의 전력 레벨에 따라 증폭기의 이득이 가변 된다. 즉, 수신된 신호의 전력 레벨에 따라 제1 컨트롤 전압 Vc1이 변화되고, 상기 제1 컨트롤 전압 Vc1을 제1 이득 제어부(3100)가 제2 컨트롤 전압 Vc2으로 변환하여 인가함으로써, 제1 가변 이득 증폭기(301)의 이득 파형이 결정된다. 무선 주파수 수신 장치에 있어서, 제1 가변 이득 증폭기(301)는 통상 저잡음 증폭기로 구현된다.

믹서(303)는 제1 가변 이득 증폭기(301)에서 증폭된 RF 신호를 국부 발진 신호 LO와 혼합하여, 기저 대역 또는 중간 주파수 대역의 신호를 출력한다.

필터(305)는 믹서(303)에서 출력된 기저 대역 또는 중간 주파수 대역의 신호에서 원하는 대역의 신호만을 필터링하여 출력한다.

제2 가변 이득 증폭기(307)는 필터(305)에서 출력된 신호를 증폭시키며, 입력된 신호의 전력 레벨에 따라 증폭기의 이득이 가변된다. 즉, 입력된 신호의 전력 레벨에 따라 제1 컨트롤 전압 Vc1이 변화되고, 상기 제1 컨트롤 전압 Vc1을 제2 이득 제어부(3300)가 제3 컨트롤 전압 Vc3으로 변환하여 인가함으로써, 제2 가변 이득 증폭기(307)의 이득 파형을 결정한다.

제1 및 제2 이득 제어부(3100, 3300)는 인가된 제1 컨트롤 전압 Vc1의 기울기 및 오프셋을 제어하여 제1 및 제2 가변 이득 증폭기(301, 307)로 제2 및 제3 컨트롤 전압 Vc2, Vc3을 각각 출력함으로써, 제1 및 제2 가변 이득 증폭기(301, 307)의 이득 파형의 기울기 및 오프셋을 제어한다.

도 4는 도 3에 도시된 제1 및 제2 이득 제어부(3100, 3300)를 본 발명의 일실시예에 따라서 도시한 회로도이다. 다만, 제1 및 제2 이득 제어부(3100, 3300)는 실질적으로 동일한 구조로 형성되므로, 여기서는 제1 이득 제어부(3100)만이 도시되었다.

도 4에 도시된 바와 같이, 본 발명의 일실시예에 따른 제1 이득 제어부(3100)는 제1 컨트롤 전압 Vc1에 따른 출력 신호 Vc2의 기울기를 제어하는 기울기 제어부(4100) 및 오프셋을 제어하는 오프셋 제어부(5100)를 포함한다.

이하, 도 4를 참조하여 이들의 내부 구성 및 접속관계를 설명한다.

기울기 제어부(4100)는 출력 전압인 제2 컨트롤 전압 Vc2의 초기 기울기 값을 결정하는 회로(기울기 조정부 (410)을 제외한 부분) 및 상기 설정된 초기 기울기 값에서 인가되는 기울기 제어 신호 Vctr1에 따라 기울기를 변화시키는 기울기 조정부(410)를 포함한다.

출력 전압 Vc2의 초기 기울기 값을 결정하는 회로는, 도 4에 도시된 바와 같이, 제1 및 제2 PMOS 트랜지스터 MP41, MP42, 제1 NMOS 트랜지스터 MN41, 및 제1 저항 R1을 포함한다.

제1 NMOS 트랜지스터 MN41의 게이트에는 제1 컨트롤 전압 Vc1이 인가되고, 드레인은 제1 PMOS 트랜지스터 MP41의 드레인과 접속되며, 소오스는 제1 저항 R41의 일단과 접속된다. 그리고, 제1 저항 R1의 타단은 접지된다. 제1 및 제2 PMOS 트랜지스터 MP41, MP42는 서로 전류 미러 회로(current mirror circuit)를 형성한다. 즉, 제1 PMOS 트랜지스터 MP41의 게이트는 제2 PMOS 트랜지스터 MP42의 게이트에 접속되며, 소오스는 전원에 접속된다. 그리고, 제1 PMOS 트랜지스터 MP41의 게이트 및 드레인은 서로 접속된다. 제2 PMOS 트랜지스터 MP42의 드레인은 제3 저항 R3의 일단과 접속되어, 제1 이득 제어부(3100)의 출력단 Vc2에 접속된다.

기울기 조정부(410)는 입력단(401), 출력단(403), 및 제어단(405)을 구비하고, 상기 제어단(405)에 인가된 기울기 제어 신호 Vctr1에 의하여 출력단(403)에 흐르는 전류를 제어한다. 기울기 조정부(410)의 입력단(401)은 제1 및 제2 PMOS 트랜지스터 MP41, MP42의 게이트에 접속되고, 출력단(403)은 제1 이득 제어부(3100)의 출력단 Vc2에 접속되며, 제어단(405)에는 기울기 제어 신호 Vctr1가 인가된다.

오프셋 제어부(5100)는 출력되는 제2 컨트롤 전압 Vc2의 오프셋의 초기 값을 설정하는 회로(오프셋 조정부(510)를 제외한 부분), 및 초기 설정된 오프셋에서 인가되는 오프셋 제어 신호 Vctr2에 따라 오프셋을 가변시키는 오프셋 조정부(510)를 포함한다.

제2 컨트롤 전압 Vc2의 오프셋 초기 설정 회로는, 도 4에 도시된 바와 같이, 제1 및 제2 PMOS 트랜지스터 MP51, MP52, 차동 증폭기(520), 및 저항 R2을 포함한다.

차동 증폭기(520)의 입력단에는 기준 전압 Vref이 인가되고, + 입력단은 제1 PMOS 트랜지스터 MP51의 드레인과 접속된다. 차동 증폭기(520)의 출력단은 제1 및 제2 PMOS 트랜지스터 MP51, MP52의 게이트에 접속된다.

제1 PMOS 트랜지스터 MP51의 드레인은 제2 저항 R2의 일단과 접속되고, 소오스는 전원에 접지된다. 제2 저항 R2의 타단은 접지된다.

제2 PMOS 트랜지스터 MP52의 드레인은 제3 저항 R3의 일단과 접속되어 제1 이득 제어부(3100)의 출력단 Vc2에 접속된다.

오프셋 조정부(510)는 입력단(501), 출력단(503), 및 제어단(505)을 구비하고, 상기 제어단(505)에 인가되는 오프셋 제어 신호 Vctr2에 의하여 출력단(503)에 흐르는 전류를 제어한다. 오프셋 조정부(510)의 입력단(501)은 제1 및 제2 PMOS 트랜지스터 MP51, MP52의 게이트에 접속되고, 출력단(503)은 제1 이득 제어부(3100)의 출력단 Vc2에 접속되며, 제어단(505)에는 오프셋 제어 신호 Vctr2가 인가된다.

본 발명의 일실시예에 따른 가변 이득 증폭기의 이득 파형의 기울기 및 오프셋 제어 회로에 있어서, 오프셋 제어부(5100)의 제1 및 제2 PMOS 트랜지스터 MP51, MP52는 서로 동일한 특성을 갖는 소자이며, 실질적으로 동일한 게이트 전압에 의하여 소오스에서 드레인으로 실질적으로 동일한 전류를 출력한다. 또한, 제2 저항 R2 및 제3 저항 R3은 서로 실질적으로 동일한 저항 값을 갖는 소자이며, 제3 저항 R3의 타단은 접지된다.

도 5는 도 4에 도시된 제1 이득 제어부(3100)의 기울기 조정부(410) 및 오프셋 조정부(510)를 본 발명의 일실시예에 따라서 구체적으로 도시한 회로도이다.

도 5에 도시된 바와 같이, 본 발명의 일실시예에 따른 기울기 조정부(410)는 하나 이상의 PMOS 트랜지스터 sc41 및 스위치 수단 sw41을 포함한다. PMOS 트랜지스터 sc41의 게이트는 기울기 조정부(410)의 입력단(401)에 접속되고, 소오스는 전원에 접속되며, 드레인은 스위치 수단 sw41의 일단에 접속된다. 스위치 수단 sw41의 타단은 기울기 조정부(410)의 출력단(403)에 접속된다.

도 5에서는 기울기 조정부(410)가 두 개의 PMOS 트랜지스터 sc41, sc42를 포함하는 것으로 도시하였으나, 실시예에 따라서, PMOS 트랜지스터의 수를 증가하거나 감소시킬 수 있으며, PMOS 트랜지스터의 숫자에 따라, PMOS 트랜지스터의 각 드레인 및 기울기 조정부(410)의 출력단(403)간에 접속되는 스위치 수단의 숫자 및 각 스위치 수단에 인가되는 제어 신호의 비트수가 결정된다. 예컨대, 기울기 조정부(410)에 4개의 PMOS 트랜지스터를 포함시키는 경우, 각각의 PMOS 트랜지스터의 드레인에는 스위치 수단이 접속되고, 스위치 수단에는 2비트 이상의 제어 신호(00, 01, 10, 11)가 인가된다.

오프셋 조정부(510) 또한, 하나 이상의 PMOS 트랜지스터 oc51 및 스위치 수단 sw51을 포함한다. PMOS 트랜지스터 oc51의 게이트는 오프셋 조정부(510)의 입력단(501)에 접속되고, 소오스는 전원에 접속되며, 드레인은 스위치 수단 sw51의 일단에 접속된다. 스위치 수단 sw51의 타단은 오프셋 조정부(510)의 출력단(501)에 접속된다.

상기 설명한 기울기 조정부(410)와 마찬가지로, 오프셋 조정부(510)에 포함된 PMOS 트랜지스터의 수는 실시예에 따라 다르게 설정할 수 있으며, PMOS 트랜지스터의 수에 따라, 각 PMOS 트랜지스터의 드레인에 접속되는 스위치 수단 및 각 스위치 수단에 인가되는 오프셋 제어 신호 Vctr2의 비트 수가 결정된다.

이하, 도 4 및 도 5를 참조하여 본 발명의 일실시예에 따른 가변 이득 증폭기의 이득 파형의 기울기 및 오프셋 제어 회로의 동작을 설명한다. 우선, 기울기 및 오프셋 초기 설정 회로의 동작을 설명한 후, 기울기 조정부(410) 및 오프셋 조정부(510)의 동작을 설명하기로 한다.

기울기 제어부(4100)의 제1 NMOS 트랜지스터 MN41의 게이트에 제1 콘트롤 전압 Vc1이 인가되면, 제1 NMOS 트랜지스터 MN41는 활성화되어, 드레인에서 소오스로전류 I1가 흐르게 된다. 이 경우, 제2 PMOS 트랜지스터 MP42의 드레인에도 전류가 흐르게 되며, 제1 및 제2 PMOS 트랜지스터 MP41, MP42의 소자 특성이 서로 실질적으로 동일한 경우, 그 양은 제1 PMOS 트랜지스터 MP41의 드레인에 흐르는 전류 I1과 동일하다. 본 발명의 다른 실시예에 따르면, 제1 및 제2 PMOS 트랜지스터 MP41, MP42의 길이(length)는 서로 실질적으로 동일하게 설정하고, 폭(width)에 따라서, 제2 PMOS 트랜지스터 MP42에 흐르는 전류의 양이 결정되도록 할 수 있다.

또한, 오프셋 제어부(5100)의 차동 증폭기(520)는 - 입력단에 인가되는 전압 Vref과 + 입력단에 인가되는 전압 V2을 비교하여, 그 차에 따라 출력되는 전압을 제어하며, - 및 + 입력단에 각각 인가되는 전압 Vref, V2이 동일한 경우에는 일정한 전압을 출력한다. 따라서, 제1 PMOS 트랜지스터 MP51의 드레인에는 공정 변화에 관계 없이 항상 기준 전압 Vref이 인가되게 된다. 그리고, 상기 설명한 바와 같이, 제1 및 제2 PMOS 트랜지스터 MP51, MP52는 실질적으로 동일한 소자이므로, 도 4와 같이, 실질적으로 동일한 게이트 전압이 인가된 경우, 그 드레인에는 실질적으로 동일한 전류가 흐르게 된다.

이로써, 제3 저항 R3에 흐르는 전류는 기울기 제어부(4100)의 제1 PMOS 트랜지스터 MP41에 흐르는 전류 I1 및 오프셋 제어부(5100)의 제1 PMOS 트랜지스터 MN51에 흐르는 전류 I2의 합이 되며, 출력 전압 Vc2은 이들 전류의 합에 제3 저항 R3의 저항 값을 곱한 것이 된다.

또한, 전류 I1은 전압 V1을 제1 저항 R1의 저항 값으로 나눈 값으로 표현할 수 있고, 전류 I2는 전압 V2을 제2 저항 R2의 저항 값으로 나눈 값으로 표현할 수있으므로, 결국 제1 이득 제어부(3100)의 출력 전압 Vc2은 다음과 같이 표현이 가능하다.

그리고, 상기 설명한 바와 같이, 전압 V2는 기준 전압 Vref과 실질적으로 동일한 전압 값을 갖도록 설정되고, 전압 V1은 제1 콘트롤 전압 Vc1에 비례하므로 상기 식은 다음과 같이 표현할 수 있다.

(K는 비례 상수)

따라서, 상기 식에서 보는 바와 같이, 출력 전압 Vc2의 초기 기울기 값은이고, 초기 오프셋은이가 된다.

이하, 제1 이득 제어부(3100)의 기울기 제어 동작을 설명한다.

상기와 같은 초기 상태에서, 기울기 조정부(410)는 인가되는 기울기 제어 신호 Vctr1에 따라 출력단(403)으로 흐르는 전류를 제어한다. 이로써, 제3 저항 R3에 인가되는 전류 I3의 양이 변화게 된다.

즉, 기울기 조정부(410)에 포함된 PMOS 트랜지스터 sc41, sc42의 게이트에는 제1 컨트롤 전압 Vc1에 의하여 제1 PMOS 트랜지스터 MP41의 게이트에 형성된 전압과 동일한 전압이 인가되고, 각각의 드레인에 접속된 스위치 수단이 단락된 경우, PMOS 트랜지스터는 활성화되어 소오스에서 드레인으로 전류를 도통시킨다. 또한, 기울기 조정부(410)에 포함된 PMOS 트랜지스터의 드레인에 흐르는 전류는 제1 컨트롤 전압 Vc1에 비례하여 증가한다.

따라서, 스위치 수단의 온-오프에 따라, 제1 컨트롤 전압 Vc1에 따른 출력 전류 I3가 증가하게 되며, 제1 이득 제어부(3100)의 출력 전압인 제2 컨트롤 전압 Vc2의 기울기는 증가하게 된다.

이하, 제1 이득 제어부(3100)의 오프셋 제어 동작을 설명한다.

상기와 같은 초기 상태에서, 오프셋 조정부(510)에 포함된 두개의 PMOS 트랜지스터 oc51, oc52의 게이트에는 차동 증폭기(520)에서 출력되는 일정한 전압이 인가되고, 각각의 드레인에 접속된 제1 및 제2 스위치 수단 sw51, sw52의 온-오프에 따라서, 출력단(503)으로 흐르는 전류의 양이 결정된다. 즉, 오프셋 조정부(510)의 제어단(505)에 인가된 오프셋 제어 신호 Vctr2에 따라서, 제1 이득 제어부(3100)의 출력단 Vc2에 흐르는 전류 I3의 양이 가변되고, 이는 제1 컨트롤 전압 Vc1과는 무관한 값이므로, 기울기에는 영향을 미치지 않은 채, 출력 전압의 오프셋만을 가변시킨다.

이로써, 제1 및 제2 이득 제어부(3100, 3300)는 인가되는 제1 컨트롤 신호 Vc1의 기울기 및 오프셋을 각각 독립적으로 변화시켜 제2 및 제3 컨트롤 신호 Vc2,Vc3로 출력함으로써, 제1 및 제2 가변 이득 증폭기(301, 307)의 이득 파형의 기울기 및 오프셋을 변화시킬 수 있다.

도 6a 및 도 6b는 최소 이득점 Vcmin에서의 RF 단 및 BB 단의 이득 파형의 변화를 도시한 것이다. 도 6a 및 도 6b에서 파형 (1)은 종래의 이득 파형이고, 파형 (2)는 본 발명의 일실시예에 따른 이득 제어부를 이용하여 그 이득 파형을 제어한 것을 도시한 파형도이다.

도 6a 및 도 6b에 도시된 바와 같이, 본 발명의 일실시예에 따른 무선 주파수 수신 장치는 제1 및 제2 이득 제어부(3100, 3300)를 통해 제1 및 제2 가변 이득 증폭기(301, 307)의 이득 파형의 기울기 및 오프셋을 독립적으로 변화시킴으로써, 무선 주파수 수신 장치의 전체 이득을 변화시키지 않은 채, RF 단의 이득 및 BB 단의 이득을 제어할 수 있다.

즉, 제1 컨트롤 전압 Vc1이 Vcmin인 경우, 무선 주파수 수신 장치에는 가장 큰 신호가 인가되고, 3차 상호변조잡음(3rd order intermodulation distortion)이 가장 크게 나타나게 된다. 따라서, 무선 주파수 수신 장치가 최저 이득점 Vcmin에서 동작하는 경우에, 신호의 선형성이 가장 큰 문제가 되며, 수신 장치의 선형성을 개선하기 위해서는 RF 단의 이득을 감소시키고, BB 단의 이득을 증가시켜야 한다.

즉, 도 6a에서 보는 바와 같이, 제1 가변 이득 증폭기(301)의 이득을 감소시킴으로써, 최소 이득 점에서의 RF 단의 이득이 3dB가 되도록 한다. 이와는 반대로, 도 6b에 도시된 바와 같이, 제2 가변 이득 증폭기(307)의 이득을 높임으로써, 최소 이득 점에서의 BB 단의 이득이 5dB가 되도록 한다.

따라서, 무선 주파수 수신 장치의 총 이득 파형은 최소 이득 점에서 이득을 2dB로 유지한 채, 수신 장치의 선형성을 개선할 수 있다.

제1 컨트롤 전압 Vc1이 Vcmax인 경우, 무선 주파수 수신 장치에는 전력 레벨이 가장 작은 신호가 인가되고, 따라서 신호와 잡음을 구별하기가 매우 어렵게 된다. 따라서, 최대 이득점 Vcmax에서 무선 주파수 수신 장치는 우수한 잡음 특성이 요구된다.

상기 설명한 바와 같이, 수신 장치가 2개 이상의 블록으로 구현되는 경우, 앞단의 이득이 클수록 잡음(NFtotla)은 작게 나타난다. 따라서, 도 7a 및 도 7b에 도시된 바와 같이, 최대 이득점 Vcmax에서 제1 가변 이득 증폭기(301)의 이득을 높여 RF 단의 이득이 14dB가 되도록 하고, 제2 가변 이득 증폭기(307)의 이득 파형을 낮혀 BB 단의 이득이 6dB가 되도록 하면, 원하는 전체 이득을 얻음과 동시에 수신 장치의 잡음 특성을 개선시킬 수 있다.

상기의 설명에서는 가변 이득 증폭기의 이득 파형의 기울기 및 오프셋을 제어하기 위한 기울기 제어부(4100) 및 오프셋 제어부(5100)를 모두 포함하는 이득 제어 회로에 대하여 설명하였다. 그러나, 이는 본 발명의 개념이 적용된 최적의 실시예에 불과할 뿐 반드시 기울기 제어부(4100)와 오프셋 제어부(5100)가 모두 포함되어야 하는 것은 아니며, 실시예에 따라서, 기울기 제어 회로 또는 오프셋 제어 회로만을 분리하여 실시할 수 있다.

즉, 가변 이득 증폭기의 이득 파형의 기울기만을 제어하고자 하는 경우에는 오프셋 제어부(5100)를 제거하면 된다. 또한, 가변 이득 증폭기의 이득 파형의 오프셋만을 제어하고자 하는 경우에는 상기 기울기 제어부(4100)에서 기울기 조정부(410)을 제거한 채 그대로 사용하면, 이득 파형의 오프셋 만을 가변시킬 수 있다.

본 발명에 따르면, 가변 이득 증폭기의 이득 파형의 기울기 및 오프셋을 제어할 수 있다.

또한, 동일한 제어 전압에 의하여 두개 이상의 가변 이득 증폭기의 이득이 서로 상반된 방향으로 움직일 수 있도록 할 수 있다.

나아가, 수신 장치의 선형성 및 잡음 특성을 수신 신호의 전력 레벨에 따라서 제어할 수 있다.

Claims (10)

1. 입력단 및 출력단을 구비하고, 상기 입력단에 인가된 제어 신호의 기울기를 제어하여 출력함으로써, 가변 이득 증폭기의 이득 파형의 기울기 특성을 제어하는 기울기 제어 회로에 있어서,

   상기 입력단을 형성하는 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압이 양의 값으로 커질수록 상기 제2 단자에서 상기 제3 단자로 흐르는 전류의 양이 증가하는 제1형의 증폭 소자,

   제1 단자, 전원에 접속된 제2 단자, 및 상기 제1형의 증폭 소자의 상기 제2 단자에 접속된 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압이 음의 값으로 작아질수록 상기 제2 단자에서 상기 제3 단자로 흐르는 전류의 양이 증가하는 제2형의 제1 증폭 소자,

   상기 제2 형의 제1 증폭 소자의 상기 제1 단자에 접속되는 제1 단자, 전원에 접속되는 제2 단자, 및 상기 출력단에 접속되는 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압이 음의 값을 작아질수록 상기 제2 단자에서 상기 제3 단자로 흐르는 전류의 양이 증가하는 제2형의 제2 증폭 소자,

   상기 제2형의 제1 및 제2 증폭 소자의 상기 제1 단자의 접속점 및 상기 출력단간에 접속되고, 상기 입력단에 인가되는 전압에 비례하여 상기 출력단으로 흐르는 전류가 증가하되, 인가되는 기울기 제어 신호에 의하여 상기 출력단으로 출력되는 전류의 양이 제어되는 기울기 조정부,

   상기 제1형의 증폭 소자의 제3 단자 및 접지간에 접속되는 제1 저항, 및

   상기 출력단 및 접지 간에 접속되는 제3 저항

   을 포함하고, 상기 제2형의 제1 증폭 소자의 제1 단자 및 제3 단자는 서로 접속되는 기울기 제어 회로.
2. 제1항에 있어서,

   기울기 조정부는 하나 이상의 제2형의 증폭 소자 및 스위치 수단을 구비하고, 상기 제2형의 증폭 소자는 상기 제2형의 제1 증폭 소자의 게이트에 접속되는 제1 단자, 전원에 접속되는 제2 단자, 및 상기 스위치 수단의 일단에 접속되는 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압이 음의 값으로 작아질수록 상기 제2 단자에서 상기 제3 단자로 흐르는 전류의 양이 증가하는 특성을 가지며, 상기 스위치 수단의 타단은 상기 출력단에 접속되며, 상기 기울기 제어 신호에 의하여 온-오프가 제어되는 기울기 제어 회로.
3. 제1항에 있어서,

   상기 제1형의 증폭 소자는 nMOSFET이고, 상기 제1 단자는 게이트, 상기 제2 단자는 드레인, 상기 제3 단자는 소오스인 기울기 제어 회로.
4. 제1항 또는 제2항에 있어서,

   상기 제2형의 증폭 소자는 pMOSFET이고, 상기 제1 단자는 게이트, 상기 제2단자는 소오스, 상기 제3 단자는 드레인인 기울기 제어 회로.
5. 입력단 및 출력단을 구비하고, 상기 입력단에 인가된 제어 신호의 오프셋을 제어하여 출력함으로써, 가변 이득 증폭기의 이득 파형의 오프셋 특성을 제어하는 오프셋 제어 회로에 있어서,

   상기 입력단을 형성하는 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압이 양의 값으로 커질수록 상기 제2 단자에서 상기 제3 단자로 흐르는 전류의 양이 증가하는 제1형의 증폭 소자,

   제1 단자, 전원에 접속된 제2 단자, 및 상기 제1형의 증폭 소자의 상기 제2 단자에 접속된 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압이 음의 값으로 작아질수록 상기 제2 단자에서 상기 제3 단자로 흐르는 전류의 양이 증가하는 제2형의 제1 증폭 소자,

   상기 제2 형의 제1 증폭 소자의 상기 제1 단자에 접속되는 제1 단자, 전원에 접속되는 제2 단자, 및 상기 출력단에 접속되는 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압이 음의 값을 작아질수록 상기 제2 단자에서 상기 제3 단자로 흐르는 전류의 양이 증가하는 제2형의 제2 증폭 소자,

   상기 제1형의 증폭 소자의 제3 단자 및 접지간에 접속되는 제1 저항,

   상기 출력단 및 접지간에 접속되는 제3 저항, 및

   오프셋 제어부를 포함하고,

   상기 오프셋 제어부는

   + 및 - 입력단에 인가된 신호의 차에 비례하여 출력단으로 출력되는 전압을 변동시키고, 상기 - 입력단에는 기준 전압이 인가되는 차동 증폭기,

   상기 차동 증폭기의 상기 출력단에 접속되는 제1 단자, 전원에 접속되는 제2 단자 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압이 음의 값으로 작아질수록 상기 제2 단자에서 상기 제3 단자로 흐르는 전류의 양이 증가하는 제2형의 제3 및 제4 증폭 소자,

   상기 제2형의 제4 증폭 소자의 상기 제1 단자 및 상기 출력단 간에 접속되되, 인가되는 오프셋 제어 신호에 의하여 상기 출력단으로 흐르는 전류의 양을 제어하는 오프셋 조정부, 및

   상기 제2형의 제3 증폭 소자의 상기 제3 단자 및 접지 간에 접속되는 제2 저항

   을 포함하되,

   상기 상기 제2형의 제1 증폭 소자의 제1 단자 및 제2 단자는 서로 접속되고, 상기 차동 증폭기의 상기 + 입력단에는 상기 제2형의 제3 증폭 소자의 상기 제3 단자의 전압이 인가되며, 상기 제2형의 제4 증폭 소자의 상기 제3 단자는 상기 출력단에 접속되는 오프셋 제어 회로.
6. 제5항에 있어서,

   오프셋 조정부는 하나 이상의 제2형의 증폭 소자 및 스위치 수단을 구비하고, 상기 제2형의 증폭 소자는 상기 제2형의 제4 증폭 소자의 상기 제1 단자에 접속되는 제1 단자, 전원에 접속되는 제2 단자, 및 상기 스위치 수단의 일단에 접속되는 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압이 음의 값으로 작아질수록 상기 제2 단자에서 상기 제3 단자로 흐르는 전류의 양이 증가하는 특성을 가지며, 상기 스위치 수단의 타단은 상기 출력단에 접속되며, 인가되는 기울기 제어 신호에 의하여 상기 스위치 수단의 온-오프가 제어되는 오프셋 제어 회로.
7. 제5항에 있어서,

   상기 제2 저항 및 상기 제3 저항은 저항값이 실질적으로 동일한 오프셋 제어 회로.
8. 제5항에 있어서,

   상기 제1형의 증폭 소자는 nMOSFET이고, 상기 제1 단자는 게이트, 상기 제2 단자는 드레인, 상기 제3 단자는 소오스인 오프셋 제어 회로.
9. 제5항 또는 제6항에 있어서,

   상기 제2형의 증폭 소자는 pMOSFET이고, 상기 제1 단자는 게이트, 상기 제2 단자는 소오스, 상기 제3 단자는 드레인인 오프셋 제어 회로.
10. 입력단 및 출력단을 구비하고, 상기 입력단에 인가된 제어 신호의 기울기 및 오프셋을 제어하여 출력함으로써, 가변 이득 증폭기의 이득 파형의 기울기 및 오프셋 특성을 제어하는 기울기 및 오프셋 제어 회로에 있어서,

    상기 입력단을 형성하는 제1 단자, 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압이 양의 값으로 커질수록 상기 제2 단자에서 상기 제3 단자로 흐르는 전류의 양이 증가하는 제1형의 증폭 소자,

    제1 단자, 전원에 접속된 제2 단자, 및 상기 제1형의 증폭 소자의 상기 제2 단자에 접속된 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압이 음의 값으로 작아질수록 상기 제2 단자에서 상기 제3 단자로 흐르는 전류의 양이 증가하는 제2형의 제1 증폭 소자,

    상기 제2 형의 제1 증폭 소자의 상기 제1 단자에 접속되는 제1 단자, 전원에 접속되는 제2 단자, 및 상기 출력단에 접속되는 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압이 음의 값을 작아질수록 상기 제2 단자에서 상기 제3 단자로 흐르는 전류의 양이 증가하는 제2형의 제2 증폭 소자,

    상기 제2형의 제1 및 제2 증폭 소자의 상기 제1 단자의 접속점 및 상기 출력단간에 접속되고, 상기 입력단에 인가되는 전압에 비례하여 상기 출력단에 흐르는 전류가 증가하되, 인가되는 기울기 제어 신호에 의하여 상기 출력단으로 출력되는 전류의 양이 제어되는 기울기 조정부, 및

    상기 제1형의 증폭 소자의 제3 단자 및 접지간에 접속되는 제1 저항

    을 포함하는 기울기 제어부,

    + 및 - 입력단에 인가된 신호의 차에 비례하여 출력단으로 출력되는 전압을 변동시키고, 상기 - 입력단에는 기준 전압이 인가되는 차동 증폭기,

    상기 차동 증폭기의 상기 출력단에 접속되는 제1 단자, 전원에 접속되는 제2 단자 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 전압이 음의 값으로 작아질수록 상기 제2 단자에서 상기 제3 단자로 흐르는 전류의 양이 증가하는 제2형의 제3 및 제4 증폭 소자,

    상기 제2형의 제4 증폭 소자의 상기 제1 단자 및 상기 출력단 간에 접속되되, 인가되는 오프셋 제어 신호에 의하여 상기 출력단으로 흐르는 전류의 양을 제어하는 오프셋 조정부, 및

    상기 제2형의 제3 증폭 소자의 상기 제3 단자 및 접지 간에 접속되는 제2 저항

    을 포함하는 오프셋 제어부, 및

    상기 출력단 및 접지 간에 접속되는 제3 저항

    을 포함하되,

    상기 제2형의 제1 증폭 소자의 제1 단자 및 제3 단자는 서로 접속되고, 상기 차동 증폭기의 상기 + 입력단에는 상기 제2형의 제3 증폭 소자의 상기 제3 단자의 전압이 인가되며, 상기 제2형의 제4 증폭 소자의 상기 제3 단자는 상기 출력단에 접속되는 가변 이득 증폭기의 이득 파형의 기울기 및 오프셋 제어 회로.