JP2006019798A

JP2006019798A - マイクロ波回路

Info

Publication number: JP2006019798A
Application number: JP2004192792A
Authority: JP
Inventors: Teruaki Nakayama; 輝明中山; Koki Honda; 弘毅本田
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2004-06-30
Filing date: 2004-06-30
Publication date: 2006-01-19

Abstract

【課題】特別な抵抗体の形成工程を設けることなく、非常に簡単な構成で、不要帯域での発振を抑えることができるマイクロ波回路を提供する。
【解決手段】一面に分岐回路９、１０などが形成され、他面側に接地導体１が設けられる誘電体基板２に貫通孔４が形成され、その貫通孔４内に多フィンガーＦＥＴチップ３が装着され、この貫通孔４の近傍で、誘電体基板２の一面に接地導体１と電気的に接続して接地導体膜５が設けられている。そして、多フィンガーＦＥＴ３の複数のソース電極と接地導体膜５とが、第１の接続手段６により電気的に接続され、多フィンガーＦＥＴチップ３の複数のゲート電極と誘電体基板２の一面に設けられる入力側分岐回路９とが、第２の接続手段７により電気的に接続され、この第１の接続手段６の少なくとも１つは、第２の接続手段７の２つの間に設けられる構造になっている。
【選択図】図１

Description

本発明は、マイクロ波回路に関し、とくに電界効果トランジスタ（ＦＥＴ）を装備した、マイクロ波やミリ波の増幅器または発振器であって、不要な周波数帯域での発振を抑制した構造のマイクロ波回路に関する。

高出力の増幅器、発振器をＦＥＴで構成する場合、ゲート幅が大きくなるため、複数のフィンガーを有するＦＥＴが用いられる。その場合、各フィンガー間での信号の位相ずれ、信号の回り込みなどによって、不要周波数帯域での発振が発生しやすくなる。この発振を抑制する方法として、分岐回路の間に抵抗体を挿入する方法などが提案されている（たとえば特許文献１参照）。これは、複数のフィンガー間に形成されるループで帰還がかかっても、抵抗体による信号の減衰で帰還量を１以下とし、発振に至ることが無いようにしたものである。
特開２００１−１８５９６６号公報

前述のように、従来の複数のフィンガーを有するＦＥＴを用いたマイクロ波回路では、フィンガー間に形成されるループで帰還がかかって、不要周波数帯域での発振が発生し、その発振を抑制するのに、抵抗体を基板の分岐回路に設ける必要がある。しかし、この抵抗体を設けるには、わざわざ薄膜抵抗膜を形成する工程を必要とし、コストアップになるという問題がある。

本発明は、このような問題を解決するためになされたもので、特別な抵抗体の形成工程を設けることなく、非常に簡単な構成で、不要帯域での発振を抑えることができるマイクロ波回路を提供することを目的とする。

本発明によるマイクロ波回路は、一面に配線が形成され、他面側に接地導体が設けられる誘電体基板と、該誘電体基板に形成された貫通孔内に装着される多フィンガーＦＥＴチップと、前記貫通孔近傍で前記誘電体基板の一面に前記接地導体と電気的に接続して設けられる接地導体膜と、前記多フィンガーＦＥＴチップの複数のソース電極と前記接地導体膜とを電気的に接続する第１の接続手段と、前記多フィンガーＦＥＴチップの複数のゲート電極と前記誘電体基板の一面に設けられるゲート配線とを電気的に接続する第２の接続手段とを有し、前記第１の接続手段の少なくとも１つは、前記第２の接続手段の２つの間に設けられる構造であることを特徴とする。

ここに多フィンガーＦＥＴチップとは、マイクロ波帯やミリ波帯で高出力化するため、ゲート幅を拡大し、ゲート、ソースおよびドレインの各電極をそれぞれ複数個並設して、それぞれが同じ分岐線路などに接続される構造の電界効果トランジスタの半導体チップを意味する。また、マイクロ波回路には、ミリ波帯も含む意味で使用する。

本発明のマイクロ波回路によれば、ＦＥＴチップのゲート電極と誘電体基板表面（一面）のゲート配線とを結線する第１の接続手段に隣接して、ＦＥＴチップのソース電極と接地導体膜とを結線する第２の接続手段が設けられているため、第１および第２の接続手段が相互に結合し、ループ発振の原因となる不要帯域のマイクロ波が接地導体に結合することにより、ゲート電極への回り込みを小さくすることができる。その結果、簡単な構成で、不要帯域での発振を抑えることできる。なお、ＦＥＴチップの複数のゲート電極が同電位となるようにＦＥＴチップ上で各ゲート電極を結線することにより、不要帯域での発振抑制の効果をさらに大きくすることができる。さらに、単一チップのＦＥＴであっても、分岐回路で分岐された複数の線路にゲート電極を結線することで、各ゲート電極間でのマイクロ波の位相差を小さくすることができ、多フィンガーにすることによるＦＥＴの利得減少を最小限にとどめることが可能となる。

つぎに、図面を参照しながら本発明のマイクロ波回路について説明をする。本発明によるマイクロ波回路は、図１（ａ）〜（ｂ）にその一実施形態の平面説明図および断面説明図がそれぞれ示されるように、一面に配線（分岐回路９、１０、入出力線路１１、１２）が形成され、他面側に接地導体１が設けられる誘電体基板２に貫通孔４が形成され、その貫通孔４内に多フィンガーＦＥＴチップ３が装着されている。本発明では、この貫通孔４の近傍で、誘電体基板２の一面に接地導体１と電気的に接続して接地導体膜５が設けられている。そして、多フィンガーＦＥＴチップ３の複数のソース電極と接地導体膜５とが、第１の接続手段６により電気的に接続され、多フィンガーＦＥＴチップ３の複数のゲート電極と誘電体基板２の一面に設けられるゲート配線（入力側分岐回路９）とが、第２の接続手段７により電気的に接続されている。この第１の接続手段６の少なくとも１つは、第２の接続手段７の２つの間に設けられる構造になっている。

図１に示される例は、多フィンガーＦＥＴチップ３を用いたマイクロ波増幅回路の一例を示す図である。すなわち、入力線路１１から入力した信号を多フィンガーＦＥＴチップ３で増幅して出力線路１２から出力する回路である。しかし、この例に限らず、ＦＥＴを用いた発振回路でも同様に本発明を適用することができる。

接地導体１は、図１に示される例では、たとえばアルミニウムまたは銅などからなる金属板または金属ブロックの例が示され、その表面に誘電体基板２が接着されている。しかし、このような構造でなくても、誘電体基板２の裏面に金属膜を形成することにより接地導体とされてもよい。要はアースと接続される導体が設けられていればよい。

誘電体基板２は、たとえばセラミック基板を用いることがマイクロ波などの損失を少なくすることができて好ましいが、誘電体であればとくにその材料には限定されない。この誘電体基板２の厚さは、その材料による誘電率とにより定まるインピーダンスが、表面に形成される導体膜と接地導体１との間で所定のインピーダンスになるように形成され、損失の少ないマイクロストリップ線路を形成するように選定される。この誘電体基板２には、貫通孔４が形成され、その貫通孔４内に多フィンガーＦＥＴチップ３を装着することができるようになっている。この貫通孔４の内壁面および貫通孔近傍における誘電体基板２の表面には、接地導体１と接続された接地導体膜５が、たとえば銀ペーストなどの塗布と乾燥により設けられている。

多フィンガーＦＥＴチップ３は、たとえばＧａＡｓなどから形成されるマイクロ波用などの電界効果トランジスタが用いられ、しかも高出力化のため、ゲート幅を拡大してゲート、ドレイン、ソースの各電極がそれぞれ複数個設けられている。図１に示される例では、この多フィンガーＦＥＴチップ３は、接地導体１に直接接着剤により接着されている。そのため、高出力で、大きな入力による発熱に対しても、効率よく接地導体１に放熱することができる。

誘電体基板２の表面には、たとえば全面に設けられた銅膜などの金属膜をパターニングすることなどにより形成された入力線路１１、その入力線路１１に接続されたゲート配線である入力側分岐回路９、出力線路１２およびその出力線路１２に接続されたドレイン配線である出力側分岐回路１０が形成されている。そして、前述のように、誘電体基板２の貫通孔４の近傍表面には、接地導体１と電気的に接続された接地導体膜５が形成されており、この接地導体膜５と多フィンガーＦＥＴチップ３の複数のソース電極とが金線などのワイヤからなる第１の接続手段６により電気的に接続され、入力側分岐回路９の先端部と多フィンガーＦＥＴチップ３の複数のゲート電極とが、同様にワイヤからなる第２の接続手段７により電気的に接続されている。本発明では、このように、多フィンガーＦＥＴチップ３のソース電極が貫通孔４の近傍に設けられた接地導体膜５と直接第１の接続手段６により電気的に接続されると共に、この第１の接続手段６と第２の接続手段７とは交互に設けられ、第１の接続手段６の少なくとも１つが、２つの第２の接続手段７の間になるように形成されていることに特徴がある。

さらに、多フィンガーＦＥＴチップ３の複数のドレイン電極は、それぞれ出力側分岐回路１０（ドレイン配線）の先端部と金線などのワイヤからなる第３の接続手段８により電気的に接続されている。図１に示される例では、このドレイン電極の間にもソース電極が形成され、そのソース電極と貫通孔４の近傍に設けられた接地導体膜５とが第１の接続手段６により電気的に接続されている。

前述のように、多フィンガーＦＥＴチップ３のソース電極が、貫通孔４の近傍に設けられた接地導体膜５と第１の接続手段６により電気的に接続されると共に、その第１の接続手段６と第２の接続手段７とが交互に設けられる（少なくとも１つの第１の接続手段６が第２の接続手段７の間に設けられる）ことにより、不要帯域での発振を抑制することができるメカニズムはつぎのように推測される。

図１に示される構造の等価回路が図２に示されるように、第１の接続手段６と第２の接続手段７との間に相互インダクタンスＭ１が、また、第１の接続手段６と第３の接続手段８との間に相互インダクタンスＭ２がそれぞれ形成される。ただし、この等価回路図では、分岐回路は省略している。すなわち、第１の接続手段６と第２の接続手段７が近接して相互インダクタンスＭ１を形成するように設けられ、しかもその接続手段のワイヤの長さなどを調整することによりそのインダクタンス値を所望の値に設定することができるので、それぞれのループが形成されても、この僅かな結合によって、不要帯域が接地導体膜５と結合して減衰を受ける。この不要帯域の接地へのローディングがループ発振の抑制の働きをしていると考えられる。また、空間から第２の接続手段７に不要な電波が結合する可能性があるが、これも、第１の接続手段６によって、接地導体膜５にローディングがかかり、結局不要帯域のループ形成を抑えることが可能となっている。

多フィンガーＦＥＴチップ３のゲート電極は、チップ上で同電位に結線されていることが望ましい。これは、各フィンガー、すなわち各ゲート電極に印加されるマイクロ波などの位相を揃えるのみならず、ループの形成を極力押さえるために、電極の極近傍でループを短絡し、ループの線路長を短くし、発振可能なループの周波数を高い周波数帯に追い出すことが有効であるからである。

さらに、１個の多フィンガーＦＥＴチップ３で増幅器を構成する場合であっても、その幅が大きくなっている場合は、図１に示されるように、入力分岐回路９で入力線路１１を分岐して多フィンガーＦＥＴチップ３に結線する（接続手段で接続する）ことが有効である。このような入力分岐回路９を設けることにより、各ゲート電極に印加されるマイクロ波などを同位相にすることが容易となる他に、入力線路１１と多フィンガーＦＥＴチップ３のインピーダンスの整合をとることが容易になるというメリットもある。

前述の図１に示される例では、誘電体基板２の貫通孔４の近傍に設けられる接地導体膜５を接地導体１から貫通孔４の内壁を経て誘電体基板２の表面に延びる導体膜により形成されていたが、必ずしも貫通孔４の壁面を経る必要はない。たとえば図３に示されるように、誘電体基板２の貫通孔４の近傍に別の貫通孔を形成し、その貫通孔内に導体５ａを充填して誘電体基板２の表面に設けられる接地導体膜５と接地導体１とを接続するようにすることもできる。要は、誘電体基板２の貫通孔４近傍の表面に、接地導体１と接続された接地導体膜５が設けられていればよい。

本発明によるマイクロ波回路の一実施形態を説明する図である。図１のマイクロ波回路の等価回路を示す図である。図１に示される接地導体膜の他の例を示す貫通孔近傍の断面説明図である。

符号の説明

１接地導体
２誘電体基板
３多フィンガーＦＥＴチップ
４貫通孔
５接地導体膜
６第１の接続手段
７第２の接続手段
８第３の接続手段
９入力側分岐回路
１０出力側分岐回路
１１入力線路
１２出力線路

Claims

一面に配線が形成され、他面側に接地導体が設けられる誘電体基板と、該誘電体基板に形成された貫通孔内に装着される多フィンガーＦＥＴチップと、前記貫通孔近傍で前記誘電体基板の一面に前記接地導体と電気的に接続して設けられる接地導体膜と、前記多フィンガーＦＥＴチップの複数のソース電極と前記接地導体膜とを電気的に接続する第１の接続手段と、前記多フィンガーＦＥＴチップの複数のゲート電極と前記誘電体基板の一面に設けられるゲート配線とを電気的に接続する第２の接続手段とを有し、前記第１の接続手段の少なくとも１つは、前記第２の接続手段の２つの間に設けられる構造であることを特徴とするマイクロ波回路。