JP2007274181A

JP2007274181A - 半導体装置

Info

Publication number: JP2007274181A
Application number: JP2006095512A
Authority: JP
Inventors: Kazutaka Takagi; 一考高木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-03-30
Filing date: 2006-03-30
Publication date: 2007-10-18

Abstract

【課題】半導体チップの発熱領域が集中して配置されていることによって熱抵抗が増大することを防止し、パッケージ筐体のサイズを大きくすることなく発熱領域を分散させ、かつ高周波特性を犠牲にすることのない半導体装置を提供すること。
【解決手段】半導体チップ１１を互いに前後して配置する。半導体チップ１１を2つずつペアにし、入力側には第１のT型分配回路１４、出力側には第1のT型合成回路１５を配置する。第１のT型分配回路１４と第1のT型合成回路１５の２分岐されている経路を伝搬する時間が等しくなるようにその線路長を決定する。この構成により分岐された信号の伝搬時間が等しくなり出力合成された利得の低下は生じない。また第１のT型分配回路１４と第1のT型合成回路１５をセラミック等の基板で構成し、接続のためのボンディングワイヤ１３を極力短く、並列に複数配置しているので高周波に対応でき、かつ高周波特性のばらつきも減少できる。
【選択図】図１

Description

本発明は半導体装置に関し、特に複数個の半導体チップを合成する高出力マイクロ波電力増幅器を形成する場合の半導体装置に関する。

衛星通信分野において電力増幅器の小型化、大出力化への要求が高まっている。電力増幅器を構成する半導体電力FET（電界効果トランジスタ）の実装個数を増やすだけでなく半導体電力FETの出力電力の高密度化がはかられている。

半導体電力FETの基板材料としてGaAsに代わる半導体材料であるSiC（シリコンカーバイド）やGaN（ガリウムナイトライド）の出現により、その電力密度は従来装置の数倍が可能となっており、それに伴い発熱密度も大きくなっている。SiCは、GaAsに比べて絶縁破壊電圧と熱伝導率が１０倍高いという優れた物性を有している。そのため同サイズのFETと比較すると、単純に動作電圧を１０倍することにより理論的には１０倍の電力密度を得ることができる。このような電力密度の増加に伴い、個々の半導体チップが発する熱量が増加し、隣り合う半導体チップからの発熱のために有効な放熱が困難となってきている。

従来の高出力電力増幅器を図４に示す（特許文献１参照）。実装パッケージ４０にマルチフィンガーの半導体電力FETを集積した半導体チップ４１を４つ横一直線に配置し、半導体チップ２つずつをペアにして、1：2分岐のT型分配回路４２と、合成回路４３を用いて電力合成していた。

半導体チップを横一列に配置していた理由は、伝搬する信号の位相を各半導体チップの入力端と出力端で等しくすることが出来、かつT型分配回路の設計が比較的容易にできる利点を持つからである。高出力化、小型化、軽量化の要請からこのような横一線の配置では限界となっている。

それ故、横方向に一直線に配置をするのではなく、半導体チップを縦方向（入出力方向）に複数段配置してその電力増幅回路全体のサイズを小さくするものがある（特許文献２参照）。しかし、回路サイズを小さくするという観点にて配置されるため、放熱に対して最適な配置間隔ではなかった。放熱に対して最適な点は実装パッケージ形態や半導体材料によって変わるが後述するようにおおむね１mm程度以上の間隔をとる必要があり、このような間隔をボンディングワイヤで接続すると、ボンディングワイヤのインダクタンスが大きくなり、高周波においての適用が困難となりうる。またボンディングワイヤの長さや高さなどに起因する特性ばらつきが存在してしまうという問題点がある。
特開２００１−１８５９６６号公報特開平１０−３２７０３１号公報

したがって本発明は前記に鑑みてなされたものでその目的とするところは、半導体チップの発熱領域が集中して配置されていることによって熱抵抗が増大することを防止し、パッケージ筐体のサイズを大きくすることなく発熱領域を分散させ、かつ高周波特性を犠牲にすることのない半導体装置を提供することを目的とする。

前記課題を解決するために、本願発明の一態様によれば、入出力方向に対し、ある一定以上の距離を互いに前後して配置した複数の半導体チップと、前記複数の半導体チップの入力側に接続された分配回路と、前記複数の半導体チップの出力側に接続された合成回路とを備え、前記分配回路を伝搬する時間と前記合成回路を伝搬する時間の和が、各半導体チップにおいて等しくなるように配置されたことを特徴とする半導体装置が提供される。

また、本願発明の一態様によれば、入出力方向に対し、ある一定以上の距離を互いに前後して配置した２つの半導体チップと、前記半導体チップのそれぞれの入力側に接続された第1のT型分配回路の分岐端と、前記複数の半導体チップの出力側に接続された第１のT型合成回路の分岐端とを備え、前記第1のT型分配回路を伝搬する時間と前記第1のT型合成回路を伝搬する時間の和が、等しくなるように前記第1のT型分配回路の経路と前記第1の合成回路の経路とを調整し前記２つの半導体チップとで構成される２分岐電力合成回路を２^N-1個配置し、（Nは整数）この複数の2分岐電力合成回路の各入力側に接続された第2の分配回路と、前記複数の２分岐電力合成回路の各出力側に接続された第2の合成回路とを備え、前記第2の分配回路を伝搬する時間と前記第2の合成回路を伝搬する時間の和が、各半導体チップにおいて等しくなるように形成されたことを特徴とする半導体装置が提供できる

本発明によれば、複数の半導体チップを熱放熱が良好になる位置まで分散させて配置しているので熱抵抗を１０％以上低減することができる。また、半導体チップを一直線上から離して配置したことによる信号伝搬の位相差を入力と出力で等しくなるように分配・合成回路で調整しているので、電力合成における利得の低下が生じない。またワイヤボンディングの距離を極力短く、かつ複数使用しているのでこのボンディングワイヤによるインピーダンスの変動を防止でき高周波特性を犠牲にすることもない。

以下本発明の実施形態につき詳細に説明する。図１は本発明の第1の実施形態における高出力電力増幅器の実装概念図を表したものである。まず、パッケージ１０に半導体チップ１１を従来のように横一直線ではなく互いに前後して配置している。各半導体チップ１１の入力にはゲート端子と伝送路との整合を取るための入力整合回路１２が配置されている。各半導体チップ１１とこの入力整合回路１２とは短いボンディングワイヤ１３で複数接続されている。半導体チップ１１を2つずつペアにし、入力側には第１のT型分配回路１４、出力側には第1のT型合成回路１５が２つ配置されている。この接続においてもボンディングワイヤ１３を短く複数使用する。

ペアとなる半導体チップ１１と第１のT型分配回路１４と第1のT型合成回路１５によって２つの半導体チップの出力が合成される。２つの半導体チップの出力の出力位相が一致しないまま合成すると利得の低下をもたらしてしまう。そこで本発明の一実施形態においては、半導体チップの実装位置が互いにずれて配置されているので第１のT型分配回路１４と第1のT型合成回路１５の２分岐されている経路を伝搬する時間を等しくなるようにその線路長を決定することになる。第１のT型分配回路１４と第1のT型合成回路１５の基板の誘電率が同じである場合、ペアとなる半導体チップ１１を離して配置した距離だけ片方の半導体チップ１１に接続された第１のT型分配回路１４の線路長を短くし、さらに第1のT型合成回路１５の線路長を長くすれば、もう一方との伝搬時間が等しくなるので利得の低下は生じない。また第１のT型分配回路１４と第1のT型合成回路１５をセラミック等の基板で構成し、接続のためのボンディングワイヤ１３を極力短く、並列に複数配置しているので高周波に対応でき、かつ高周波特性のばらつきも減少できる。

上述したようなペアとなる半導体チップ１１の２分岐合成回路をもう一つ形成し、第2のT型分配回路１６と第2の合成回路１７で接続することにより、４つの半導体チップ１１の出力が合成される構成となっている。

次に、半導体チップ１１を配置する間隔について説明する。図2は、配置による熱抵抗低減効果を説明する図である。これは半導体チップ１１の大きさとして0.3mm×3.0mmの熱源を４つ配置し一直線に配置する場合からのずらし量と熱抵抗の関係を示している。実装構成として１．２ｍｍ厚の銅マウントを持つパッケージにＡｕＳｎ(金すず)でボンディングし、このパッケージを10ｍｍ以上の厚さのアルミニウム放熱板に実装するという条件にて熱抵抗を計算で求めた。これによると1mm程度のずらし量で熱抵抗が２．７５W／℃から２．４８W／℃と約１０％程度の熱抵抗が低減されることがわかる。最適なずらし量は半導体チップ１１の数や大きさおよび消費電力や実装形態に依存するので実装形態に照らし合わせ計算する必要がある。

図３は本発明の実施形態のバリエーションを示した図である。図３（ａ）は従来の構成であり図３（ｂ）は横一直線から前後に半導体チップの間隔を移動させた図である。また図３（ｃ）は、半導体チップのずれた配置を利用して半導体チップの横幅をさらに大きくし、同一サイズのパッケージ内により大きな半導体チップを実装した実施形態である。図３（ｄ）はさらに発展させたものでペアとなる半導体チップをさらに前後に移動させたものである。

本発明の一実施形態によれば、複数の半導体チップを熱放熱が良好になる位置までお互いのチップを分散させて配置しているので熱抵抗を１０％以上低減することができる。また、半導体チップを一直線上から離して配置したことによる信号伝搬の位相差を入力と出力で等しくなるように分配・合成回路で調整しているので、電力合成における利得の低下が生じない。またワイヤボンディングの距離を極力短くしているのでこのボンディングワイヤによるインピーダンスの変動を防止でき高周波特性を犠牲にすることもない。

本発明は前記実施形態をそのままに限定されるものではなく、実施段階でその要旨を逸脱しない範囲で具体化できる。

本発明の第1の実施形態における高出力電力増幅器の実装概念図を表したものである。本発明の一実施形態における半導体チップの配置による熱抵抗低減効果を説明する図である。実施形態のバリエーションを示した図である。従来の高出力電力増幅器の実装概念図を表したものである。

符号の説明

１０…パッケージ
１１…半導体チップ
１２…入力整合回路
１３…ボンディングワイヤ
１４，１６…分配回路
１５、１７…合成回路

Claims

入出力方向に対し、ある一定以上の距離を互いに前後して配置した２個の半導体チップと、前記複数の半導体チップの入力側に接続された分配回路と、前記半導体チップの出力側に接続された合成回路とを備え、
前記分配回路を伝搬する時間と前記合成回路を伝搬する時間の和が、各半導体チップにおいて等しくなるように配置されたことを特徴とする半導体装置。
入出力方向に対し、ある一定以上の距離を互いに前後して配置した２つの半導体チップと、前記半導体チップのそれぞれの入力側に接続された第1のT型分配回路の分岐端と、前記半導体チップの出力側に接続された第１のT型合成回路の分岐端とを備え、
前記第1のT型分配回路を伝搬する時間と前記第1のT型合成回路を伝搬する時間の和が、等しくなるように前記第1のT型分配回路の経路と前記第1の合成回路の経路とを調整し前記２つの半導体チップとで構成される２分岐電力合成回路を２^N個配置し、（Nは整数）この複数の2分岐電力合成回路の各入力側に接続された第2の分配回路と、前記複数の２分岐電力合成回路の各出力側に接続された第2の合成回路とを備え、前記第2の分配回路を伝搬する時間と前記第2の合成回路を伝搬する時間の和が、各半導体チップにおいて等しくなるように形成されたことを特徴とする半導体装置。
前記複数の半導体チップを互いに離して配置するある一定以上の距離として、これを１mm程度とすることを特徴とする請求項第１あるいは2記載の半導体装置。
前記半導体チップのチップ幅を近接する前記分配回路または合成回路の線路近傍まで広げたことを特徴とする請求項１あるいは2に記載の半導体装置。
前記入出力方向に対し、ある一定以上の距離を互いに前後して配置した２つの半導体チップと、前記半導体チップのそれぞれの入力側に接続された第１のＴ型分配回路と、前記半導体チップの出力側に接続された第１のＴ型合成回路とからなる構成を近接する前記分配回路または合成回路の線路近傍まで広げたことを特徴とする請求項2に記載の半導体装置。