DE102013208142B4 - Halbleitervorrichtung - Google Patents

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Abstract

Halbleitervorrichtung mit
einem Gehäuse (1),
einer Eingangsanpassschaltung (4) und einer Ausgangsanpassschaltung (5) in dem Gehäuse (1) und
einer Mehrzahl von Transistorchips (6) zwischen der Eingangsanpassschaltung (4) und der Ausgangsanpassschaltung (5) in dem Gehäuse (1),
wobei jeder Transistorchip (6) ein rechteckiges Halbleitersubstrat (8) mit langen Seiten und kurzen Seiten, die kürzer als die langen Seiten sind, sowie eine Gateelektrode (9), eine Drainelektrode (10) und eine Sourceelektrode (11) auf dem Halbleitersubstrat (8) enthält,
die Gateelektrode (9) eine Mehrzahl von Gatefingern (9a), die entlang der langen Seiten des Halbleitersubstrats (8) angeordnet sind, und eine Gateanschlussfläche (9b) enthält, die mit der Mehrzahl von Gatefingern (9a) gemeinsam verbunden ist und die über einen Draht (12) mit der Eingangsanpassschaltung (4) verbunden ist,
die Drainelektrode (10) über einen Draht (13) mit der Ausgangsanpassschaltung (5) verbunden ist und
die langen Seiten der Halbleitersubstrate (8) der Mehrzahl von Transistorchips (6) schräg zu einer Eingangs/Ausgangs-Richtung von der Eingangsanpassschaltung (4) zu der Ausgangsanpassschaltung (5) sind.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, die in der Lage ist, eine Ausgangsleistung zu verbessern, ohne ihre Gehäusegröße zu erhöhen und eine Verschlechterung ihrer Eigenschaften und Zuverlässigkeit zu bewirken.
  • DE 10 2013 205 251 A1 beschreibt ein Halbleiterbauelement, das aufweist: ein Halbleitersubstrat aus einem hexagonalen Kristall, eine Mehrzahl von Transistoren auf einer c-Ebene des Halbleitersubstrats, Source-Elektroden der Mehrzahl von Transistoren, die miteinander verbunden sind, Drain-Elektroden der Mehrzahl von Transistoren, die miteinander verbunden sind, und Gate-Elektroden der Mehrzahl von Transistoren, die miteinander verbunden sind. Ein Winkel zwischen Erstreckungsrichtungen der Gate-Elektroden beträgt 60 Grad oder 120 Grad in einer Draufsicht aus einer Richtung senkrecht zur c-Ebene des Halbleitersubstrats.
  • JP S63-28 074 A offenbart eine kammförmige Elektrodenstruktur eines Mikrowellen-Feldeffekttransistors. Jeweilige Streckenlängen zwischen einer Gate-Anschlussfläche und einer jeweiligen Stelle, an der jeweiliger Finger einer Gate-Elektrode einen Rand einer aktiven Schicht überquert, sind gleich. Ferner sind jeweilige Streckenlängen zwischen einer Drain-Anschlussfläche und einer jeweiligen Stelle, an der jeweiliger Finger einer Drain-Elektrode einen Rand einer aktiven Schicht überquert, gleich.
  • Hochausgabehalbleitervorrichtungen (Halbleitervorrichtungen mit hoher Ausgangsleistung) müssen ein eingegebenes HF-Signal verstärken und eine Leistung von mehreren Watt bis zu mehreren hundert Watt ausgeben. Die Gatebreite von Transistoren, die für solche Halbleitervorrichtungen verwendet werden, muss mehrere mm bis mehrere hundert mm betragen. Transistoren mit einer solchen großen Gatebreite müssen in Gehäuse eingepasst werden, die lediglich mehrere mm bis mehrere zehn mm groß sind. Somit werden eins bis vier oder so Transistorchips mit einem Feld von mehreren zehn bis einhundert oder so Gatefingern mit einer Gatebreite (Gatefingerlänge) von mehreren zehn µm bis mehreren hundert mm in einem Gehäuse angeordnet.
  • Bei bekannten Halbleitervorrichtungen sind eine Mehrzahl von Transistorchips in einer Reihe so angeordnet, dass ihre Eingangsseiten und Ausgangsseiten jeweils in dieselbe Richtung zeigen. Außerdem ist auch eine Halbleitervorrichtung vorgeschlagen worden, bei der Chips vor- oder hintereinander angeordnet sind (s. z.B. JP 2007-274181 A ).
  • Weiter schwankt bei einem Transistorchip, bei dem eine Mehrzahl von Gatefingern in einer Reihe angeordnet sind, eine Leitungslänge von einer Gateanschlussfläche zu jedem Gatefinger von einem Finger zum anderen, was Phasenunterschiede hervorruft. Daher wurde eine Idee vorgeschlagen, dass eine Mehrzahl von Gatefingern in einer V-Form angeordnet sind, so dass die Leitungslängen von der Gateanschlussfläche zu den jeweiligen Gatefingern ausgeglichen wird (s. z.B. JP S61-104674 A ). Dadurch ist es möglich, Phasenunterschiede zu verringern und eine hohe Verstärkung zu erzielen.
  • Um die Ausgangsleistung zu erhöhen, muss die Gatebreite erhöht werden. Die Anzahl von Chips, die angeordnet werden können, und die Seitenbreite jedes Chips einer Halbleitervorrichtung, bei der eine Mehrzahl von Transistorchips in einer Reihe angeordnet sind, sind jedoch durch die Seitenbreite ihres Gehäuses beschränkt. Daher führt ein Erhöhen der Anzahl von Chips oder ein Erhöhen der Seitenbreite jedes Chips zu einer Erhöhung der Seitenbreite des Gehäuses, was zu einer Erhöhung der Kosten führt. Wenn Chips vor- oder hintereinander angeordnet sind, können weiter nur Enden der Chips einander überlappen, um einen Drahtkontakt zu vermeiden, was verhindert, dass die Gehäusegröße hinreichend verringert wird.
  • Zum Erhöhen der Gatebreite ohne Erhöhen der Gehäusegröße kann weiter die Länge jedes Gatefingers (Einheitsgatebreite) erhöht werden oder der Fingerabstand verringert werden, um die Anzahl der Finger zu erhöhen. Ein Erhöhen der Länge der Gatefinger führt jedoch zu einer Verringerung der Verstärkung. Weiter kann ein Verkleinern des Fingerabstands bewirken, dass Wärme sich konzentriert, was zu einer Erhöhung der Kanaltemperatur während des Betriebs führt. Demzufolge verschlechtern sich die Eigenschaften oder die Zuverlässigkeit.
  • Wenn eine Mehrzahl von Gatefingern in einer Seitenrichtung in einer Reihe angeordnet sind, ist eine Wärmeerzeugung während des Betriebs auf eine rechteckige Fläche konzentriert, in der die Finger angeordnet sind. Wenn die Mehrzahl von Gatefingern dagegen in einer V-Form angeordnet sind, dehnt sich die Wärmeerzeugungsfläche aus. Da die Gatefinger an Enden der Transistorzellen einander an der Grenze zu der benachbarten Transistorzelle benachbart angeordnet sind, wird Wärme an der Zellgrenze konzentriert. Da weiter die Leitungslängen von der Gateanschlussfläche zu den jeweiligen Gatefingern ausgeglichen werden muss, kann der überlappende Bereich zwischen benachbarten Gatefingern nicht weiter verringert werden. Aus diesem Grund kann eine Wärmekonzentration nicht hinreichend verringert werden, was zu einem Temperaturanstieg und einer Verschlechterung der Eigenschaften oder der Zuverlässigkeit führt.
  • Angesichts der oben beschriebenen Probleme besteht die Aufgabe der vorliegenden Erfindung darin, eine Halbleitervorrichtung bereitzustellen, die in der Lage ist, die Ausgangsleistung zu verbessern, ohne ihre Gehäusegröße zu erhöhen oder eine Verschlechterung ihrer Eigenschaften und ihrer Zuverlässigkeit zu bewirken.
  • Die Aufgabe wird gelöst durch eine Halbleitervorrichtung gemäß Anspruch 1, 7 oder 8. Weiterbildungen der Erfindung sind jeweils in den Unteransprüchen angegeben.
  • Die Halbleitervorrichtung enthält ein Gehäuse, eine Eingangsanpassschaltung und eine Ausgangsanpassschaltung in dem Gehäuse und eine Mehrzahl von Transistorchips zwischen der Eingangsanpassschaltung und der Ausgangsanpassschaltung in dem Gehäuse. Jeder Transistorchip enthält ein rechteckiges Halbleitersubstrat mit langen Seiten und kurzen Seiten, die kürzer als die langen Seiten sind, sowie eine Gateelektrode, eine Drainelektrode und eine Sourceelektrode auf dem Halbleitersubstrat. Die Gateelektrode enthält eine Mehrzahl von Gatefingern, die entlang der langen Seiten des Halbleitersubstrats angeordnet sind, und eine Gateanschlussfläche, die mit der Mehrzahl von Gatefingern gemeinsam verbunden ist und die über einen Draht mit der Eingangsanpassschaltung verbunden ist. Die Drainelektrode ist über einen Draht mit der Ausgangsanpassschaltung verbunden. Die langen Seiten der Halbleitersubstrate der Mehrzahl von Transistorchips sind schräg zu einer Eingangs/Ausgangs-Richtung von der Eingangsanpassschaltung zu der Ausgangsanpassschaltung.
  • Die vorliegende Erfindung ermöglicht es, die Ausgangsleistung zu verbessern, ohne die Gehäusegröße zu erhöhen oder eine Verschlechterung ihrer Eigenschaften und ihrer Zuverlässigkeit zu bewirken.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen.
    • 1 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
    • 2 ist eine Schnittansicht der 1.
    • 3 ist eine vergrößerte Draufsicht auf den Transistorchip von 1.
    • 4 ist eine Draufsicht auf den Transistorchip der ersten Ausführungsform.
    • 5 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einem Vergleichsbeispiel.
    • 6 ist eine Draufsicht auf einen Transistorchip des Vergleichsbeispiels.
    • 7 ist eine Draufsicht auf ein erstes Abwandlungsbeispiel des Transistorchips der ersten Ausführungsform.
    • 8 ist eine Draufsicht auf ein zweites Abwandlungsbeispiel des Transistorchips der ersten Ausführungsform.
    • 9 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
    • 10 ist eine vergrößerte Draufsicht auf den Transistorchip von 9.
    • 11 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
    • 12 ist ein vergrößerter Ausschnitt der Draufsicht von 11.
    • 13 ist ein vergrößerter Ausschnitt einer Draufsicht auf eine Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
  • Mit Bezug auf die Figuren werden eine Halbleitervorrichtungen gemäß den Ausführungsformen der vorliegenden Erfindung beschrieben. Dieselben Komponenten sind durch dieselben Bezugszeichen gekennzeichnet, und ihre Beschreibung wird nicht wiederholt.
  • 1 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung. 2 ist eine Schnittansicht der 1. Ein HF-Eingangsanschluss 2 zum Eingeben eines HF-Signals und ein HF-Ausganganschluss 3 zum Ausgeben eines HF-Signals sind auf einander gegenüberliegenden Seiten eines in der Draufsicht im Wesentlichen rechteckigen Gehäuses 1 bereitgestellt. Eine Eingangsanpassschaltung 4 und eine Ausgangsanpassschaltung 5 sind in dem Gehäuse 1 bereitgestellt und jeweils mit dem HF-Eingangsanschluss und dem HF-Ausgangsanschluss 3 verbunden. Eine Mehrzahl von Transistorchips 6 sind in dem Gehäuse zwischen der Eingangsanpassschaltung 4 und der Ausgangsanpassschaltung 5 1 bereitgestellt. Die obere Oberfläche des Gehäuses 1 ist mit einem Deckel 7 bedeckt.
  • 3 ist eine vergrößerte Draufsicht auf den Transistorchip in 1. 4 ist eine Draufsicht auf den Transistorchip der ersten Ausführungsform. Jeder Transistorchip 6 enthält ein rechteckiges Halbleitersubstrat 8 mit langen Seiten und kurzen Seiten, die kürzer als die langen Seiten sind, sowie eine Gateelektrode 9, eine Drainelektrode 10 und eine Sourceelektrode 11, die auf dem Halbleitersubstrat 8 angeordnet sind.
  • Die Gateelektrode 9 hat eine Mehrzahl von Gatefingern 9a, die entlang den langen Seiten des Halbleitersubstrats 8 aufeinanderfolgend angeordnet sind, und eine Gateanschlussfläche 9b, die gemeinsam mit der Mehrzahl von Gatefingern 9a verbunden ist. Die Drainelektrode 10 hat eine Mehrzahl von Drainfingern 10a, die entlang der langen Seiten des Halbleitersubstrats 8 aufeinanderfolgend angeordnet sind, und eine Drainanschlussfläche 10b, die mit der Mehrzahl von Drainfingern 10a gemeinsam verbunden ist. Die Sourceelektrode 11 hat eine Mehrzahl von Sourcefingern 11a, die entlang der langen Seiten des Halbleitersubstrats 8 aufeinanderfolgend angeordnet sind, und eine Sourceanschlussfläche 11b, die mit der Mehrzahl von Sourcefingern 11a gemeinsam verbunden ist. Die Gateanschlussfläche 9b ist über einen Golddraht 12 mit der Eingangsanpassschaltung 4 verbunden, und die Drainanschlussfläche 10b der Drainelektrode 10 ist über einen Golddraht 13 mit der Ausgangsanpassschaltung 5 verbunden.
  • Eine Chipkoppelgateanschlussfläche 9c, die mit der Gateelektrode verbunden ist, ist in der Nähe der kurzen Seite angeordnet. Die Chipkoppelgateanschlussflächen 9c benachbarter Transistorchips 6 sind über einen Golddraht 14 miteinander verbunden. Bei der vorliegenden Ausführungsform sind die langen Seiten der Halbleitersubstrate 8 der Mehrzahl von Transistorchips 6 schräg (diagonal) mit Bezug auf eine Eingangs-/Ausgangs-Richtung von der Eingangsanpassschaltung 4 zu der Ausgangsanpassschaltung 5. Dabei enthalten die Eingangsanpassschaltung 4 und die Ausgangsanpassschaltung 5 jede ein Muster, wodurch eine Anpassung für jede Transistorzelle in dem Chip durchgeführt wird, und diese Muster sind für jede Zelle verdrahtet und in einer Turnierform kombiniert. Daher können auch dann, wenn die Mehrzahl von Transistorchips 6 schräg angeordnet sind, die Chips für jede Zelle innerhalb des Chips kombiniert werden, während die Symmetrie erhalten bleibt. Eine Chipkombination unter Beibehaltung der Symmetrie ist auch möglich.
  • Als nächstes werden die Wirkungen der vorliegenden Erfindung im Vergleich zu einem Vergleichsbeispiel beschrieben.
  • 5 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einem Vergleichsbeispiel. 6 ist eine Draufsicht auf den Transistorchip des Vergleichsbeispiels. In dem Vergleichsbeispiel sind vier Transistorchips 6 mit einer Größe von 3,2 mm × 0,56 mm so in einer Reihe angeordnet, dass ihre jeweiligen Eingangs- und Ausgangsseiten in dieselbe Richtung gerichtet sind.
  • In der vorliegenden Ausführungsform dagegen sind die vier Transistorchips 6 schräg in einem Winkel von 45° mit Bezug auf die Eingangs/Ausgangs-Richtung angeordnet. Das macht es möglich, die Chipgröße in der Längsrichtung auf (3,2-0,56/√2) × √2 mm = 3,97 mm zu vergrößern, ohne die Gehäusegröße zu erhöhen. Demzufolge kann die vorliegende Ausführungsform die Anzahl von Fingern erhöhen, ohne die Länge (Einheitsgatebreite) der Gatefinger oder den Abstand der Finger zu verändern, und sie kann die Ausgabeleistung verglichen mit dem Vergleichsbeispiel um etwa 24% verbessern. Somit kann die vorliegende Erfindung die Ausgangsleistung verbessern, ohne die Gehäusegröße zu erhöhen oder zu bewirken, dass sich die Eigenschaften und die Zuverlässigkeit verschlechtern.
  • 7 ist eine Draufsicht auf ein erstes Abwandlungsbeispiel des Transistorchips der ersten Ausführungsform. Verglichen mit dem Chip in 4 der ersten Ausführungsform, sind die Chipgröße und die seitliche Richtung und Anzahl der Gatefinger 9a dieselben, und die Länge (Einheitsgatebreite) jedes Gatefingers 9a ist kleiner. Verglichen mit den Chips des Vergleichsbeispiels in 6 ist es dadurch möglich, die Anzahl von Gatefingern 9a zu erhöhen, während die Länge jedes Gatefingers 9a verringert und dieselbe Gesamtgatebreite erzielt wird. Daher kann die Verstärkung verbessert werden, während dieselbe Ausgangsleistung wie bei dem Vergleichsbeispiel erhalten bleibt.
  • 8 ist eine Draufsicht auf ein zweites Abwandlungsbeispiel des Transistorchips der ersten Ausführungsform. Verglichen mit dem Chip der ersten Ausführungsform in 4 sind die Chipgröße in der Seitenrichtung und die Längen (Einheitsgatebreiten) jedes Gatefingers 9a dieselben, aber die Anzahl von Gatefingern 9a ist kleiner. Verglichen mit dem Chip des Vergleichsbeispiels in 6 ist es dadurch möglich, den Abstand der Gatefinger 9a zu erhöhen, während dieselbe Einheitsgatebreite, dieselbe Anzahl von Gatefingern 9a und dieselbe Gesamtgatebreite erhalten bleibt. Daher ist es möglich, die Wärmeableitung mit derselben Ausgangsleistung wie in dem Vergleichsbeispiel zu verbessern.
  • Um benachbarte Transistorchips 6 über die Chipkoppelgateanschlussfläche 9c zu verbinden, muss die Mehrzahl von Transistorchips 6 in der vorliegenden Ausführungsform in einem Zickzackaufbau angeordnet sein. Wenn die Chips nicht gekoppelt werden müssen, können die Mehrzahl von Transistorchips 6 auch schräg in derselben Orientierung angeordnet sein.
  • 9 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. 10 ist eine vergrößerte Draufsicht auf den Transistorchip von 9. Die Form der Transistorchips ist nicht ein normales Rechteck, sondern ein Parallelogramm. Die kurzen Seiten der Halbleitersubstrate 8 der Mehrzahl von Transistorchips 6 sind parallel zu der Eingangs/Ausgangs-Richtung.
  • Wenn der rechteckige Transistorchip 6 mit Chipkoppelgateanschlussflächen 9c an den Enden des Chips versehen ist, sinkt die Fläche des Bereichs, in dem die Gatefinger 9a angeordnet sind. Im Gegensatz dazu ermöglicht es die vorliegende Ausführungsform, die Chipkoppelgateanschlussfläche 9c in den Lücken zwischen den Chips anzuordnen, und dadurch kann die Fläche des Bereichs erweitert werden, in dem die Gatefinger 9a angeordnet sind. Daher kann die Ausgangsleistung weiter verbessert werden, ohne die Gehäusegröße zu erhöhen.
  • Das Halbleitersubstrat 8 des Transistorchips 6 besteht aus SiC, und ein HEMT auf GaN-Basis ist darauf bereitgestellt. Wenn dabei das Halbleitersubstrat 8 in einer Richtung geschnitten wird, die von dem Ebenenazimuth verschieden ist, kann ein Riss entlang dem Ebenenazimuth erzeugt werden, wenn eine mechanische Spannung auf ein Chipende aufgebracht wird. Somit wird ein Substrat eines hexagonalen Kristalls verwendet, dessen Ebenenazimuth eine 60°-Richtung ist, und wenn die Spaltebenen der langen Seite <-1100> und <1-100> sind, ist die kurze Seite um 60° mit Bezug auf die lange Seite geneigt und wird entlang der Spaltebenen <-1010> und <10-10> oder den Spaltebenen <0-110> und <01-10> geschnitten. Dadurch ist es möglich, die Erzeugung von Rissen zu unterdrücken, wenn eine mechanische Spannung aufgebracht wird.
  • Eine hohe Ausgangsleistung ist insbesondere für einen Endstufenverstärker eines MMIC erforderlich. Daher ist die Halbleitervorrichtung gemäß der ersten oder zweiten Ausführungsform besonders wirkungsvoll, wenn sie auf eine Endstufe eines MMIC angewendet wird. Da ein Halbleiterchip 6, dessen Halbleitersubstrat 8 aus SiC gebildet ist, eine hohe Spannungsfestigkeitseigenschaft und eine hohe maximal erlaubte Stromdichte hat, kann der Chip verkleinert werden. Das Verwenden dieser verkleinerten Chips ermöglicht es auch, eine Halbleitervorrichtung zu verkleinern, die diese Chips enthält. Da der Chip weiter eine hohe Wärmefestigkeit hat, können Kühlrippen des Kühlkörpers verkleinert sein, und ein Wasserkühlabschnitt kann durch ein Luftkühlsystem ersetzt werden, was weiter eine Verkleinerung der Halbleitervorrichtung ermöglicht. Da der Chip weiter einen niedrigen Leistungsverlust hat und einen hohen Wirkungsgrad aufweist, kann eine Halbleitervorrichtung mit hohem Wirkungsgrad bereitgestellt werden.
  • 11 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung. 12 ist ein vergrößerter Ausschnitt der Draufsicht von 11. Diese Halbleitervorrichtung ist ein MMIC mit einem Eingangsstufentransistorbereich, der ein Eingangssignal verstärkt, und einem Endstufentransistorbereich, der das Ausgangssignal weiter verstärkt.
  • Eine Mehrzahl von Transistorzellen 15 sind auf einem Halbleitersubstrat 8 angeordnet. In jeder Transistorzelle 15 sind eine Mehrzahl von Gatefingern 9a in einer rechteckigen Form schräg nebeneinander angeordnet. An der Grenze zwischen benachbarten Transistorzellen 15 sind die Gatefinger 9a an den Enden der Transistorzellen gegeneinander versetzt. Das verhindert, dass Wärme an der Zellgrenze konzentriert ist, und es verhindert eine Verschlechterung der Eigenschaften und der Zuverlässigkeit, die durch einen Temperaturanstieg bewirkt werden. Gemäß dem Ergebnis einer einfachen Berechnung des thermischen Widerstands unter Verwendung einer Simulation kann die vorliegende Erfindung den thermischen Widerstandswert verglichen mit einer Vorrichtung, bei der eine Mehrzahl von Gatefingern 9a in einer Seitenrichtung in einer Reihe angeordnet sind, um etwa 20% verringern.
  • Mit einer so hervorragenden Wärmeabfuhr ist es möglich, den Fingerabstand zu verkleinern, die Anzahl von Fingern zu vergrößern und die Gesamtgatebreite zu vergrößern, ohne den Wärmewiderstand pro Gatebreite zu ändern. Somit ist es möglich, die Ausgangsleistung zu verbessern, ohne eine Erhöhung der Gehäusegröße oder eine Verschlechterung der Eigenschaften und der Zuverlässigkeit zu bewirken.
  • In der vorliegenden Ausführungsform ist das Feld von Gatefingern 9a für jede Zelle geändert, aber das Feld kann für jede Mehrzahl von Zellen geändert sein oder das Feld kann mehrmals innerhalb einer Zelle geändert sein.
  • 13 ist ein vergrößerter Ausschnitt einer Draufsicht auf eine Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung. Wie bei der dritten Ausführungsform sind eine Mehrzahl von Transistorzellen 15 auf einem Halbleitersubstrat 8 angeordnet. Eine Mehrzahl von Gatefingern 9a sind gegeneinander allmählich in der Fingerrichtung versetzt, und die Versatzrichtung wird in der Mitte der Transistorzelle 15 umgekehrt, so dass die Gatefinger 9a in einer V-Form angeordnet sind.
  • Die Leitungslänge von einer Gateanschlussfläche 9b zu dem Gatefinger 9a in der Mitte ist größer als die Leitungslänge von der Gateanschlussfläche 9b zu einem Gatefinger 9a an dem Ende. Eine solche längliche V-förmige Anordnung der Mehrzahl von Gatefingern 9a verringert den überlappenden Bereich zwischen benachbarten Gatefingern 9a verglichen mit der V-förmigen Anordnung, bei dem die Leitungslängen von der Gateanschlussfläche 9b zu den jeweiligen Gatefingern 9a dieselbe sind. Aus diesem Grund kann die Wärmekonzentration hinreichend verringert sein.
  • Mit einer solchen hervorragenden Wärmeableitung ist es möglich, den Abstand der Gatefinger 9a zu verringern, die Anzahl der Gatefinger zu erhöhen und die Gesamtgatebreite zu erhöhen, ohne den Wärmewiderstand pro Gatebreite zu ändern. Somit ist es möglich, die Ausgangsleistung zu verbessern, ohne die Gehäusegröße zu vergrößern und ohne eine Verschlechterung der Eigenschaften und der Zuverlässigkeit zu bewirken.
  • Weiter ist es auch möglich, den Fingerabstand zu verringern und die Einheitsgatebreite zu verringern, ohne die Chipgröße und die Gesamtgatebreite zu ändern. Das ermöglicht es, die Verstärkung zu verbessern, ohne die Gehäusegröße zu erhöhen und ohne eine Verschlechterung der Eigenschaften und der Zuverlässigkeit zu bewirken.
  • In der vorliegenden Ausführungsform wird die Versatzrichtung der Gatefinger 9a in der Zellenmitte in die entgegengesetzte Richtung geändert, aber die Versatzrichtung kann jede Mehrzahl von Zellen umgekehrt werden, oder sie kann mehrmals innerhalb einer Zelle umgekehrt werden. Die Periode der Umkehr der Versatzrichtung kann flexibel geändert werden abhängig von dem Layout des gesamten MMIC, was einen Entwurf mit einem hohen Freiheitsgrad ermöglicht.
  • Weiter ist bei der dritten und vierten Ausführungsform die Sourceanschlussfläche 11b ebenfalls auf der Drainseite angeordnet, um eine Sourceinduktivität zu verringern, aber die Sourceanschlussfläche 11b kann auch nur auf der Gateseite angeordnet sein, ohne eine Sourceanschlussfläche 11b auf der Drainseite anzuordnen. Weiter macht es eine Kombination des Aufbaus der dritten oder vierten Ausführungsform oder mit der Vorrichtung der ersten oder zweiten Ausführungsform möglich, die Ausgangsleistung weiter zu verbessern.

Claims (8)

  1. Halbleitervorrichtung mit einem Gehäuse (1), einer Eingangsanpassschaltung (4) und einer Ausgangsanpassschaltung (5) in dem Gehäuse (1) und einer Mehrzahl von Transistorchips (6) zwischen der Eingangsanpassschaltung (4) und der Ausgangsanpassschaltung (5) in dem Gehäuse (1), wobei jeder Transistorchip (6) ein rechteckiges Halbleitersubstrat (8) mit langen Seiten und kurzen Seiten, die kürzer als die langen Seiten sind, sowie eine Gateelektrode (9), eine Drainelektrode (10) und eine Sourceelektrode (11) auf dem Halbleitersubstrat (8) enthält, die Gateelektrode (9) eine Mehrzahl von Gatefingern (9a), die entlang der langen Seiten des Halbleitersubstrats (8) angeordnet sind, und eine Gateanschlussfläche (9b) enthält, die mit der Mehrzahl von Gatefingern (9a) gemeinsam verbunden ist und die über einen Draht (12) mit der Eingangsanpassschaltung (4) verbunden ist, die Drainelektrode (10) über einen Draht (13) mit der Ausgangsanpassschaltung (5) verbunden ist und die langen Seiten der Halbleitersubstrate (8) der Mehrzahl von Transistorchips (6) schräg zu einer Eingangs/Ausgangs-Richtung von der Eingangsanpassschaltung (4) zu der Ausgangsanpassschaltung (5) sind.
  2. Halbleitervorrichtung gemäß Anspruch 1, bei der jeder Halbleiterchip (6) eine Chipkoppelgateanschlussfläche (9c) enthält, die mit der Gateelektrode (9) verbunden und in der Nähe der kurzen Seite angeordnet ist, die Chipkoppelgateanschlussflächen (9c) benachbarter Halbleiterchips (6) über einen Draht (14) miteinander verbunden sind und die kurzen Seiten der Halbleitersubstrate (8) der Mehrzahl von Transistorchips parallel zu der Eingangs/Ausgangs-Richtung sind.
  3. Halbleitervorrichtung gemäß Anspruch 2, bei der die kurzen Seiten entlang den Spaltebenen des Halbleitersubstrats (8) liegen.
  4. Halbleitervorrichtung gemäß Anspruch 3, bei der das Halbleitersubstrat (8) aus SiC ist und die kurzen Seiten um 60° gegenüber den langen Seiten geneigt sind.
  5. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 4, bei der eine Mehrzahl von Transistorzellen (15) auf dem Halbleitersubstrat (8) angeordnet sind, die Mehrzahl von Gatefingern (9a) in jeder Transistorzelle (15) schräg in gradliniger Form angeordnet sind und die Gatefinger (9a) an den Enden benachbarter Transistorzellen (15) an einer Grenze zwischen den benachbarten Transistorzellen (15) gegeneinander versetzt sind.
  6. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 5, bei der die Mehrzahl von Gatefingern (9a) in einer V-Form angeordnet sind und eine Leitungslänge von der Gateanschlussfläche (9b) zu einem Gatefinger (9a) in der Mitte länger ist als eine Leitungslänge von der Gateanschlussfläche (9b) zu einem Gatefinger (9a) an dem Ende.
  7. Halbleitervorrichtung mit einem Halbleitersubstrat (8) und einer Mehrzahl von Transistorzellen (15) auf dem Halbleitersubstrat (8), wobei jede Transistorzelle (15) eine Mehrzahl von Gatefingern (9a) enthält, die schräg in gradliniger Form angeordnet sind, die Gatefinger (9a) an den Enden benachbarter Transistorzellen (15) an einer Grenze zwischen den benachbarten Transistorzellen (15) gegeneinander versetzt sind, und die benachbarten Transistorzellen elektrisch miteinander gekoppelt sind.
  8. Halbleitervorrichtung mit einem Halbleitersubstrat (8) und einer Mehrzahl von Transistorzellen (15) auf dem Halbleitersubstrat (8), wobei jede Transistorzelle (15) eine Mehrzahl von Gatefingern (9a), die schräg in gradliniger Form angeordnet sind, und eine Gateanschlussfläche enthält, die mit der Mehrzahl von Gatefingern (9a) gemeinsam verbunden ist, und eine Leitungslänge von der Gateanschlussfläche zu einem Gatefinger (9a) in der Mitte länger ist als eine Leitungslänge von der Gateanschlussfläche zu einem Gatefinger (9a) an dem Ende.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10359937B2 (en) * 2013-12-20 2019-07-23 Sandisk Technologies Llc System and method of implementing a table storage support scheme
JP5908508B2 (ja) 2014-02-25 2016-04-26 ファナック株式会社 プリント基板
JP6314591B2 (ja) * 2014-03-27 2018-04-25 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN103928460B (zh) * 2014-04-21 2017-06-30 上海联星电子有限公司 一种射频横向扩散金属氧化物半导体版图结构
US9947616B2 (en) 2016-03-17 2018-04-17 Cree, Inc. High power MMIC devices having bypassed gate transistors
US10128365B2 (en) 2016-03-17 2018-11-13 Cree, Inc. Bypassed gate transistors having improved stability
US9786660B1 (en) * 2016-03-17 2017-10-10 Cree, Inc. Transistor with bypassed gate structure field
JP2017188603A (ja) * 2016-04-07 2017-10-12 三菱電機株式会社 半導体装置
EP3474316B1 (de) * 2016-07-25 2021-03-03 Mitsubishi Electric Corporation Halbleiterbauelement
US10763334B2 (en) 2018-07-11 2020-09-01 Cree, Inc. Drain and/or gate interconnect and finger structure
JP7136524B2 (ja) * 2018-07-11 2022-09-13 住友電工デバイス・イノベーション株式会社 半導体増幅器
US10483352B1 (en) * 2018-07-11 2019-11-19 Cree, Inc. High power transistor with interior-fed gate fingers
US10600746B2 (en) 2018-07-19 2020-03-24 Cree, Inc. Radio frequency transistor amplifiers and other multi-cell transistors having gaps and/or isolation structures between groups of unit cell transistors
US10629526B1 (en) * 2018-10-11 2020-04-21 Nxp Usa, Inc. Transistor with non-circular via connections in two orientations
US10770415B2 (en) 2018-12-04 2020-09-08 Cree, Inc. Packaged transistor devices with input-output isolation and methods of forming packaged transistor devices with input-output isolation
US11417746B2 (en) 2019-04-24 2022-08-16 Wolfspeed, Inc. High power transistor with interior-fed fingers
DE102019132899A1 (de) * 2019-12-03 2021-08-19 Danfoss Silicon Power Gmbh Leistungsmodul
US11863130B2 (en) 2020-04-03 2024-01-02 Wolfspeed, Inc. Group III nitride-based radio frequency transistor amplifiers having source, gate and/or drain conductive vias
EP4128333A1 (de) * 2020-04-03 2023-02-08 Wolfspeed, Inc. Auf gruppe-iii-nitrid basierende hochfrequenzverstärker mit rückseiten-source-, gate- und/oder drain-anschlüssen
US11842996B2 (en) * 2021-11-24 2023-12-12 Nxp Usa, Inc. Transistor with odd-mode oscillation stabilization circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61104674A (ja) 1984-10-29 1986-05-22 Fujitsu Ltd 半導体装置
JPS6328074A (ja) 1986-07-21 1988-02-05 Nec Corp マイクロ波電界効果トランジスタ
JP2007274181A (ja) 2006-03-30 2007-10-18 Toshiba Corp 半導体装置
DE102013205251A1 (de) 2012-07-04 2014-01-09 Mitsubishi Electric Corporation Halbleiterbauelement

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62293781A (ja) 1986-06-13 1987-12-21 Nec Corp 電界効果トランジスタ
JPH03258005A (ja) * 1990-03-07 1991-11-18 Mitsubishi Electric Corp 高周波半導体装置
JPH03297201A (ja) * 1990-04-16 1991-12-27 Mitsubishi Electric Corp 高周波半導体装置
JPH06104613A (ja) * 1992-09-17 1994-04-15 Mitsubishi Electric Corp 高周波半導体装置
JPH0964063A (ja) 1995-08-23 1997-03-07 Hitachi Ltd 砒化ガリウム半導体素子
JP3499103B2 (ja) * 1997-02-21 2004-02-23 三菱電機株式会社 半導体装置
JP3287279B2 (ja) * 1997-09-25 2002-06-04 日本電気株式会社 半導体チップ、および該半導体チップが実装された半導体装置
JPH11261351A (ja) * 1998-03-09 1999-09-24 Matsushita Electric Ind Co Ltd 電力増幅器ｍｍｉｃ
JP2001028425A (ja) * 1999-07-15 2001-01-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3712111B2 (ja) 2001-03-30 2005-11-02 ユーディナデバイス株式会社 電力増幅用半導体装置
US20040232982A1 (en) * 2002-07-19 2004-11-25 Ikuroh Ichitsubo RF front-end module for wireless communication devices
JP2004228989A (ja) * 2003-01-23 2004-08-12 Renesas Technology Corp 半導体装置
JP4012840B2 (ja) * 2003-03-14 2007-11-21 三菱電機株式会社 半導体装置
JP4472270B2 (ja) * 2003-05-22 2010-06-02 三菱電機株式会社 電界効果トランジスタとモノリシックマイクロ波集積回路
JP4494223B2 (ja) * 2005-01-11 2010-06-30 三菱電機株式会社 半導体装置
US7564303B2 (en) * 2005-07-26 2009-07-21 Infineon Technologies Ag Semiconductor power device and RF signal amplifier
JP4965982B2 (ja) 2006-12-04 2012-07-04 株式会社東芝 電界効果トランジスタ
JP2008244295A (ja) * 2007-03-28 2008-10-09 Toshiba Corp 半導体装置
JP2008288769A (ja) * 2007-05-16 2008-11-27 Panasonic Corp 高周波回路、半導体装置、および高周波電力増幅装置
JP2009081177A (ja) * 2007-09-25 2009-04-16 Nec Electronics Corp 電界効果トランジスタ、半導体チップ及び半導体装置
US8559905B2 (en) * 2007-12-05 2013-10-15 Viasat, Inc. Systems, devices, and methods for suppressing frequency spurs in mixers
JP2009176930A (ja) * 2008-01-24 2009-08-06 Toshiba Corp 半導体装置およびその製造方法
US8471382B2 (en) * 2010-11-18 2013-06-25 Kabushiki Kaisha Toshiba Package and high frequency terminal structure for the same
JP5712579B2 (ja) * 2010-11-30 2015-05-07 富士通セミコンダクター株式会社 半導体装置
JP5269864B2 (ja) * 2010-12-07 2013-08-21 株式会社東芝 半導体装置
US8344809B2 (en) * 2011-05-04 2013-01-01 Integra Technologies, Inc. System and method for adjusting gain frequency response of RF power amplifier
JP5951265B2 (ja) * 2012-01-26 2016-07-13 株式会社東芝 広帯域増幅器
US9281283B2 (en) * 2012-09-12 2016-03-08 Freescale Semiconductor, Inc. Semiconductor devices with impedance matching-circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61104674A (ja) 1984-10-29 1986-05-22 Fujitsu Ltd 半導体装置
JPS6328074A (ja) 1986-07-21 1988-02-05 Nec Corp マイクロ波電界効果トランジスタ
JP2007274181A (ja) 2006-03-30 2007-10-18 Toshiba Corp 半導体装置
DE102013205251A1 (de) 2012-07-04 2014-01-09 Mitsubishi Electric Corporation Halbleiterbauelement

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