JP2017188603A - 半導体装置 - Google Patents

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Abstract

【課題】チップ面積を縮小してチップコストを削減することができる半導体装置を得る。【解決手段】半導体基板１の外形が五角形である。前段増幅器４が半導体基板１の五角形の１つの頂点２ａ側に形成されている。前段増幅器４の出力を増幅する後段増幅器５，６が半導体基板１の頂点２ａに対向する辺３ａ側に形成されている。【選択図】図１

Description

本発明は、半導体基板に前段増幅器と後段増幅器が形成された半導体装置に関する。
従来のＭＭＩＣ（Monolithic Microwave Integrated Circuit）は方形の半導体基板に形成されていた（例えば、非特許文献１参照）。
一般的なＭＭＩＣは複数段の増幅器で構成され、前段より後段のＦＥＴ数が多い。このため、前段周辺に空きスペースがあり、チップ面積縮小によるチップコスト削減が困難であった。
本発明は、上述のような課題を解決するためになされたもので、その目的はチップ面積を縮小してチップコストを削減することができる半導体装置を得るものである。
本発明に係る半導体装置は、外形が五角形の半導体基板と、前記半導体基板の前記五角形の１つの頂点側に形成された前段増幅器と、前記半導体基板の前記頂点に対向する辺側に形成され、前記前段増幅器の出力を増幅する後段増幅器とを備えることを特徴とする。
本発明では、外形が五角形の半導体基板を用い、その１つの頂点側に前段増幅器を形成し、その頂点に対向する辺側に後段増幅器を形成する。これにより、従来の方形の半導体基板に比べて前段側の空きスペースを省略できるため、チップ面積を縮小してチップコストを削減することができる。
本発明の実施の形態１に係る半導体装置を示す平面図である。 五角形の半導体基板をウェハに配置した状態を示す平面図である。 従来の方形の半導体基板をウェハに配置した状態を示す平面図である。 本発明の実施の形態２に係る半導体装置を示す平面図である。 二等辺三角形の半導体基板をウェハに配置した状態を示す平面図である。 本発明の実施の形態３に係る半導体装置を示す平面図である。 等脚台形の半導体基板をウェハに配置した状態を示す平面図である。
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す平面図である。半導体基板１の外形が、５つの頂点２ａ〜２ｅと５つの辺３ａ〜３ｅを有する五角形である。辺３ａは頂点２ａに対向しており、辺３ａの中点を通る垂線上に頂点２ａが配置されている。辺３ｂ，３ｅは互いに平行であり、同じ長さである。辺３ｃ，３ｄは同じ長さである。
この半導体基板１に３段構成のＭＭＩＣが形成されている。１段目の増幅器４の出力を２段目の増幅器５が増幅し、２段目の増幅器５の出力を最終段の増幅器６が増幅する。１段目の増幅器４は２個のＦＥＴ７ａ，７ｂを有する。２段目の増幅器５は４個のＦＥＴ７ｃ〜７ｆを有する。最終段の増幅器６は８個のＦＥＴ７ｇ〜７ｎを有する。このように最終段の増幅器６に含まれるトランジスタの数は１段目の増幅器４に含まれるトランジスタの数よりも多い。
増幅器４〜６のＦＥＴはトーナメント状に接続されているため、１段目、２段目、最終段となるにつれ、回路は密となる。また、最終段の出力側には、最終段の増幅器６の複数のＦＥＴの出力を合成する合成回路、多数のパッドなども配置されている。従って、３段構成のＭＭＩＣを従来の方形の半導体基板に形成した場合は、最終段の幅に合わせて半導体基板の大きさを選択するので、２段目の周辺に空きスペースが残り、１段目の周辺に更に大きな空きスペースが残る。
そこで、本実施の形態では、外形が五角形の半導体基板１を用い、その１つの頂点２ａ側に１段目の増幅器４を形成し、その頂点２ａに対向する辺３ａ側に最終段の増幅器６を形成する。これにより、従来の方形の半導体基板に比べて前段側の空きスペースを省略できるため、チップ面積を縮小してチップコストを削減することができる。
図２は、五角形の半導体基板をウェハに配置した状態を示す平面図である。図示の通り半導体基板１を交互に配置することで、ウェハ上に余白部分がなく敷き詰めることができる。これを実現するためには、半導体基板１の五角形が、頂点２ａを含む二等辺三角形と、辺３ａを含む長方形とを結合した形状であることが必要である。
図３は、従来の方形の半導体基板をウェハに配置した状態を示す平面図である。この従来の方形の場合に比べて、本実施の形態はウェハ１枚あたりのチップ数が増加し、ＭＭＩＣ１個当たりのコストを削減できる。
実施の形態２．
図４は、本発明の実施の形態２に係る半導体装置を示す平面図である。本実施の形態では、半導体基板１の外形が、長さの等しい第１及び第２の等辺８ａ，８ｂと、底辺８ｃとを有する二等辺三角形である。前段増幅器４が半導体基板１の第１及び第２の等辺８ａ，８ｂが共有する頂点９側に形成され、後段増幅器５が半導体基板１の底辺８ｃ側に形成されている。これにより、従来の方形の半導体基板に比べて前段側の空きスペースを省略できるため、チップ面積を縮小してチップコストを削減することができる。
図５は、二等辺三角形の半導体基板をウェハに配置した状態を示す平面図である。図示の通り半導体基板１を交互に配置することで、ウェハ上に余白部分がなく敷き詰めることができる。従来の方形の場合に比べてウェハ１枚あたりのチップ数が増加し、ＭＭＩＣ１個当たりのコストを削減できる。
実施の形態３．
図６は、本発明の実施の形態３に係る半導体装置を示す平面図である。本実施の形態では、半導体基板１の外形が、上底１０ａと、上底１０ａと平行で上底１０ａよりも長い下底１０ｂとを有する等脚台形である。前段増幅器４が半導体基板１の上底１０ａ側に形成され、後段増幅器５が半導体基板１の下底１０ｂ側に形成されている。これにより、従来の方形の半導体基板に比べて前段側の空きスペースを省略できるため、チップ面積を縮小してチップコストを削減することができる。
図７は、等脚台形の半導体基板をウェハに配置した状態を示す平面図である。図示の通り半導体基板１を交互に配置することで、ウェハ上に余白部分がなく敷き詰めることができる。従来の方形の場合に比べてウェハ１枚あたりのチップ数が増加し、ＭＭＩＣ１個当たりのコストを削減できる。
１ 半導体基板、２ａ，９ 頂点、３ａ 辺、４ 増幅器（前段増幅器）、５，６ 増幅器（後段増幅器）、７ａ〜７ｎ ＦＥＴ（トランジスタ）、８ａ 第１の等辺、８ｂ 第２の等辺、８ｃ 底辺、１０ａ 上底、１０ｂ 下底

Claims (5)

  1. 外形が五角形の半導体基板と、
    前記半導体基板の前記五角形の１つの頂点側に形成された前段増幅器と、
    前記半導体基板の前記頂点に対向する辺側に形成され、前記前段増幅器の出力を増幅する後段増幅器とを備えることを特徴とする半導体装置。
  2. 前記五角形は、前記頂点を含む二等辺三角形と、前記辺を含む長方形とを結合した形状であることを特徴とする請求項１に記載の半導体装置。
  3. 外形が、長さの等しい第１及び第２の等辺と、底辺とを有する二等辺三角形の半導体基板と、
    前記半導体基板の前記第１及び第２の等辺が共有する頂点側に形成された前段増幅器と、
    前記半導体基板の前記底辺側に形成され、前記前段増幅器の出力を増幅する後段増幅器とを備えることを特徴とする半導体装置。
  4. 外形が、上底と、前記上底と平行で前記上底よりも長い下底とを有する等脚台形の半導体基板と、
    前記半導体基板の前記上底側に形成された前段増幅器と、
    前記半導体基板の前記下底側に形成され、前記前段増幅器の出力を増幅する後段増幅器とを備えることを特徴とする半導体装置。
  5. 前記後段増幅器に含まれるトランジスタの数は前記前段増幅器に含まれるトランジスタの数よりも多いことを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
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