JP2009538552A - 利得制御式低雑音増幅手段 - Google Patents

Abstract

利得制御式低雑音増幅手段を提供する。この増幅手段は、増幅器（Ｔ１）と、この増幅器（Ｔ１）の入力端と出力端との間の増幅器（Ｔ１）の負帰還ループにおいて互いに逆方向で且つそれぞれ順方向で直列に結合されている第１及び第２のＰＩＮダイオード（Ｄ₁ 及びＤ₂ ）とを具えている。この増幅手段は更に、第１のＰＩＮダイオードと第２のＰＩＮダイオードとの間のノードに結合されている第１の電流源（Ｉ_C1）と、増幅器（Ｔ１）の入力端に接続されている第２の電流源（Ｉ_C2）とを具えている。

Description

本発明は、利得制御式低雑音増幅手段及びビデオ処理デバイスに関するものである。

連続利得制御式増幅器は代表的に、地上及びケーブルテレビジョン分野に用いられている。線形連続利得制御式トランスインピーダンス増幅器では、順方向バイアス式ＰＩＮダイオードが電流制御抵抗として用いられている。しかし、代表的な低コストのシリコン処理では、モノリシック回路に集積化することができない。従って、低コストのシリコン処理に基づく完全な集積化を実現するために、システムインパッケージＳｉＰが用いられうる。

図１は、従来技術によるトランスインピーダンス増幅器を示す基本回路図である。この図には、開ループ利得が−Ａの増幅器Ｔ１であって、その帰還ループ内に電流制御抵抗としてＰＩＮダイオードＤ₁ が設けられた当該増幅器Ｔ１が示されている。

利得低減のためにＰＩＮダイオードが用いられている従来技術による増幅器は、線形性能が２次及び３次歪みにより制限されるという課題に直面するおそれがある。かかる制限は、増幅器の為に又は帰還ネットワーク、例えば図１に示されるＰＩＮダイオードの非線形な動作特性の為に生じるおそれがある。増幅器の性能を改善する１つの方法は、電圧消費量を上げて、電圧のヘッドルームを高めるとともにバイアス電流を大きくするようにする方法である。さらに又はあるいは、完全にモノリシックな多段増幅器を用いて、ループ利得を増大させることができる。しかし、完全にモノリシックな広帯域スプリッタ増幅器が、低コスト、小型及び最小電力消費という点で有利である。

さらに線形性に関するＰＩＮダイオードの性能は、特に大信号の状況及び低周波に関しては慎重に検査しなければならない。ＰＩＮダイオードの歪みを改善する更なる方法は、周波数及びバイアスが低い状態での性能を改善するために、キャリア寿命を長くすることに関して、適切なＰＩＮダイオードを選択する方法である。図１に示すように、ＰＩＮダイオードＤ₁ を増幅器Ｔ１の帰還ループ内に配置することにより、ＰＩＮダイオード及び増幅器の歪みに関する性能が改善される。この性能改善は、回路の利得が減少する為に達成しうる。大信号の状況の場合、帰還抵抗、すなわちＰＩＮダイオードの全抵抗ｒ_D を小さくすることにより、回路の利得を減少しうる。帰還抵抗の値が小さいと、増幅器のループ利得及び増幅器の信号処理能力を改善しうる。さらに、制御抵抗の値が小さいと、線形性に関するＰＩＮダイオードの動作特性を必要に応じ改善するのに、大きな制御電流が必要となる。しかし、プレフィルタリングを実行しないかかる線形利得制御式増幅器を可変利得テレビジョンスプリッタ増幅器に用いると、いくつかの課題に直面することになる。すなわち、線形性に関する単一のＰＩＮダイオードの性能が、低周波数帯域では十分ではないおそれがある。さらに、線形性に関するＰＩＮダイオードの動作特性及び制御範囲を改善するためにダイオードを直列に接続すると、特に増幅器が低電圧設計で構成されている場合、帰還ループでの大きな電圧レベルのシフトによりある課題が生じるおそれがある。この課題は、いかなる不所望な電圧シフトをも防ぐＡＣ結合並列帰還回路を用いることにより解決しうる。しかし、かかる解決策は、特に低周波テレビジョン帯域に対して、代表的に１００ｐＦより大きな値を有する極めて大きなデカップリングキャパシタを必要とすることになる。

図２は、従来技術による高線形性の利得制御式増幅器を示す回路図である。チップダイＣＤ上には、第１の抵抗Ｒ₁ と、第２の抵抗Ｒ_f と、増幅器Ｔ１とが設けられている。チップダイＣＤの入力端には、入力キャパシタＣ_i と電源抵抗Ｒ_s とが設けられている。出力端には、出力キャパシタＣ_o と負荷抵抗Ｒ_L とが設けられている。図２に示されている増幅器は、高線形性の利得制御式低雑音増幅器を構成している。この増幅器は、帰還ループに配置された第２の抵抗Ｒ_f による負帰還に基づいて低抵抗出力端での信号分離を可能にする（例えばスプリッタ増幅器を構成している）。かかる増幅器は高線形性を有しており、低雑音動作を可能としうる。その理由は、離散ステップで抵抗Ｒ_f を切り換えることにより利得を制御することができる為である。

図３は、図２による回路の詳細な回路図である。この図３では増幅器がより詳細に示されている。特に、２段負帰還増幅器が図３に示されている。２段を構成するために、この増幅器は、第１及び第２のトランジスタＱ₁ 及びＱ₂ と第１及び第２の電流源Ｉ_b1及びＩ_b2とを具えている。

図４は、図２による増幅器のＮＦ（雑音指数）対利得の関係を示すグラフである。電圧定在波比は３であり、増幅器Ｔ₁ は無雑音性であり、利得＝２Ｖ_out ／Ｖ_s となる。図２に示されるようなトランスインピーダンス増幅器を用いて、性能を改善するには高い利得が必要となる。利得を増加させることにより、増幅器のＮＦは減少し、システム全体のＮＦも大幅に改善される。利得を高くすることにより雑音指数は改善されるが、信号のオーバーロードを防ぐために動作中連続的に利得を変化させる必要がある。

アナログ及びデジタルテレビジョン受信（例えばテレビジョン、ＤＶＤ−Ｒ及びパーソナルコンピュータ）用の（シリコン）チューナでは、線形性を高くするとともにＮＦを低くする必要がある。

米国特許第６２６５９４２号明細書には、ＧＨz 帯域の周波数に対しダイナミックレンジを大きくした利得制御式増幅器が開示されている。この増幅器は、複数の直列接続されたＰＩＮダイオードを有する適応制御式の帰還回路網を具えている。しかし、分野増幅器の線形性を改善するには、増幅器はｎ倍のＶ_pin （同じ順方向に直列に接続されたｎ個のＰＩＮダイオード）を必要とする為、この増幅器は低電圧分野に適さない。
米国特許第６２６５９４２号

従って、本発明の目的は、線形動作特性が改善された線形利得制御式増幅器を提供することにある。

この目的は、請求項１による増幅手段及び請求項７によるビデオ処理デバイスにより達成される。

従って、本発明によれば、利得制御式低雑音増幅手段を提供する。この増幅手段は、増幅ユニットと、この増幅ユニットの入力端及び出力端間のこの増幅ユニットの負帰還ループにおいて互いに逆方向で且つそれぞれ順方向で直列に接続されている第１及び第２のＰＩＮダイオードとを具えている。この増幅手段は更に、第１及び第２のＰＩＮダイオード間のノードに接続されている第１の電流源と、前記増幅ユニットの入力端に結合されている第２の電流源とを具えている。

本発明の観点によれば、第１及び第２のＰＩＮダイオードは共通陽極構成で互いに結合されている。あるいはまた、第１及び第２のＰＩＮダイオードは共通陰極構成で互いに結合されている。

本発明の更なる観点によれば、増幅手段は、増幅器と第１及び第２の電流源とが載置されているチップダイを具えている。

本発明の更なる観点によれば、増幅手段は、チップダイと第１及び第２のＰＩＮダイオードとを有するシステムインパッケージ構成を具えている。

本発明の更なる観点によれば、増幅手段は、第２の電流源に結合され、この第２の電流源から雑音を除去するための高域通過フィルタを具えている。

本発明は、利得制御式低雑音増幅手段を有するビデオ処理デバイスにも関するものでもある。増幅手段は、増幅ユニットと、この増幅ユニットの入力端及び出力端間の増幅ユニットの負帰還ループにおいて互いに逆方向で且つそれぞれ順方向で直列に結合されている第１及び第２のＰＩＮダイオードとを具えている。増幅手段は更に、第１及び第２のＰＩＮダイオード間のノードに結合されている第１の電流源と、前記増幅ユニットの入力端に結合されている第２の電流源とを具えている。

本発明は更に、増幅器の負帰還ループ内で、２つのＰＩＮダイオードをバックツーバック構成、すなわち共通陽極構成で結合することにより、増幅器の線形性を改善する着想に関するものである。２つのＰＩＮダイオードに等しいバイアスをかけると、個々のダイオードのいかなる２次歪みも相殺される。又、利得範囲や、いかなる３次歪みも、帰還回路網の両端間に電圧降下を生ぜしめることなく、改善しうる。本発明による増幅器により、デカップリングキャパシタを必要とせずに、ＤＣ結合帰還回路網を実現しうる。更に、帰還ネットワークの両端間の電圧降下が回避される為、低電圧設計又は高電圧ヘッドルームを有する設計で増幅器を構成しうる。

２つのＰＩＮダイオード用の制御電流又は順方向バイアス電流を完全に統合することができ、２つの電流源のみにより構成することができる。主制御電流は、２つの電流に等しく分かれることになる。第２のＰＩＮダイオードを流れるバイアス電流は、第１のＰＩＮダイオードを流れるバイアス電流と同じである。これら２つのバイアス電流が等しいので、いかなる２次歪みも相殺することができる。増幅器回路内の内部バイアスにより増幅器の出力端で制御電流を引き込むことができる。従って、さらなる回路を追加する必要はない。

本発明の実施例及び効果については、以下に図面を参照して詳細に説明する。

図５は、本発明による第１の実施例による線形利得制御式増幅器を示す回路図である。特に、この増幅器は高線形性の利得制御式トランスインピーダンス増幅器として構成されている。増幅器Ｔ１の帰還経路には、（電流制御抵抗Ｒ_f を構成する）ダイオードユニットＤＵが設けられており、このダイオードユニットＤＵは、好ましくはバックツーバック接続されている第１及び第２のＰＩＮダイオードＤ₁ 及びＤ₂ からなる。第１の電流源Ｉ_c1は、ＰＩＮダイオードが相互接続されているバックツーバック接続点に相当するノードに結合されている。第２の電流源Ｉ_c2は増幅器Ｔ１の入力端に結合されている。第１の電流源は、制御電流Ｉ_ctrlに関するものである。第２の電流源Ｉ_C2は、０．５Ｉ_ctrlの電流を生じることになる。

図６は、第２の実施例による線形利得制御式増幅器を示す回路図である。この第２の実施例による増幅器の基本的な構造は図２による増幅器の構造に対応し、その機能性については以前のバージョンのシリコンチューナで既に立証されている。この第２の実施例による増幅器は、図３及び図５による回路の組合せに関連する。増幅器Ｔ１の負帰還ループにおいては、（電流制御）抵抗Ｒ_f が、バックツーバック（すなわち、共通陽極）で結合された２つのＰＩＮダイオードＤ₁ 、Ｄ₂ により構成されている。第１の電流源Ｉ_c1は、ＰＩＮダイオードＤ₁ 、Ｄ₂ が互いに結合されているバックツーバックノードに相当するノードに結合されている。第２の電流源Ｉ_C2は、増幅器Ｔ１の入力端に接続されている。第１の電流源は、制御電流Ｉ_ctrlに関連している。第２の電流源Ｉ_C2は、０．５Ｉ_ctrlの電流を生じることになる。第１及び第２の電流源Ｉ_c1及びＩ_C2と、増幅器Ｔ１と、第１の抵抗Ｒ₁ とは、チップダイＣＤ上に構成される。チップダイＣＤの入力端には、入力キャパシタＣ_i と電源抵抗Ｒ_S とが、出力端には、出力キャパシタＣ_o と負荷抵抗Ｒ_L とが設けられている。チップダイＣＤと、ＰＩＮダイオードＤ₁ 、Ｄ₂ と、入力キャパシタＣ_i と、出力キャパシタＣ_o とは、システムインパッケージＳｉＰとして構成されている。

バックツーバックでダイオードＤ₁ 、Ｄ₂ を配置することにより、個々のダイオードの２次歪みが相殺されることになる。共通陰極構造も可能ではあるが、入力端及び出力端におけるＤＣ電圧のレベルを一層高くする必要があるか、又は負の電源電圧が必要となる。上述した帰還構成によれば、３次歪み及び帰還抵抗の範囲も改善される。バックツーバック結合した２つのダイオードＤ₁ 、Ｄ₂ は、互いに整合させる必要があり、単一のＰＩＮダイオードと同程度の費用の標準の個別ＳＭＤ部品として注文することができる。上述したようにダイオードを特別な配置にすることにより、帰還回路網の両端間の電圧降下が回避され、ＤＣ結合帰還回路網が達成される。更に、デカップリングキャパシタは不要となり、この構成により低電圧設計が容易となるか、又は負帰還増幅器内に大きな電圧ヘッドルームを確保しうる。

２つのＰＩＮダイオード用の制御電流又は順方向バイアス電流を完全に統合することができ、２つの電流源Ｉ_C1及びＩ_C2のみにより簡単に構成することができる。主制御電流Ｉ_C1は共通陽極ノードにあり、電流源Ｉ_C2（Ｉ_C2＝１／２Ｉ_C1）が接続されている為に、この主制御電流は２つのバイアス電流に等しく分割されることになる。第２の電流源Ｉ_C2は入力抵抗の前又は後ろに配置しうる。図６による構成例は、ループ利得及び雑音効果に対して好ましいものである。第２のＰＩＮダイオードＤ₂ を流れるバイアス電流は第１のＰＩＮダイオードＤ₁ を流れるバイアス電流に等しく、いかなる２次歪みも相殺される。第２のダイオードＤ₂ を流れる電流は増幅器の出力端の方に流れることになる。

図７は、図６の回路図に対応する増幅器を本発明の第３の実施例により詳細に示す回路図である。この第３の実施例によれば、増幅器Ｔ１は簡略化された２段負帰還増幅器として構成されている。すなわち、この第３の実施例による回路は図６及び図３の回路の組合せに対応する。増幅器Ｔ１は、第１及び第２のトランジスタＱ₁ 及びＱ₂ と、第３及び第４の電流源Ib₁ 及びIb_{2 2}とを具え、２段を構成している。

増幅器Ｔ１の入力端には、ＮＦを最小に、且つループ利得を最大にするためにエミッタ接地トランジスタＱ₁ （ＦＥＴの場合はソース接地トランジスタ）が用いられている。増幅器Ｔ１の出力端には、極めて低いオーム抵抗の出力インピーダンスを実現するためにコレクタ接地又はエミッタフォロワ（ＦＥＴの場合はソースフォロワ）が用いられている。出力段に関する第４の電流源のバイアス電流Ib₂ は、第２のＰＩＮダイオードＤ₂ からバイアス電流を引き込む。出力段Ｑ₂ の電流は制御電流Ｉ_ctrlにより減少するが、この減少は、必要に応じバイアス電流Ib₂ を制御電流Ｉ_ctrlとして構成することにより補償又は無視できる。いかなる２次歪みをも相殺させるために、第１段Ｑ₁ のバイアス電流を第２の電流源Ｉ_C2からの電流により補償することができる。

例えば、テレビジョンスプリッタの構成では、出力段Ib₂のバイアス電流は、通常動作の下では、Ｉ_ctrlの少なくとも１０倍とする、すなわち、影響を少なくしうる期待値とする。

第１及び第２の電流源Ｉ_C1及びＩ_C2による実際の雑音影響は制御電流Ｉ_ctrlに依存する。ダイオードＤ₁ 、Ｄ₂ を流れるバイアス電流は、低雑音又は高利得動作の場合最小となる。このようにすることにより、最も臨界的な場合でショット雑音を最小にし、電流源内のデジェネレーションに対する電圧ヘッドルームを最大とする。雑音指数への影響は約０．２ｄＢで、主にＩ_c2からのショット雑音である。

図８は、本発明の第４の実施例による増幅器を示す回路図である。この第４の実施例による回路図は、図６の第２の実施例による回路図に基づいている。本例の場合、図６の回路素子に加え、高域通過フィルタＨＰＦが増幅器の入力端に設けられており、この高域通過フィルタＨＰＦによりバイアス電流Ｉ_C2を濾波して、CENELEC 規格に必要とするフィルタが用いられている場合に、追加の構成要素なしにバイアス電流Ｉ_C2からショット雑音を除去しうるようにする。高域通過フィルタＨＰＦは、例えば市民バンド（ＣＢ）フィルタとして構成することができる。

図９は、図８による増幅器を、本発明の第５の実施例に応じて、より詳細に示す回路図である。この図９では、ＣＢフィルタＨＰＦが２つのノッチフィルタで構成されている。電流源Ｉ_C2による雑音は、第２のインダクタンスＬ₂ と第２のキャパシタＣ₂ とで形成される低域通過フィルタを介して取り除かれる。必要に応じ抵抗Ｒ₁ をチップダイ上に配置しうるが、この抵抗Ｒ₁ をチップダイ上にではなく、モジュール内に配置することにより、（雑音に対して最適化された）より正確な入力整合が実現でき、１回のダイボンディングを回避できる。

図１０は、本発明の第６の実施例による増幅器を示す回路図である。この第６の実施例による回路図は、図６の第２の実施例による回路図に基づいている。しかし、図６によれば２つのＰＩＮダイオードＤ₁ 、Ｄ₂ はバックツーバックで接続されているが、本例では、２つのＰＩＮダイオードＤ₁ 、Ｄ₂ は共通陰極として構成されている。従って、ＰＩＮダイオードＤ₁ 、Ｄ₂ におけるＤＣ電圧が増大して、増幅器の出力端における電圧振幅を最大にする。ＤＣ電圧が増大することにより、出力電流源の線形性能は改善される。ＤＣ電圧が高くなると、接地された電流源Ｉ_C1を有する共通陰極構成が可能となる。同じ２段の負帰還増幅器（接地された共通エミッタ入力段及び共通コレクタ出力段）では、入力端にＡＣ結合を行なう必要がある（Ｕ_be≒０．８Ｖ）。従って、Ｉ_C2に対して電圧ヘッドルームが大きいので増幅器の雑音感応性は低くなる。Ｉ_C1に対する電流源はＮＰＮ型で構成しうる。電流Ｉ_C2はベース電流を必要としない、つまりＩ_C2に対して付加的な補償は必要ない。

図１１は、本発明の第７の実施例による増幅器を示す回路図である。この第７の実施例による回路図は、図１０の回路図に相当し、増幅器をより詳細に示している。増幅器の入力端ではＡＣ結合が行なわれる為、入力段に対するバイアス構造は異ならせる必要がある。その理由は、この場合、ＤＣループが存在しない為である。

ＰＩＮダイオードには、追加の集積化抵抗を直列及び並列の双方又はいずれか一方で接続しうる。このようにすることにより、利得範囲は減少するが、歪みは改善されうる。また、受動的な直列抵抗によっても増幅器の安定性を改善し、ボンドワイヤやその他の寄生要素による不所望な発振を減少させる。

本発明による増幅器は、アナログ及びデジタルテレビジョンや、ＤＶＤ−Ｒや、（ラップトップを含む）パーソナルコンピュータ用の、フルパフォーマンス（全性能）で単一チップのシリコンフロントエンドを実現するための第４世代のシリコンチューナに用いることができる。更に本発明による増幅器は、極めて高い線形性が求められる他の広帯域ＡＧＣ増幅器として構成しうる。

上述した実施例は、本発明を限定するものではなく、当業者は、特許請求の範囲により規定される本発明の範囲を逸脱することなく、多くの変形例を設計することができることに留意すべきである。いくつかの手段を列挙しているデバイスに関する請求項においては、これらの手段のいくつかを、１つの同じハードウェアで構成することができるものである。又、ある手段を互いに異なる従属請求項で述べているという単なる事実は、これらの手段の組合せを用いて有効でないということを意味するものではない。

図１は、従来技術によるトランスインピーダンス増幅器を示す基本的な回路図である。 図２は、従来技術による線形の高い利得制御増幅器を示す回路図である。 図３は、図２による回路を詳細に示す回路図である。 図４は、図３による増幅器のＮＦ対利得の関係を示すグラフである。 図５は、第１の実施例による線形利得制御増幅器を示す回路図である。 図６は、第２の実施例による線形利得制御増幅器を示す回路図である。 図７は、図６の回路図に対応する増幅器を第３の実施例により詳細に示す回路図である。 図８は、第４の実施例による増幅器を示す回路図である。 図９は、図８の増幅器を第５の実施例により詳細に示す回路図である。 図１０は、第６の実施例による増幅器を示す回路図である。 図１１は、図１０の増幅器を第７の実施例により詳細に示す回路図である。

Claims (8)

1. 増幅ユニットと、
   この増幅ユニットの出力端及び入力端間のこの増幅ユニットの負帰還ループにおいて互いに逆方向で且つそれぞれ順方向で直列に接続されている第１及び第２のＰＩＮダイオードと、
   これら第１及び第２のＰＩＮダイオード間のノードに結合されている第１の電流源と、
   前記増幅ユニットの入力端に結合されている第２の電流源と
   を具える利得制御式低雑音増幅手段。
2. 請求項１に記載の利得制御式増幅手段において、前記第１及び第２のＰＩＮダイオードが共通陽極構成で互いに結合されている利得制御式増幅手段。
3. 請求項１に記載の利得制御式増幅手段において、前記第１及び第２のＰＩＮダイオードが共通陰極構成で互いに結合されている利得制御式増幅手段。
4. 請求項２又は３に記載の利得制御式増幅手段において、この利得制御式増幅手段が更にチップダイを具え、前記増幅ユニットと前記第１及び第２の電流源とが当該チップダイ上に配置されている利得制御式増幅手段。
5. 請求項４に記載の利得制御式増幅手段において、この利得制御式増幅手段が、前記チップダイと前記第１及び第２のＰＩＮダイオードとを有するシステムインパッケージ構成を更に具える利得制御式増幅手段。
6. 請求項４に記載の利得制御式増幅手段において、この利得制御式増幅手段が、前記第２の電流源に結合され、前記第２の電流源から雑音を除去するための高域通過フィルタを具える利得制御式増幅手段。
7. 利得制御式増幅手段を具えるビデオ処理デバイスであって、前記利得制御式増幅手段が、
   増幅ユニットと、
   この増幅ユニットの出力端及び入力端間のこの増幅ユニットの負帰還ループにおいて互いに逆方向で且つそれぞれ順方向で直列に結合されている第１及び第２のＰＩＮダイオードと、
   これら第１及び第２のＰＩＮダイオード間のノードに結合されている第１の電流源と、
   前記増幅ユニットの入力端に結合されている第２の電流源と
   を具えているビデオ処理デバイス。
8. 請求項１〜６のいずれか一項に記載の利得制御式低雑音増幅手段を有するデータ処理装置。

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