WO2019082793A1 - 高周波電力増幅回路及び通信装置 - Google Patents

高周波電力増幅回路及び通信装置

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WO2019082793A1
WO2019082793A1 PCT/JP2018/038864 JP2018038864W WO2019082793A1 WO 2019082793 A1 WO2019082793 A1 WO 2019082793A1 JP 2018038864 W JP2018038864 W JP 2018038864W WO 2019082793 A1 WO2019082793 A1 WO 2019082793A1
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circuit
transistor
high frequency
voltage
frequency power
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Application number
PCT/JP2018/038864
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English (en)
French (fr)
Inventor
啓之 永森
Original Assignee
株式会社村田製作所
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/24—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages

Definitions

  • the present invention relates to a high frequency power amplifier circuit and a communication device.
  • a high frequency power amplification circuit having a two-stage power amplification circuit is known as a high frequency power amplification circuit for amplifying the power of a signal (see, for example, Patent Document 1 and FIG. 15).
  • the high frequency power amplifier circuit described in Patent Document 1 includes a first stage HBT (Heterojunction Bipolar Transistor) and a second stage HBT as a two-stage power amplifier circuit. Power amplification is performed in each of the first stage HBT and the second stage HBT.
  • the high frequency power amplifier circuit described in Patent Document 1 it is necessary to optimize the load (output load) connected to the output side of the first stage HBT. That is, it is necessary to optimize the output load so that the required power can be output from the first stage HBT. Therefore, in the power amplification circuit described in Patent Document 1, in order to match the impedance between the first stage HBT and the second stage HBT between the first stage HBT and the second stage HBT. A matching circuit to be used is provided.
  • the load (output load) connected to the output side of the first stage power amplifier circuit is optimized. There is a need. Therefore, it is necessary to provide a matching circuit between the first stage power amplification circuit and the second stage power amplification circuit.
  • the matching circuit uses inductors and capacitors that are relatively large compared to other elements. For this reason, there existed a problem that a high frequency power amplification circuit enlarged.
  • the present invention is an invention made in view of the above-mentioned point, and an object of the present invention is to provide a high frequency power amplifier circuit which can be miniaturized and a communication apparatus including the high frequency power amplifier circuit. .
  • a high frequency power amplifier circuit includes a power amplifier circuit, a voltage amplifier circuit, and a buffer circuit.
  • the power amplification circuit amplifies power.
  • the voltage amplification circuit is provided on the input end side of the power amplification circuit to amplify a voltage.
  • the buffer circuit is provided between an input end of the power amplification circuit and an output end of the voltage amplification circuit. The buffer circuit is configured such that the output impedance is lower than the input impedance.
  • a communication apparatus includes the high frequency power amplifier circuit and a high frequency front end circuit.
  • the high frequency front end circuit is provided between the high frequency power amplifier circuit and an antenna.
  • the high frequency power amplifier circuit can be miniaturized.
  • FIG. 1 is a block diagram of a high frequency power amplifier circuit according to Embodiment 1 of the present invention.
  • FIG. 2 is a block diagram of a communication apparatus according to Embodiment 1 of the present invention.
  • FIG. 3 is a circuit diagram of the above high frequency power amplifier circuit.
  • FIG. 4 is a specific circuit diagram of the above-mentioned high frequency power amplifier circuit.
  • FIG. 5 is a characteristic diagram of the buffer circuit of the high frequency power amplifier circuit of the above.
  • FIG. 6 is a circuit diagram of a high frequency power amplifier circuit according to a first modification of the first embodiment of the present invention.
  • FIG. 7 is a circuit diagram of a high frequency power amplifier circuit according to a second modification of the first embodiment of the present invention.
  • FIG. 1 is a block diagram of a high frequency power amplifier circuit according to Embodiment 1 of the present invention.
  • FIG. 2 is a block diagram of a communication apparatus according to Embodiment 1 of the present invention.
  • FIG. 3 is
  • FIG. 8 is a circuit diagram of a high frequency power amplifier circuit according to a second embodiment of the present invention.
  • FIG. 9 is a circuit diagram of a high frequency power amplifier circuit according to a third embodiment of the present invention.
  • FIG. 10 is a circuit diagram of a high frequency power amplifier circuit according to a modification of Embodiment 3 of the present invention.
  • FIG. 11 is a circuit diagram of a high frequency power amplifier circuit according to a fourth embodiment of the present invention.
  • FIG. 12 is a circuit diagram of a high frequency power amplifier circuit according to Embodiment 5 of the present invention.
  • the high-frequency power amplifier circuit 1 includes a voltage amplification circuit 2, a buffer circuit 3, and a power amplification circuit 4, as shown in FIG.
  • the high frequency power amplifier circuit 1 further includes an input matching circuit 5 and an output matching circuit 6.
  • the voltage amplifier circuit 2 is a circuit that amplifies a voltage.
  • the voltage amplification circuit 2 is provided on the input side of the power amplification circuit 4.
  • the power amplification circuit 4 is a circuit that amplifies power.
  • the buffer circuit 3 is provided between the input end of the power amplification circuit 4 and the output end of the voltage amplification circuit 2.
  • the high frequency power amplifier circuit 1 has a two-stage configuration (consists of two stages of amplifier circuits), and the first stage (previous stage) amplifier circuit is the voltage amplification circuit 2 and the second stage (following stage) Is the power amplification circuit 4.
  • a buffer circuit 3 is provided between the voltage amplification circuit 2 of the first stage and the power amplification circuit 4 of the second stage.
  • the buffer circuit 3 is configured such that the output impedance is lower than the input impedance.
  • the communication device 7 according to the first embodiment will be described with reference to the drawings. Specifically, the case where the high frequency power amplifier circuit 1 is used for the communication device 7 will be described.
  • the communication device 7 includes a baseband signal processing circuit 71, an RF signal processing circuit 72, and a high frequency front end circuit 73 together with the high frequency power amplification circuit 1.
  • the baseband signal processing circuit 71 is, for example, a BBIC (Baseband Integrated Circuit), and performs predetermined signal processing on an external transmission signal.
  • BBIC Baseband Integrated Circuit
  • the RF signal processing circuit 72 is, for example, a radio frequency integrated circuit (RFIC), and performs predetermined signal processing on the transmission signal from the baseband signal processing circuit 71. More specifically, the RF signal processing circuit 72 performs signal processing such as up-conversion on the transmission signal output from the baseband signal processing circuit 71, and outputs the transmission signal subjected to the signal processing to the high frequency power amplifier circuit 1.
  • RFIC radio frequency integrated circuit
  • the high frequency front end circuit 73 is provided between the high frequency power amplifier circuit 1 and the antenna 74, and performs, for example, predetermined filtering on the output signal RFout from the high frequency power amplifier circuit 1.
  • the voltage amplifier circuit 2 includes a transistor 21, two resistors 22 and 23, and a bias circuit 24, as shown in FIG.
  • the resistor 22 is electrically connected to the collector of the transistor 21 and the capacitor 13.
  • the resistor 23 is electrically connected to the emitter of the transistor 21.
  • the resistance value of the resistor 23 is smaller than the resistance value of the resistor 22.
  • the transistor 21 and the resistor 22 constitute an emitter grounded circuit.
  • the resistor 23 is an emitter resistor.
  • the transistor 21 is, for example, an NPN transistor, and is connected in series to the resistor 22 and the resistor 23. More specifically, the base of the transistor 21 is electrically connected to the output end of the input matching circuit 5. The collector of the transistor 21 is electrically connected to the resistor 22. The emitter of the transistor 21 is electrically connected to the resistor 23. A power supply voltage Vc1 is applied to a series circuit of the transistor 21, the resistor 22, and the resistor 23.
  • the bias circuit 24 has an output connected between the output of the input matching circuit 5 and the base of the transistor 21.
  • the bias circuit 24 is configured to supply a bias (bias current) to the base of the transistor 21.
  • the bias circuit 24 includes a plurality of (two in the illustrated example) first transistors 241, a second transistor 242, and two resistors 243 and 244.
  • the plurality of first transistors 241 are, for example, NPN transistors, and are connected in series. The base and the collector of each first transistor 241 are electrically connected.
  • the second transistor 242 is, for example, an NPN transistor.
  • the base of the second transistor 242 is electrically connected between the collector of the first transistor 241 closest to the resistor 243 among the plurality of first transistors 241 and the resistor 243.
  • An external voltage Vbat is applied to the collector of the second transistor 242.
  • the emitter of the second transistor 242 is electrically connected to the resistor 244.
  • the bias circuit 24 configured as described above outputs a bias current corresponding to the magnitude of the bias current Ib1 to the base of the transistor 21. More specifically, in the bias circuit 24, when the bias current Ib1 flows to the base of the second transistor 242 through the resistor 243, a bias current corresponding to the magnitude of the bias current Ib1 is output to the base of the transistor 21. Be done.
  • the voltage amplification circuit 2 amplifies the voltage of the input signal RFin input from the input end of the voltage amplification circuit 2 according to the ratio of the resistance value of the resistor 22 to the resistance value of the resistor 23, and amplifies the amplified voltage. Output from the output terminal of the voltage amplification circuit 2.
  • the output impedance of the voltage amplification circuit 2 is relatively higher (for example, 100 ⁇ ) than the output impedance of the power amplification circuit.
  • the input impedance of the buffer circuit 3 is also higher than the output impedance of the power amplification circuit.
  • the high frequency power amplification circuit 1 it is possible to change the first-stage power amplification circuit requiring an inductor and a capacitor to a voltage amplification circuit 2 that does not require an inductor and a capacitor and can be configured by an IC (Integrated Circuit). is there.
  • the buffer circuit 3 includes a transistor 31 and a current source 32.
  • the buffer circuit 3 includes a bias circuit 30.
  • the transistor 31 constitutes a collector grounding circuit.
  • the transistor 31 is, for example, an NPN transistor. More specifically, the transistor 31 is a heterojunction bipolar transistor (HBT). The base of the transistor 31 is electrically connected to the output end of the voltage amplification circuit 2 via the capacitor 11. The capacitor 13 is electrically connected to the collector of the transistor 31, and the power supply voltage Vc1 is applied to the collector of the transistor 31. The emitter of the transistor 31 is electrically connected to the current source 32.
  • HBT heterojunction bipolar transistor
  • the current source 32 is connected in series to the transistor 31 and is provided to flow a drawn current of the buffer circuit 3.
  • the first end of the current source 32 is electrically connected to the connection point between the emitter of the transistor 31 and the output end of the buffer circuit 3, and the second end is grounded.
  • the bias circuit 30 has an output end connected between the output end of the voltage amplification circuit 2 and the base of the transistor 31.
  • the bias circuit 30 is configured to supply a bias (bias current) to the base of the transistor 31.
  • the buffer circuit 3 is configured such that the output impedance is lower than the input impedance.
  • the buffer circuit 3 has an impedance conversion function of converting high impedance into low impedance. Since the input impedance of the buffer circuit 3 is high, the voltage amplification circuit 2 can be connected as the first stage amplification circuit on the input side of the buffer circuit 3. Further, since the output impedance of the buffer circuit 3 is low, the buffer circuit 3 can supply power to the low impedance element.
  • the buffer circuit 3 is configured such that the voltage gain is constant and the output voltage changes in accordance with the input voltage. That is, the buffer circuit 3 is configured to make the amplitude of the input voltage and the amplitude of the output voltage constant. In other words, in the buffer circuit 3, the difference between the amplitude of the input voltage and the amplitude of the output voltage is 10% or less of the amplitude of the input voltage.
  • FIG. 5 shows the normalized load resistance on the horizontal axis and the normalized voltage on the vertical axis.
  • the normalized voltage in FIG. 5 is an output voltage when the input voltage is 1.
  • the buffer circuit 3 is a circuit capable of supplying a voltage to the load resistance on the output end side of the buffer circuit 3 without changing the amplitude of the voltage, as shown in FIG. That is, since it is not necessary to be concerned with the magnitude of the impedance of the load connected to the output end side of the buffer circuit 3, the versatility is high.
  • the buffer circuit 3 eliminates the need for an inductor and a capacitor that are relatively large compared to other elements. Therefore, the buffer circuit 3 can be configured in the IC.
  • the buffer circuit 3 has the same function as the matching circuit between the first stage amplifier circuit (voltage amplifier circuit 2) and the second stage amplifier circuit (power amplifier circuit 4). That is, the buffer circuit 3 can perform impedance matching.
  • the current source 32 of the first embodiment includes a transistor 33 and a constant current circuit 34.
  • the transistor 33 is an NPN transistor, and is connected in series to the transistor 31. More specifically, the base of the transistor 33 is electrically connected to the constant current circuit 34. The collector of the transistor 33 is electrically connected to the emitter of the transistor 31 and the output end of the buffer circuit 3. The emitter of the transistor 33 is grounded.
  • the constant current circuit 34 includes two transistors 341 and 342, two resistors 343 and 344, and a plurality (three in the illustrated example) of diodes 345, and is electrically connected to the base of the transistor 33. .
  • the transistor 341 is, for example, an NPN transistor.
  • the base of the transistor 341 is electrically connected between the resistor 343 and the diode 345.
  • An external voltage Vbat is applied to the collector of the transistor 341.
  • the emitter of the transistor 341 is electrically connected to the resistor 344.
  • the transistor 342 is, for example, an NPN transistor.
  • the base of the transistor 342 is electrically connected to the base of the transistor 33.
  • the collector of transistor 342 is electrically connected to resistor 344.
  • the emitter of transistor 342 is grounded.
  • the base and the collector of the transistor 342 are electrically connected.
  • the power amplifier circuit 4 includes a transistor 41, an inductor 42, and a bias circuit 43.
  • the transistor 41 is, for example, an NPN transistor.
  • the base of the transistor 41 is electrically connected to the output end of the buffer circuit 3 via the capacitor 12.
  • the collector of the transistor 41 is electrically connected to the inductor 42.
  • the emitter of the transistor 41 is grounded.
  • the inductor 42 is electrically connected to the collector of the transistor 41 and the capacitor 14.
  • the transistor 41 and the inductor 42 constitute an emitter grounded circuit.
  • a power supply voltage Vc2 is applied to the emitter-grounded circuit formed of the transistor 41 and the inductor 42.
  • the bias circuit 43 has an output terminal connected between the output terminal of the buffer circuit 3 and the base of the transistor 41.
  • the bias circuit 43 is configured to supply a bias (bias current) to the base of the transistor 41.
  • the bias circuit 43 includes a plurality of (two in the illustrated example) first transistors 431, a second transistor 432, and two resistors 433 and 434.
  • the plurality of first transistors 431 are, for example, NPN transistors, and are connected in series. The base and the collector of each first transistor 431 are electrically connected.
  • the second transistor 432 is, for example, an NPN transistor.
  • the base of the second transistor 432 is electrically connected between the collector of the first transistor 431 and the resistor 433.
  • An external voltage Vbat is applied to the collector of the second transistor 432.
  • the emitter of the second transistor 432 is electrically connected to the resistor 434.
  • the bias circuit 43 configured as described above outputs a bias current corresponding to the magnitude of the bias current Ib 2 to the base of the transistor 41. More specifically, in the bias circuit 43, when the bias current Ib2 flows through the resistor 433 to the base of the second transistor 432, a bias current corresponding to the magnitude of the bias current Ib2 is output to the base of the transistor 41. Be done.
  • the power amplification circuit 4 amplifies the power of the input signal input from the input end of the power amplification circuit 4, and outputs the amplified power from the output end of the power amplification circuit 4.
  • the input matching circuit 5 is connected to the input end of the voltage amplification circuit 2, and a circuit on the input stage side of the voltage amplification circuit 2 (for example, an RF signal processing circuit It is a circuit for matching the impedance between 72) and the voltage amplification circuit 2.
  • the input matching circuit 5 includes a capacitor 51 and two resistors 52 and 53.
  • the capacitor 51 is electrically connected to the input end of the high frequency power amplifier circuit 1.
  • the resistor 52 is electrically connected between the capacitor 51 and the input end of the voltage amplification circuit 2. That is, the resistor 52 is connected in series to the capacitor 51.
  • the first end of the resistor 53 is electrically connected to the connection point between the input end and the capacitor 51, and the second end is grounded.
  • the output matching circuit 6 is connected to the output end of the power amplification circuit 4, and the power amplification circuit 4 and a circuit on the output stage side of the power amplification circuit 4 (for example, it is a circuit for matching the impedance with the high frequency front end circuit 73).
  • the output matching circuit 6 includes two resistors 61 and 62 and three capacitors 63 to 65.
  • the resistor 61 is electrically connected to the output end of the power amplification circuit 4.
  • the resistor 62 is connected in series to the resistor 61.
  • the first end of the capacitor 63 is electrically connected to the resistor 62, and the other end is electrically connected to the output end of the high frequency power amplifier circuit 1.
  • the first end of the capacitor 64 is electrically connected to the connection point between the resistor 61 and the resistor 62, and the second end is grounded.
  • the first end of the capacitor 65 is electrically connected to the connection point between the resistor 62 and the capacitor 63, and the second end is grounded.
  • the voltage amplifier circuit 2 is provided on the input end side of the power amplifier circuit 4. Furthermore, a buffer circuit 3 configured so that the output impedance is lower than the input impedance is provided between the input end of the power amplification circuit 4 and the output end of the voltage amplification circuit 2.
  • the matching circuit provided between the power amplification circuits and including at least one of the inductor and the capacitor can be omitted. As a result, since the number of elements such as an inductor and a capacitor can be reduced, the high frequency power amplifier circuit 1 can be miniaturized.
  • the matching circuit is not provided between the first stage amplifier circuit and the second stage amplifier circuit, an inductor and a capacitor that constitute the matching circuit become unnecessary.
  • the buffer circuit 3 is provided between the first stage amplifier circuit (voltage amplifier circuit 2) and the second stage amplifier circuit (power amplifier circuit 4), a transistor (for example, a transistor constituting the buffer circuit 3) 31) and resistors (eg, resistors 343 and 344) are required.
  • transistors and resistors are smaller in size than inductors and capacitors.
  • transistors and resistors are easy to be integrated into ICs. From the above, the high frequency power amplifier circuit 1 can be miniaturized.
  • the buffer circuit 3 does not require an inductor and a capacitor, and therefore can obtain constant frequency characteristics in a wide band as compared with the matching circuit having an inductor and a capacitor.
  • the high frequency power amplification circuit 1 it is possible to obtain excellent power amplification characteristics even in the case where the communication band bandwidth and modulation bandwidth are wide, such as the 5G standard, for example.
  • the buffer circuit 3 can reduce the current consumption as compared with the matching circuit, the current consumption can be reduced in a wide power range.
  • the high frequency power amplifier circuit 1a may include a buffer circuit 3a as shown in FIG. 6 instead of the buffer circuit 3 (see FIG. 3).
  • the buffer circuit 3 a includes a transistor 31 and a resistor 37. That is, the buffer circuit 3a includes the resistor 37 in place of the current source 32 (see FIG. 3) of the first embodiment.
  • the transistor 31 of the modified example 1 configures a collector grounded circuit as in the transistor 31 (see FIG. 3) of the first embodiment.
  • the resistor 37 is connected in series to the transistor 31. More specifically, the first end of the both ends of the resistor 37 is electrically connected to the emitter of the transistor 31 and the output end of the buffer circuit 3a. The second end of the two ends of the resistor 37 is grounded.
  • the collector ground circuit of the buffer circuit 3a has a constant voltage gain and the output voltage changes according to the input voltage. Also, in the buffer circuit 3a, the output impedance is lower than the input impedance.
  • the high frequency power amplifier circuit 1b may include a buffer circuit 3b as shown in FIG.
  • the buffer circuit 3 b includes a transistor 31 and an inductor 38. That is, the buffer circuit 3 b includes an inductor 38 in place of the current source 32 (see FIG. 3) of the first embodiment.
  • the transistor 31 of the modified example 2 constitutes a collector grounded circuit as in the transistor 31 (see FIG. 3) of the first embodiment.
  • the inductor 38 is connected in series with the transistor 31. More specifically, the first end of the inductor 38 is electrically connected to the emitter of the transistor 31 and the output of the buffer circuit 3b. The second end of the inductor 38 is grounded.
  • the collector ground circuit of the buffer circuit 3b has a constant voltage gain and the output voltage changes according to the input voltage. Also, in the buffer circuit 3b, the output impedance is lower than the input impedance.
  • Embodiment 1 may replace with the resistor used for the high frequency electric power amplifier circuit 1, and may provide the resistive element which has a resistance value equivalent to a resistor.
  • the resistive element used in the high frequency power amplifier circuit 1 may be an individual electronic component separate from other elements, or may be an element integrated in an integrated circuit. The same applies to the high frequency power amplifier circuit 1a according to the first variation of the first embodiment and the high frequency power amplifier circuit 1b according to the second variation of the first embodiment.
  • a high frequency power amplification circuit 1c according to a second embodiment a high frequency power amplification circuit 1d according to the third embodiment, a high frequency power amplification circuit 1e according to a modification of the third embodiment, and a high frequency power amplification circuit according to the fourth embodiment The same applies to 1f.
  • the transistor 21 constituting the voltage amplification circuit 2 is not limited to the NPN transistor, and may be a PNP transistor. Alternatively, the transistor 21 may be a field effect transistor such as a MOSFET (Metal Oxide Field-Effect Transistor).
  • MOSFET Metal Oxide Field-Effect Transistor
  • the high frequency power amplifier circuit 1c according to the second embodiment is different from the high frequency power amplifier circuit 1 according to the first embodiment (see FIG. 3) in that the high frequency power amplifier circuit 1c according to the second embodiment includes a buffer circuit 3c as shown in FIG.
  • symbol is attached
  • the high frequency power amplifier circuit 1c includes a buffer circuit 3c and a power amplifier circuit 4c as shown in FIG. 8 in place of the buffer circuit 3 (see FIG. 3) and the power amplifier circuit 4 (see FIG. 3) of the first embodiment. Furthermore, the high frequency power amplification circuit 1 c includes the voltage amplification circuit 2, the input matching circuit 5, and the output matching circuit 6 as in the high frequency power amplification circuit 1 according to the first embodiment.
  • the buffer circuit 3c includes a transistor 31c and a current source 32c.
  • the transistor 31 of the second embodiment constitutes a collector grounded circuit as in the transistor 31 (see FIG. 3) of the first embodiment.
  • the current source 32c includes two transistors 33c and 35c and a resistor 36c.
  • the transistor 33 c is an NPN transistor and is connected in series to the transistor 31 c. More specifically, the base of the transistor 33c is electrically connected to the resistor 36c. The collector of the transistor 33c is electrically connected to the emitter of the transistor 31c. The emitter of the transistor 33c is grounded.
  • the transistor 35c is, for example, an NPN transistor.
  • the base of the transistor 35 c is electrically connected between the collector of the first transistor 431 and the resistor 433.
  • An external voltage Vbat is applied to the collector of the transistor 35c.
  • the emitter of the transistor 35c is electrically connected to the resistor 36c.
  • the collector ground circuit of the buffer circuit 3c has a constant voltage gain and changes the output voltage according to the input voltage. Also, in the buffer circuit 3c, the output impedance is lower than the input impedance.
  • the bias circuit 43c of the second embodiment supplies a bias (bias current) including a part of the output current of the buffer circuit 3c to the collector ground circuit of the buffer circuit 3c and the power amplification circuit 4c.
  • the power amplification circuit 4c includes a transistor 41, an inductor 42, and a bias circuit 43c. Similar to the bias circuit 43c of the first embodiment, the bias circuit 43c includes a plurality of first transistors 431, a second transistor 432, and two resistors 433 and 434.
  • the consumption current at the time of low output power can be reduced.
  • the high frequency power amplifier circuit 1d according to the third embodiment is different from the high frequency power amplifier circuit 1 according to the first embodiment (see FIG. 3) in that a buffer circuit 3d as shown in FIG. 9 is provided.
  • symbol is attached
  • the high frequency power amplification circuit 1d includes a buffer circuit 3d in place of the buffer circuit 3 (see FIG. 3) of the first embodiment, as shown in FIG. Further, the high frequency power amplification circuit 1 d includes a voltage amplification circuit 2, a power amplification circuit 4, an input matching circuit 5, and an output matching circuit 6.
  • the voltage amplification circuit 2, the power amplification circuit 4, the input matching circuit 5, and the output matching circuit 6 of the third embodiment are the same as the voltage amplification circuit 2, the power amplification circuit 4, the input matching circuit 5, and the output matching of the first embodiment.
  • the circuit is the same as the circuit 6 (see FIG. 3), so the description will be omitted.
  • the buffer circuit 3d constitutes a push-pull circuit. More specifically, as shown in FIG. 9, buffer circuit 3 d includes a pair of transistors 81 and 82 and two resistors 83 and 84.
  • the transistors 81 and 82 are push-pull connected.
  • the transistors 81 and 82 are connected in series.
  • the transistor 81 is, for example, an NPN transistor.
  • the base of the transistor 81 is electrically connected to the output terminal of the voltage amplification circuit 2 via the capacitor 11. That is, the base of the transistor 81 is electrically connected to the input end of the buffer circuit 3d.
  • the collector of the transistor 81 is electrically connected to the capacitor 13, and the power supply voltage Vc1 is applied to the collector of the transistor 81.
  • the emitter of the transistor 81 is electrically connected to the emitter of the transistor 82 and the output end of the buffer circuit 3d.
  • the transistor 82 is, for example, a PNP transistor.
  • the base of the transistor 82 is electrically connected to the output end of the voltage amplification circuit 2 via the capacitor 11. That is, the base of the transistor 82 is electrically connected to the input end of the buffer circuit 3d.
  • the emitter of the transistor 82 is electrically connected to the emitter of the transistor 81 and the output end of the buffer circuit 3d.
  • the collector of the transistor 82 is grounded.
  • the resistors 83 and 84 are connected in series.
  • the output terminal of the voltage amplification circuit 2, the base of the transistor 81, and the base of the transistor 82 are electrically connected between the resistor 83 and the resistor 84 via the capacitor 11.
  • a power supply voltage Vc1 is applied to a series circuit of the resistor 83 and the resistor 84.
  • one of the pair of transistors 81 and 82 is turned on and the other is turned off according to the polarity of the signal from the voltage amplification circuit 2. Specifically, when the signal from the voltage amplification circuit 2 is a positive voltage, the transistor 81 is turned on and the transistor 82 is turned off. On the other hand, when the signal from the voltage amplification circuit 2 is a negative voltage, the transistor 82 is turned on and the transistor 81 is turned off.
  • the buffer circuit 3d Similar to the buffer circuit 3 (see FIG. 3) of the first embodiment, the buffer circuit 3d has a constant voltage gain and the output voltage changes according to the input voltage. Also, in the buffer circuit 3d, the output impedance is lower than the input impedance.
  • the push-pull circuit including the pair of transistors 81 and 82 is provided in the buffer circuit 3d.
  • the drawing current unlike in the case where there is only one transistor, it is possible to make the drawing current unnecessary, and it is possible to reduce current consumption in a wide power range.
  • the high frequency power amplifier circuit 1e may include a buffer circuit 3e as shown in FIG.
  • the buffer circuit 3e includes a pair of transistors 81 and 82 and two resistors 83 and 84, as in the buffer circuit 3d of the third embodiment (see FIG. 9). Furthermore, the buffer circuit 3 e includes two diodes 85 and 86 and a capacitor 87.
  • the diode 85 and the diode 86 are connected in series.
  • a series circuit of a diode 85 and a diode 86 is connected between the resistor 83 and the resistor 84.
  • the output terminal of the voltage amplification circuit 2 is electrically connected between the diode 85 and the diode 86 via the capacitor 11.
  • the diode 85 is inserted between the resistor 83 and the resistor 84 and between the resistor 83 and the input end of the buffer circuit 3e.
  • the diode 86 is inserted between the resistor 83 and the resistor 84 and between the resistor 84 and the input end of the buffer circuit 3e.
  • the base of the transistor 81 is electrically connected between the resistor 83 and the diode 85.
  • the base of transistor 82 is electrically connected between resistor 84 and diode 86.
  • the capacitor 87 is connected in parallel with the series circuit of the diode 85 and the diode 86 between the resistor 83 and the resistor 84.
  • the first end of the capacitor 87 is connected to the resistor 83 and the base of the transistor 81.
  • the second end of the capacitor 87 is connected to the resistor 84 and the base of the transistor 82.
  • the voltage gain is constant and the output voltage changes according to the input voltage. Also, in the buffer circuit 3e, the output impedance is lower than the input impedance.
  • crossover distortion can be reduced by providing the diodes 85 and 86.
  • the high frequency power amplifier circuit 1f according to the fourth embodiment is different from the high frequency power amplifier circuit 1 (see FIG. 3) according to the first embodiment in that a voltage amplifier circuit 2f as shown in FIG. 11 is provided.
  • symbol is attached
  • the high frequency power amplification circuit 1f includes a voltage amplification circuit 2f, a buffer circuit 3f, and a power amplification circuit 4, as shown in FIG.
  • the buffer circuit 3f includes a pair of transistors 81 and 82, two resistors 83 and 84, two diodes 85 and 86, and a capacitor 87.
  • Buffer circuit 3f has the same function as buffer circuit 3e shown in FIG.
  • the voltage amplification circuit 2 f includes a differential amplifier (differential amplification circuit) to which the output signal of the power amplification circuit 4 is negatively fed back. More specifically, as shown in FIG. 11, the voltage amplification circuit 2f includes an operational amplifier 91, four resistors 92 to 95, and a capacitor 96.
  • the non-inverting input terminal of the operational amplifier 91 is electrically connected to the connection point between the resistor 92 and the resistor 93, and the inverting input terminal of the operational amplifier 91 is electrically connected to the output terminal of the input matching circuit 5. There is.
  • the resistor 92 is electrically connected between the collector of the transistor 41 and the inductor 42 in the power amplification circuit 4 via the capacitor 96.
  • the resistor 93 is connected in series with the resistor 92.
  • the resistor 94 is connected between the output terminal of the operational amplifier 91 and the inverting input terminal of the operational amplifier 91.
  • the resistor 95 is electrically connected to the noninverting input terminal of the operational amplifier 91 and the capacitor 13.
  • the voltage amplification circuit 2 f constitutes a differential amplifier, distortion control by negative feedback is enabled, and harmonics can be suppressed.
  • the voltage amplifier circuit 2f is provided with a differential amplifier to which the output signal of the power amplifier circuit 4 is negatively fed back. Thereby, harmonics can be suppressed.
  • a differential amplifier can be realized as in the fourth embodiment.
  • a low distortion high frequency power amplifier circuit 1f can be realized using negative feedback using a differential amplifier.
  • Embodiment 5 The high frequency power amplification circuit 1g according to the fifth embodiment is characterized in that the voltage amplification circuit 2g and the buffer circuit 3g which are the first stage amplification circuit are constituted by Si CMOS ICs as shown in FIG. This is different from the high frequency power amplifier circuit 1 (see FIG. 3) according to FIG.
  • symbol is attached
  • the high frequency power amplifier circuit 1g includes a voltage amplifier circuit 2g, a buffer circuit 3g, and a power amplifier circuit 4g, as shown in FIG.
  • the high frequency power amplifier circuit 1 g further includes an input matching circuit 5 g and an output matching circuit 6.
  • the voltage amplifier circuit 2g, the buffer circuit 3g, and the input matching circuit 5g are configured by one first IC 16. Further, among the power amplification circuit 4g, circuit elements (circuit elements constituting the transistor 41g and the bias circuit 43g) excluding the inductor 42 are configured by one second IC 17.
  • the first IC 16 is a Si CMOS IC.
  • the second IC 17 is a GaAs IC.
  • the voltage amplifier circuit 2g includes a transistor 21g, two resistors 22g and 23g, and a bias circuit 24.
  • the resistor 22 g is electrically connected to the drain of the transistor 21 g and the capacitor 15.
  • the resistor 23g is electrically connected to the source of the transistor 21g.
  • the resistance value of the resistor 23g is smaller than the resistance value of the resistor 22g.
  • the transistor 21g is, for example, a P-channel type MOSFET, and is connected in series with the resistor 22g and the resistor 23g. More specifically, the gate of the transistor 21g is electrically connected to the output end of the input matching circuit 5g. The drain of the transistor 21g is electrically connected to the resistor 22g. The source of the transistor 21g is electrically connected to the resistor 23g. A power supply voltage Vc3 is applied to a series circuit of the transistor 21g, the resistor 22g, and the resistor 23g.
  • the bias circuit 24g has an output connected between the output of the input matching circuit 5g and the gate of the transistor 21g.
  • the bias circuit 24g is configured to supply a bias (bias current) to the gate of the transistor 21g.
  • the circuit configuration of the bias circuit 24g is the same as that of the bias circuit 24 according to the first embodiment, and thus the description thereof is omitted.
  • the voltage amplification circuit 2g amplifies the voltage of the input signal RFin input from the input end of the voltage amplification circuit 2g according to the ratio of the resistance value of the resistor 22g to the resistance value of the resistor 23g, and amplifies the amplified voltage Output from the output end of the voltage amplification circuit 2g.
  • the buffer circuit 3g constitutes a push-pull circuit. More specifically, the buffer circuit 3g includes a pair of transistors 81g and 82g and two resistors 83g and 84g. Furthermore, the buffer circuit 3g includes two diodes 85g and 86g and a capacitor 87g.
  • the transistors 81g and 82g are push-pull connected.
  • the transistors 81g and 82g are connected in series.
  • the transistor 81g is, for example, a P-channel MOSFET.
  • the gate of the transistor 81g is electrically connected to the output end of the voltage amplification circuit 2g via the diode 85g. That is, the gate of the transistor 81g is electrically connected to the input end of the buffer circuit 3g.
  • the drain of the transistor 81g is electrically connected to the capacitor 15, and the power supply voltage Vc3 is applied to the drain of the transistor 81g.
  • the source of the transistor 81g is electrically connected to the drain of the transistor 82g and the output end of the buffer circuit 3g.
  • the transistor 82g is, for example, an N-channel MOSFET.
  • the gate of the transistor 82g is electrically connected to the output end of the voltage amplification circuit 2g via a diode 86g. That is, the gate of the transistor 82g is electrically connected to the input end of the buffer circuit 3g.
  • the drain of the transistor 82g is electrically connected to the source of the transistor 81g and the output end of the buffer circuit 3g.
  • the source of the transistor 82g is grounded.
  • the diode 85g and the diode 86g are connected in series.
  • a series circuit of a diode 85g and a diode 86g is connected between the resistor 83g and the resistor 84g.
  • the output end of the voltage amplification circuit 2g is electrically connected between the diode 85g and the diode 86g.
  • the diode 85g is inserted between the resistor 83g and the resistor 84g and between the resistor 83g and the input end of the buffer circuit 3g.
  • the diode 86g is inserted between the resistor 83g and the resistor 84g and between the resistor 84g and the input end of the buffer circuit 3g.
  • the gate of the transistor 81g is electrically connected between the resistor 83g and the diode 85g.
  • the gate of the transistor 82g is electrically connected between the resistor 84g and the diode 86g.
  • the capacitor 87g is connected in parallel with a series circuit of a diode 85g and a diode 86g between the resistor 83g and the resistor 84g.
  • the first end of the two ends of the capacitor 87g is connected to the resistor 83g and the gate of the transistor 81g.
  • the second end of the two ends of the capacitor 87g is connected to the resistor 84g and the gate of the transistor 82g.
  • one of the pair of transistors 81g and 82g is turned on and the other is turned off according to the polarity of the signal from the voltage amplification circuit 2g. Specifically, when the signal from the voltage amplification circuit 2g is a positive voltage, the transistor 81g is turned on and the transistor 82g is turned off. On the other hand, when the signal from the voltage amplification circuit 2g is a negative voltage, the transistor 82g is turned on and the transistor 81g is turned off.
  • the buffer circuit 3 g Similar to the buffer circuit 3 (see FIG. 3) of the first embodiment, the buffer circuit 3 g has a constant voltage gain and an output voltage that changes according to the input voltage. Also, in the buffer circuit 3g, the output impedance is lower than the input impedance.
  • the power amplifier circuit 4g includes a transistor 41g, an inductor 42g, and a bias circuit 43g.
  • the transistor 41g is, for example, an NPN transistor.
  • the base of the transistor 41 g is electrically connected to the output end of the buffer circuit 3 g via the capacitor 12.
  • the collector of the transistor 41g is electrically connected to the inductor 42g.
  • the emitter of the transistor 41g is grounded.
  • the inductor 42 g is electrically connected to the collector of the transistor 41 g and the capacitor 15.
  • the transistor 41g and the inductor 42g constitute an emitter grounded circuit.
  • a power supply voltage Vc3 is applied to the emitter grounded circuit configured of the transistor 41g and the inductor 42g.
  • the bias circuit 43g has an output end connected between the output end of the buffer circuit 3g and the base of the transistor 41g.
  • the bias circuit 43 g is configured to supply a bias (bias current) to the base of the transistor 41.
  • the high frequency power amplifier circuit (1; 1a; 1b; 1c; 1d; 1f; 1g) according to the first aspect comprises a power amplifier circuit (4; 4c; 4g) and a voltage amplifier circuit (2; 2f; 2g) And buffer circuits (3; 3a; 3b; 3b; 3c; 3d; 3e; 3f; 3g).
  • the power amplifier circuit (4; 4c; 4g) amplifies the power.
  • the voltage amplification circuit (2; 2f; 2g) is provided on the input end side of the power amplification circuit (4; 4c; 4g), and amplifies the voltage.
  • the buffer circuits (3; 3a; 3b; 3b; 3c; 3e; 3f; 3g) are input terminals of the power amplifier circuits (4; 4c; 4g) and output terminals of the voltage amplifier circuits (2; 2f; 2g) And between.
  • the buffer circuit (2; 2f; 2g) is configured such that the output impedance is lower than the input impedance.
  • a voltage amplifier circuit (2; 2; 4; 4c; 4g) is provided on the input end side of the power amplifier circuit (4; 2f; 2g) are provided. Furthermore, a buffer circuit (3; 3a; 3b; 3b; 3c; 3d; 3e; 3f; 3g) configured so that the output impedance is lower than the input impedance is the power amplification circuit (4; 4c; 4g). It is provided between the input end and the output end of the voltage amplification circuit (2; 2f; 2g).
  • the matching circuit provided between the power amplification circuits and including at least one of the inductor and the capacitor can be omitted.
  • the inductor or the capacitor can be reduced, the high-frequency power amplifier circuit (1; 1a; 1b; 1c; 1d; 1e; 1f; 1g) can be miniaturized.
  • the collector grounding circuit includes a transistor (31).
  • the bias circuit (30; 43c) has an output end connected between the voltage amplification circuit (2) and the collector grounding circuit, and supplies a bias to the collector grounding circuit.
  • the bias circuit (43c) has a function of supplying a drawing current of the collector grounded circuit, and supplies a bias to the power amplifier circuit (4c) Function to
  • the buffer circuit (3d; 3e; 3f) includes a push-pull circuit.
  • the push-pull circuit includes a pair of transistors (81, 82) which are push-pull connected.
  • the push-pull circuit including the pair of transistors (81 82) is provided in the buffer circuit (3d; 3e; 3f).
  • the voltage amplifier circuit (2f) includes a differential amplifier.
  • the output signal of the power amplification circuit (4) is negatively fed back.
  • a differential amplifier to which an output signal of the power amplifier circuit (4) is negatively fed back is provided in the voltage amplifier circuit (2f). Thereby, harmonics can be suppressed.
  • a communication device (7) includes the high-frequency power amplifier circuit (1; 1a; 1b; 1c; 1d; 1e; 1f; 1g) according to any one of the first to fifth aspects, And a circuit (73).
  • the high frequency front end circuit (73) is provided between the high frequency power amplifier circuit (1; 1a; 1b; 1c; 1d; 1e; 1f; 1g) and the antenna (74).
  • the input end side of the power amplifier circuit (4; 4c; 4g) are provided with voltage amplification circuits (2; 2f; 2g). Furthermore, a buffer circuit (3; 3a; 3b; 3b; 3c; 3d; 3e; 3f; 3g) configured so that the output impedance is lower than the input impedance is the power amplification circuit (4; 4c; 4g). It is provided between the input end and the output end of the voltage amplification circuit (2; 2f; 2g).
  • the matching circuit provided between the power amplification circuits and including at least one of the inductor and the capacitor can be omitted.
  • the high-frequency power amplifier circuit (1; 1a; 1b; 1c; 1d; 1e; 1f; 1g) can be miniaturized.

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Abstract

小型化を図る。高周波電力増幅回路（１）は、電力増幅回路（４）と、電圧増幅回路（２）と、バッファ回路（３）とを備える。電力増幅回路（４）は、電力を増幅する。電圧増幅回路（２）は、電力増幅回路（４）の入力端側に設けられており、電圧を増幅する。バッファ回路（３）は、電力増幅回路（４）の入力端と電圧増幅回路（２）の出力端との間に設けられている。バッファ回路（３）は、出力インピーダンスが入力インピーダンスよりも低くなるように構成されている。

Description

高周波電力増幅回路及び通信装置
　本発明は、高周波電力増幅回路及び通信装置に関する。
　従来、信号の電力を増幅するための高周波電力増幅回路として、二段の電力増幅回路を有する高周波電力増幅回路が知られている（例えば特許文献１、図１５参照）。
　特許文献１に記載された高周波電力増幅回路は、二段の電力増幅回路として、一段目のＨＢＴ（Heterojunction Bipolar Transistor）と、二段目のＨＢＴとを備える。一段目のＨＢＴ及び二段目のＨＢＴのそれぞれにおいて、電力増幅が行われる。特許文献１に記載された高周波電力増幅回路では、一段目のＨＢＴの出力側に接続される負荷（出力負荷）を最適にする必要がある。すなわち、一段目のＨＢＴから必要な電力を出力することができるように出力負荷を最適にする必要がある。このため、特許文献１に記載された電力増幅回路では、一段目のＨＢＴと二段目のＨＢＴとの間に、一段目のＨＢＴと二段目のＨＢＴとの間のインピーダンスを整合するために用いられる整合回路が設けられている。
国際公開第２０１３／１７６１４７号
　しかしながら、特許文献１に記載された従来の高周波電力増幅回路のように二段の電力増幅を行う構成では、一段目の電力増幅回路の出力側に接続される負荷（出力負荷）を最適にする必要がある。このため、一段目の電力増幅回路と二段目の電力増幅回路との間に整合回路を設ける必要がある。上記整合回路には、他の素子に比べて相対的に大型であるインダクタ及びキャパシタが用いられる。このため、高周波電力増幅回路が大型化するという問題があった。
　本発明は上記の点に鑑みてなされた発明であり、本発明の目的は、小型化を図ることができる高周波電力増幅回路、及び、この高周波電力増幅回路を備える通信装置を提供することにある。
　本発明の一態様に係る高周波電力増幅回路は、電力増幅回路と、電圧増幅回路と、バッファ回路とを備える。前記電力増幅回路は、電力を増幅する。前記電圧増幅回路は、前記電力増幅回路の入力端側に設けられており、電圧を増幅する。前記バッファ回路は、前記電力増幅回路の入力端と前記電圧増幅回路の出力端との間に設けられている。前記バッファ回路は、出力インピーダンスが入力インピーダンスよりも低くなるように構成されている。
　本発明の一態様に係る通信装置は、前記高周波電力増幅回路と、高周波フロントエンド回路とを備える。前記高周波フロントエンド回路は、前記高周波電力増幅回路とアンテナとの間に設けられている。
　本発明の上記態様に係る高周波電力増幅回路及び通信装置によれば、高周波電力増幅回路の小型化を図ることができる。
図１は、本発明の実施形態１に係る高周波電力増幅回路のブロック図である。 図２は、本発明の実施形態１に係る通信装置のブロック図である。 図３は、同上の高周波電力増幅回路の回路図である。 図４は、同上の高周波電力増幅回路の具体的な回路図である。 図５は、同上の高周波電力増幅回路のバッファ回路の特性図である。 図６は、本発明の実施形態１の変形例１に係る高周波電力増幅回路の回路図である。 図７は、本発明の実施形態１の変形例２に係る高周波電力増幅回路の回路図である。 図８は、本発明の実施形態２に係る高周波電力増幅回路の回路図である。 図９は、本発明の実施形態３に係る高周波電力増幅回路の回路図である。 図１０は、本発明の実施形態３の変形例に係る高周波電力増幅回路の回路図である。 図１１は、本発明の実施形態４に係る高周波電力増幅回路の回路図である。 図１２は、本発明の実施形態５に係る高周波電力増幅回路の回路図である。
　以下、実施形態１～５に係る高周波電力増幅回路について、図面を参照して説明する。
　（実施形態１）
　（１）高周波電力増幅回路の全体構成
　実施形態１に係る高周波電力増幅回路１は、図１に示すように、電圧増幅回路２と、バッファ回路３と、電力増幅回路４とを備える。また、高周波電力増幅回路１は、入力整合回路５と、出力整合回路６とを更に備える。
　実施形態１に係る高周波電力増幅回路１において、電圧増幅回路２は、電圧を増幅する回路である。電圧増幅回路２は、電力増幅回路４の入力側に設けられている。電力増幅回路４は、電力を増幅する回路である。また、バッファ回路３は、電力増幅回路４の入力端と電圧増幅回路２の出力端との間に設けられている。
　言い換えると、高周波電力増幅回路１は、二段構成であり（二段の増幅回路で構成されており）、一段目（前段）の増幅回路が電圧増幅回路２であり、二段目（後段）の増幅回路が電力増幅回路４である。そして、一段目の電圧増幅回路２と二段目の電力増幅回路４との間にバッファ回路３が設けられている。
　そして、上記のような高周波電力増幅回路１において、バッファ回路３は、出力インピーダンスが入力インピーダンスよりも低くなるように構成されている。
　次に、実施形態１に係る通信装置７について、図面を参照して説明する。具体的には、高周波電力増幅回路１を通信装置７に用いた場合について説明する。
　通信装置７は、図２に示すように、高周波電力増幅回路１と共に、ベースバンド信号処理回路７１と、ＲＦ信号処理回路７２と、高周波フロントエンド回路７３とを備える。
　ベースバンド信号処理回路７１は、例えばＢＢＩＣ（Baseband Integrated Circuit）であり、外部からの送信信号に対する所定の信号処理を行う。
　ＲＦ信号処理回路７２は、例えばＲＦＩＣ（Radio Frequency Integrated Circuit）であり、ベースバンド信号処理回路７１からの送信信号に対して所定の信号処理を行う。より詳細には、ＲＦ信号処理回路７２は、ベースバンド信号処理回路７１から出力された送信信号をアップコンバートなどの信号処理を行い、信号処理が行われた送信信号を高周波電力増幅回路１へ出力する。
　高周波フロントエンド回路７３は、高周波電力増幅回路１とアンテナ７４との間に設けられており、例えば高周波電力増幅回路１からの出力信号ＲＦｏｕｔに対して所定のフィルタ処理を行う。
　（２）高周波電力増幅回路の各構成要素
　次に、実施形態１に係る高周波電力増幅回路１の各構成要素について、図面を参照して説明する。
　（２．１）電圧増幅回路
　電圧増幅回路２は、図３に示すように、トランジスタ２１と、２つの抵抗器２２，２３と、バイアス回路２４とを備える。抵抗器２２は、トランジスタ２１のコレクタ及びキャパシタ１３に電気的に接続されている。抵抗器２３は、トランジスタ２１のエミッタに電気的に接続されている。抵抗器２３の抵抗値は、抵抗器２２の抵抗値よりも小さい。トランジスタ２１と抵抗器２２とで、エミッタ接地回路を構成する。抵抗器２３は、エミッタ抵抗である。
　トランジスタ２１は、例えばＮＰＮトランジスタであり、抵抗器２２及び抵抗器２３と直列に接続されている。より詳細には、トランジスタ２１のベースは、入力整合回路５の出力端に電気的に接続されている。トランジスタ２１のコレクタは、抵抗器２２に電気的に接続されている。トランジスタ２１のエミッタは、抵抗器２３に電気的に接続されている。トランジスタ２１と抵抗器２２と抵抗器２３との直列回路には、電源電圧Ｖｃ１が印加される。
　バイアス回路２４は、入力整合回路５の出力端とトランジスタ２１のベースとの間に接続されている出力端を有する。そして、バイアス回路２４は、トランジスタ２１のベースにバイアス（バイアス電流）を供給するように構成されている。
　ここで、バイアス回路２４の一例について、図４を参照して説明する。
　バイアス回路２４は、複数（図示例では２つ）の第１トランジスタ２４１と、第２トランジスタ２４２と、２つの抵抗器２４３，２４４とを備える。
　複数の第１トランジスタ２４１は、例えばＮＰＮトランジスタであり、直列に接続されている。各第１トランジスタ２４１において、ベースとコレクタとが電気的に接続されている。
　第２トランジスタ２４２は、例えばＮＰＮトランジスタである。第２トランジスタ２４２のベースは、複数の第１トランジスタ２４１のうちの最も抵抗器２４３に近い第１トランジスタ２４１のコレクタと抵抗器２４３との間に電気的に接続されている。第２トランジスタ２４２のコレクタには、外部電圧Ｖｂａｔが印加される。第２トランジスタ２４２のエミッタは、抵抗器２４４に電気的に接続されている。
　上記のような構成のバイアス回路２４は、バイアス電流Ｉｂ１の大きさに応じたバイアス電流をトランジスタ２１のベースに出力する。より詳細には、バイアス回路２４では、バイアス電流Ｉｂ１が抵抗器２４３を介して第２トランジスタ２４２のベースに流れると、トランジスタ２１のベースには、バイアス電流Ｉｂ１の大きさに応じたバイアス電流が出力される。
　電圧増幅回路２は、電圧増幅回路２の入力端から入力された入力信号ＲＦｉｎの電圧を、抵抗器２２の抵抗値と抵抗器２３の抵抗値の比に応じて増幅し、増幅された電圧を電圧増幅回路２の出力端から出力する。電圧増幅回路２の出力インピーダンスは、電力増幅回路の出力インピーダンスよりも相対的に高い（例えば１００Ω）。後述するようにバッファ回路３の入力インピーダンスも電力増幅回路の出力インピーダンスよりも高い。これにより、高周波電力増幅回路１では、インダクタ及びキャパシタが必要な一段目の電力増幅回路を、インダクタ及びキャパシタが不要かつＩＣ（Integrated Circuit）で構成可能な電圧増幅回路２に変更することが可能である。
　（２．２）バッファ回路
　バッファ回路３は、図３に示すように、トランジスタ３１と、電流源３２とを備える。また、バッファ回路３は、バイアス回路３０を備える。トランジスタ３１は、コレクタ接地回路を構成する。
　トランジスタ３１は、例えばＮＰＮトランジスタである。より詳細には、トランジスタ３１は、ヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor：ＨＢＴ）である。トランジスタ３１のベースは、キャパシタ１１を介して電圧増幅回路２の出力端に電気的に接続されている。トランジスタ３１のコレクタには、キャパシタ１３が電気的に接続されており、トランジスタ３１のコレクタには、電源電圧Ｖｃ１が印加される。トランジスタ３１のエミッタは、電流源３２に電気的に接続されている。
　電流源３２は、トランジスタ３１と直列に接続されており、バッファ回路３の引き抜き電流を流すために設けられている。電流源３２の両端のうちの第１端は、トランジスタ３１のエミッタとバッファ回路３の出力端との接続点に電気的に接続されており、第２端は接地されている。
　バイアス回路３０は、電圧増幅回路２の出力端とトランジスタ３１のベースとの間に接続されている出力端を有する。そして、バイアス回路３０は、トランジスタ３１のベースにバイアス（バイアス電流）を供給するように構成されている。
　バッファ回路３は、出力インピーダンスが入力インピーダンスよりも低くなるように構成されている。言い換えると、バッファ回路３は、高インピーダンスを低インピーダンスに変換するインピーダンス変換機能を有する。バッファ回路３の入力インピーダンスが高いので、バッファ回路３の入力側である一段目の増幅回路として、電圧増幅回路２を接続することができる。また、バッファ回路３の出力インピーダンスが低いので、バッファ回路３は、インピーダンスの低い素子に電力を供給することができる。
　また、バッファ回路３は、電圧利得が一定で入力電圧に従って出力電圧が変化するように構成されている。つまり、バッファ回路３は、入力電圧の振幅と出力電圧の振幅とを一定にするように構成されている。言い換えると、バッファ回路３では、入力電圧の振幅と出力電圧の振幅との差が入力電圧の振幅の１０％以下である。
　ここで、バッファ回路３の特性について、図５を参照して説明する。図５は、横軸に規格化された負荷抵抗、縦軸に規格化電圧を示す。図５の規格化電圧は、入力電圧を１としたときの出力電圧である。バッファ回路３は、図５に示すように、バッファ回路３の出力端側の負荷抵抗に対して、電圧の振幅が変わらずに電圧を供給することができる回路である。つまり、バッファ回路３の出力端側に接続される負荷のインピーダンスの大きさを気にする必要がないので、汎用性が高い。
　バッファ回路３は、他の素子に比べて相対的に大型であるインダクタ及びキャパシタを不要とする。このため、バッファ回路３は、ＩＣ内で構成可能である。
　また、上記の構成により、バッファ回路３は、一段目の増幅回路（電圧増幅回路２）と二段目の増幅回路（電力増幅回路４）との間で、整合回路と同様の機能を有する。つまり、バッファ回路３は、インピーダンス整合を行うことができる。
　次に、実施形態１のバッファ回路３の一例について、図４を参照して説明する。
　実施形態１の電流源３２は、図４に示すように、トランジスタ３３と、定電流回路３４とを備える。
　トランジスタ３３は、ＮＰＮトランジスタであり、トランジスタ３１と直列に接続されている。より詳細には、トランジスタ３３のベースは、定電流回路３４に電気的に接続されている。トランジスタ３３のコレクタは、トランジスタ３１のエミッタ及びバッファ回路３の出力端に電気的に接続されている。トランジスタ３３のエミッタは、接地されている。
　定電流回路３４は、２つのトランジスタ３４１，３４２と、２つの抵抗器３４３，３４４と、複数（図示例では３つ）のダイオード３４５とを備え、トランジスタ３３のベースに電気的に接続されている。
　トランジスタ３４１は、例えばＮＰＮトランジスタである。トランジスタ３４１のベースは、抵抗器３４３とダイオード３４５との間に電気的に接続されている。トランジスタ３４１のコレクタには、外部電圧Ｖｂａｔが印加される。トランジスタ３４１のエミッタは、抵抗器３４４に電気的に接続されている。
　トランジスタ３４２は、例えばＮＰＮトランジスタである。トランジスタ３４２のベースは、トランジスタ３３のベースに電気的に接続されている。トランジスタ３４２のコレクタは、抵抗器３４４に電気的に接続されている。トランジスタ３４２のエミッタは、接地されている。また、トランジスタ３４２のベースとコレクタとが電気的に接続されている。
　（２．３）電力増幅回路
　電力増幅回路４は、図３に示すように、トランジスタ４１と、インダクタ４２と、バイアス回路４３とを備える。
　トランジスタ４１は、例えばＮＰＮトランジスタである。トランジスタ４１のベースは、キャパシタ１２を介してバッファ回路３の出力端に電気的に接続されている。トランジスタ４１のコレクタは、インダクタ４２に電気的に接続されている。トランジスタ４１のエミッタは、接地されている。
　インダクタ４２は、トランジスタ４１のコレクタ及びキャパシタ１４に電気的に接続されている。
　電力増幅回路４では、トランジスタ４１とインダクタ４２とで、エミッタ接地回路を構成する。トランジスタ４１とインダクタ４２とで構成されるエミッタ接地回路には、電源電圧Ｖｃ２が印加される。
　バイアス回路４３は、バッファ回路３の出力端とトランジスタ４１のベースとの間に接続されている出力端を有する。そして、バイアス回路４３は、トランジスタ４１のベースにバイアス（バイアス電流）を供給するように構成されている。
　ここで、バイアス回路４３の一例について、図４を参照して説明する。
　バイアス回路４３は、複数（図示例では２つ）の第１トランジスタ４３１と、第２トランジスタ４３２と、２つの抵抗器４３３，４３４とを備える。
　複数の第１トランジスタ４３１は、例えばＮＰＮトランジスタであり、直列に接続されている。各第１トランジスタ４３１において、ベースとコレクタとが電気的に接続されている。
　第２トランジスタ４３２は、例えばＮＰＮトランジスタである。第２トランジスタ４３２のベースは、第１トランジスタ４３１のコレクタと抵抗器４３３との間に電気的に接続されている。第２トランジスタ４３２のコレクタには、外部電圧Ｖｂａｔが印加される。第２トランジスタ４３２のエミッタは、抵抗器４３４に電気的に接続されている。
　上記のような構成のバイアス回路４３は、バイアス電流Ｉｂ２の大きさに応じたバイアス電流をトランジスタ４１のベースに出力する。より詳細には、バイアス回路４３では、バイアス電流Ｉｂ２が抵抗器４３３を介して第２トランジスタ４３２のベースに流れると、トランジスタ４１のベースには、バイアス電流Ｉｂ２の大きさに応じたバイアス電流が出力される。
　電力増幅回路４は、電力増幅回路４の入力端から入力された入力信号の電力を増幅し、増幅された電力を電力増幅回路４の出力端から出力する。
　（２．４）入力整合回路
　入力整合回路５は、図３に示すように、電圧増幅回路２の入力端に接続されており、電圧増幅回路２の入力段側の回路（例えばＲＦ信号処理回路７２）と電圧増幅回路２との間のインピーダンスを整合させるための回路である。
　入力整合回路５は、キャパシタ５１と、２つの抵抗器５２，５３とを備える。キャパシタ５１は、高周波電力増幅回路１の入力端に電気的に接続されている。抵抗器５２は、キャパシタ５１と電圧増幅回路２の入力端との間に電気的に接続されている。つまり、抵抗器５２は、キャパシタ５１と直列に接続されている。抵抗器５３は、第１端が入力端とキャパシタ５１との接続点に電気的に接続されており、第２端が接地されている。
　（２．５）出力整合回路
　出力整合回路６は、図３に示すように、電力増幅回路４の出力端に接続されており、電力増幅回路４と電力増幅回路４の出力段側の回路（例えば高周波フロントエンド回路７３）との間のインピーダンスを整合させるための回路である。
　出力整合回路６は、２つの抵抗器６１，６２と、３つのキャパシタ６３～６５とを備える。抵抗器６１は、電力増幅回路４の出力端に電気的に接続されている。抵抗器６２は、抵抗器６１と直列に接続されている。キャパシタ６３は、第１端が抵抗器６２に電気的に接続されており、他端が高周波電力増幅回路１の出力端に電気的に接続されている。キャパシタ６４は、第１端が抵抗器６１と抵抗器６２との間の接続点に電気的に接続されており、第２端が接地されている。キャパシタ６５は、第１端が抵抗器６２とキャパシタ６３との間の接続点に電気的に接続されており、第２端が接地されている。
　（３）効果
　以上説明したように、実施形態１に係る高周波電力増幅回路１では、電力増幅回路４の入力端側に電圧増幅回路２が設けられている。さらに、出力インピーダンスが入力インピーダンスよりも低くなるように構成されているバッファ回路３が電力増幅回路４の入力端と電圧増幅回路２の出力端との間に設けられている。これにより、二段の電力増幅回路を備える場合とは異なり、電力増幅回路間に設けられインダクタ及びキャパシタの少なくとも一方を含む整合回路を省略することができる。その結果、インダクタ及びキャパシタ等の素子の数を低減させることができるので、高周波電力増幅回路１の小型化を図ることができる。
　ここで、一段目の増幅回路と二段目の増幅回路との間に整合回路が設けられていないため、整合回路を構成するインダクタ及びキャパシタが不要となる。一方、一段目の増幅回路（電圧増幅回路２）と二段目の増幅回路（電力増幅回路４）との間にバッファ回路３が設けられているため、バッファ回路３を構成するトランジスタ（例えばトランジスタ３１）及び抵抗器（例えば抵抗器３４３，３４４）が必要となる。しかしながら、一般的に、トランジスタ及び抵抗器は、インダクタ及びキャパシタに比べて、サイズが小さい。また、トランジスタ及び抵抗器は、ＩＣ化も容易である。上記より、高周波電力増幅回路１の小型化を図ることができる。
　バッファ回路３は、整合回路とは異なり、インダクタ及びキャパシタを不要とするため、インダクタ及びキャパシタを有する整合回路に比べて、広帯域において一定の周波数特性を得ることができる。これにより、高周波電力増幅回路１では、例えば５Ｇ規格のような通信バンドの帯域幅及び変調帯域幅の広い場合においても、優れた電力増幅特性を得ることができる。
　また、バッファ回路３は、整合回路に比べて、消費電流を低減させることが可能であるので、広いパワーレンジにおいて消費電流を低減させることができる。
　（４）変形例
　以下、実施形態１の変形例について説明する。
　実施形態１の変形例１として、高周波電力増幅回路１ａは、バッファ回路３（図３参照）に代えて、図６に示すようなバッファ回路３ａを備えてもよい。
　バッファ回路３ａは、トランジスタ３１と、抵抗器３７とを備える。つまり、バッファ回路３ａは、実施形態１の電流源３２（図３参照）に代えて、抵抗器３７を備える。変形例１のトランジスタ３１は、実施形態１のトランジスタ３１（図３参照）と同様、コレクタ接地回路を構成する。
　抵抗器３７は、トランジスタ３１と直列に接続されている。より詳細には、抵抗器３７の両端のうちの第１端は、トランジスタ３１のエミッタ及びバッファ回路３ａの出力端に電気的に接続されている。抵抗器３７の両端のうちの第２端は、接地されている。
　バッファ回路３ａのコレクタ接地回路は、実施形態１のバッファ回路３と同様、電圧利得が一定で入力電圧に従って出力電圧が変化する。また、バッファ回路３ａは、出力インピーダンスが入力インピーダンスよりも低い。
　実施形態１の変形例２として、高周波電力増幅回路１ｂは、図７に示すようなバッファ回路３ｂを備えてもよい。
　バッファ回路３ｂは、トランジスタ３１と、インダクタ３８とを備える。つまり、バッファ回路３ｂは、実施形態１の電流源３２（図３参照）に代えて、インダクタ３８を備える。変形例２のトランジスタ３１は、実施形態１のトランジスタ３１（図３参照）と同様、コレクタ接地回路を構成する。
　インダクタ３８は、トランジスタ３１と直列に接続されている。より詳細には、インダクタ３８の両端のうちの第１端は、トランジスタ３１のエミッタ及びバッファ回路３ｂの出力端に電気的に接続されている。インダクタ３８の両端のうちの第２端は、接地されている。
　バッファ回路３ｂのコレクタ接地回路は、実施形態１のバッファ回路３と同様、電圧利得が一定で入力電圧に従って出力電圧が変化する。また、バッファ回路３ｂは、出力インピーダンスが入力インピーダンスよりも低い。
　なお、実施形態１の他の変形例として、高周波電力増幅回路１に用いられている抵抗器に代えて、抵抗器と同等の抵抗値を有する抵抗素子を備えてもよい。上記抵抗素子の例としては、集積回路に集積された素子が挙げられる。要するに、高周波電力増幅回路１に用いられる抵抗素子は、他の素子とは別体の個別電子部品であってもよいし、集積回路に集積された素子であってもよい。実施形態１の変形例１に係る高周波電力増幅回路１ａ及び実施形態１の変形例２に係る高周波電力増幅回路１ｂにおいても同様である。さらに、後述の実施形態２に係る高周波電力増幅回路１ｃ、実施形態３に係る高周波電力増幅回路１ｄ、実施形態３の変形例に係る高周波電力増幅回路１ｅ、及び実施形態４に係る高周波電力増幅回路１ｆにおいても同様である。
　電圧増幅回路２を構成するトランジスタ２１は、ＮＰＮトランジスタに限定されず、ＰＮＰトランジスタであってもよい。あるいは、トランジスタ２１は、ＭＯＳＦＥＴ（Metal Oxide Field-Effect Transistor）のような電界効果型トランジスタであってもよい。
　上記の各変形例に係る高周波電力増幅回路１，１ａ，１ｂにおいても、実施形態１に係る高周波電力増幅回路１と同様の効果を奏する。
　（実施形態２）
　実施形態２に係る高周波電力増幅回路１ｃは、図８に示すようなバッファ回路３ｃを備える点で、実施形態１に係る高周波電力増幅回路１（図３参照）と相違する。なお、実施形態１に係る高周波電力増幅回路１と同様の構成要素については、同一の符号を付して説明を省略する。
　高周波電力増幅回路１ｃは、実施形態１のバッファ回路３（図３参照）及び電力増幅回路４（図３参照）に代えて、図８に示すようなバッファ回路３ｃ及び電力増幅回路４ｃを備える。さらに、高周波電力増幅回路１ｃは、実施形態１に係る高周波電力増幅回路１と同様、電圧増幅回路２と、入力整合回路５と、出力整合回路６とを備える。
　バッファ回路３ｃは、トランジスタ３１ｃと、電流源３２ｃとを備える。実施形態２のトランジスタ３１は、実施形態１のトランジスタ３１（図３参照）と同様、コレクタ接地回路を構成する。
　電流源３２ｃは、２つのトランジスタ３３ｃ，３５ｃと、抵抗器３６ｃとを備える。
　トランジスタ３３ｃは、ＮＰＮトランジスタであり、トランジスタ３１ｃと直列に接続されている。より詳細には、トランジスタ３３ｃのベースは、抵抗器３６ｃに電気的に接続されている。トランジスタ３３ｃのコレクタは、トランジスタ３１ｃのエミッタに電気的に接続されている。トランジスタ３３ｃのエミッタは、接地されている。
　トランジスタ３５ｃは、例えばＮＰＮトランジスタである。トランジスタ３５ｃのベースは、第１トランジスタ４３１のコレクタと抵抗器４３３との間に電気的に接続されている。トランジスタ３５ｃのコレクタには、外部電圧Ｖｂａｔが印加される。トランジスタ３５ｃのエミッタは、抵抗器３６ｃに電気的に接続されている。
　バッファ回路３ｃのコレクタ接地回路は、実施形態１のバッファ回路３（図３参照）と同様、電圧利得が一定で入力電圧に従って出力電圧が変化する。また、バッファ回路３ｃは、出力インピーダンスが入力インピーダンスよりも低い。
　上記より、実施形態２のバイアス回路４３ｃは、バッファ回路３ｃのコレクタ接地回路及び電力増幅回路４ｃに対して、バッファ回路３ｃの出力電流の一部を含むバイアス（バイアス電流）を供給する。
　電力増幅回路４ｃは、図８に示すように、トランジスタ４１と、インダクタ４２と、バイアス回路４３ｃとを備える。バイアス回路４３ｃは、実施形態１のバイアス回路４３ｃと同様、複数の第１トランジスタ４３１と、第２トランジスタ４３２と、２つの抵抗器４３３，４３４とを備える。
　以上説明した実施形態２に係る高周波電力増幅回路１ｃでは、低出力電力時の消費電流を低減させることができる。
　（実施形態３）
　実施形態３に係る高周波電力増幅回路１ｄは、図９に示すようなバッファ回路３ｄを備える点で、実施形態１に係る高周波電力増幅回路１（図３参照）と相違する。なお、実施形態１に係る高周波電力増幅回路１と同様の構成要素については、同一の符号を付して説明を省略する。
　高周波電力増幅回路１ｄは、図９に示すように、実施形態１のバッファ回路３（図３参照）に代えて、バッファ回路３ｄを備える。また、高周波電力増幅回路１ｄは、電圧増幅回路２と、電力増幅回路４と、入力整合回路５と、出力整合回路６とを備える。なお、実施形態３の電圧増幅回路２、電力増幅回路４、入力整合回路５、及び出力整合回路６は、実施形態１の電圧増幅回路２、電力増幅回路４、入力整合回路５、及び出力整合回路６（図３参照）と同様であるから、説明を省略する。
　バッファ回路３ｄは、プッシュプル回路を構成する。より詳細には、バッファ回路３ｄは、図９に示すように、一対のトランジスタ８１，８２と、２つの抵抗器８３，８４とを備える。
　トランジスタ８１，８２は、プッシュプル接続されている。トランジスタ８１，８２は、直列に接続されている。
　トランジスタ８１は、例えばＮＰＮトランジスタである。トランジスタ８１のベースは、キャパシタ１１を介して電圧増幅回路２の出力端に電気的に接続されている。つまり、トランジスタ８１のベースは、バッファ回路３ｄの入力端に電気的に接続されている。トランジスタ８１のコレクタは、キャパシタ１３に電気的に接続されており、トランジスタ８１のコレクタには、電源電圧Ｖｃ１が印加される。トランジスタ８１のエミッタは、トランジスタ８２のエミッタ及びバッファ回路３ｄの出力端に電気的に接続されている。
　トランジスタ８２は、例えばＰＮＰトランジスタである。トランジスタ８２のベースは、キャパシタ１１を介して電圧増幅回路２の出力端に電気的に接続されている。つまり、トランジスタ８２のベースは、バッファ回路３ｄの入力端に電気的に接続されている。トランジスタ８２のエミッタは、トランジスタ８１のエミッタ及びバッファ回路３ｄの出力端に電気的に接続されている。トランジスタ８２のコレクタは、接地されている。
　抵抗器８３，８４は直列に接続されている。抵抗器８３と抵抗器８４との間には、キャパシタ１１を介して電圧増幅回路２の出力端と、トランジスタ８１のベースと、トランジスタ８２のベースとが電気的に接続されている。抵抗器８３と抵抗器８４の直列回路には、電源電圧Ｖｃ１が印加される。
　上記のようにプッシュプル回路を構成するバッファ回路３ｄにおいて、電圧増幅回路２からの信号の極性に応じて、一対のトランジスタ８１，８２は、一方がオンとなり、他方がオフとなる。具体的には、電圧増幅回路２からの信号が正の電圧であるときは、トランジスタ８１がオンとなり、トランジスタ８２がオフとなる。一方、電圧増幅回路２からの信号が負の電圧であるときは、トランジスタ８２がオンとなり、トランジスタ８１がオフとなる。
　バッファ回路３ｄは、実施形態１のバッファ回路３（図３参照）と同様、電圧利得が一定で入力電圧に従って出力電圧が変化する。また、バッファ回路３ｄは、出力インピーダンスが入力インピーダンスよりも低い。
　以上説明したように、実施形態３に係る高周波電力増幅回路１ｄでは、一対のトランジスタ８１，８２を含むプッシュプル回路がバッファ回路３ｄに設けられている。これにより、トランジスタが１つである場合と異なり、引き抜き電流を不要とすることができるので、広範囲のパワーレンジで消費電流を低減させることができる。
　（実施形態３の変形例）
　実施形態３の変形例として、高周波電力増幅回路１ｅは、図１０に示すようなバッファ回路３ｅを備えてもよい。
　バッファ回路３ｅは、実施形態３のバッファ回路３ｄ（図９参照）と同様、一対のトランジスタ８１，８２と、２つの抵抗器８３，８４とを備える。さらに、バッファ回路３ｅは、２つのダイオード８５，８６と、キャパシタ８７とを備える。
　ダイオード８５とダイオード８６は直列に接続されている。ダイオード８５とダイオード８６の直列回路は、抵抗器８３と抵抗器８４との間に接続されている。ダイオード８５とダイオード８６との間には、キャパシタ１１を介して電圧増幅回路２の出力端が電気的に接続されている。ダイオード８５は、抵抗器８３と抵抗器８４との間であって抵抗器８３とバッファ回路３ｅの入力端との間に挿入されている。ダイオード８６は、抵抗器８３と抵抗器８４との間であって抵抗器８４とバッファ回路３ｅの入力端との間に挿入されている。トランジスタ８１のベースは、抵抗器８３とダイオード８５との間に電気的に接続されている。トランジスタ８２のベースは、抵抗器８４とダイオード８６との間に電気的に接続されている。
　キャパシタ８７は、抵抗器８３と抵抗器８４との間において、ダイオード８５とダイオード８６の直列回路と並列に接続されている。キャパシタ８７の両端のうちの第１端は、抵抗器８３及びトランジスタ８１のベースに接続されている。キャパシタ８７の両端のうちの第２端は、抵抗器８４及びトランジスタ８２のベースに接続されている。
　上記のようなバッファ回路３ｅにおいても、電圧利得が一定で入力電圧に従って出力電圧が変化する。また、バッファ回路３ｅは、出力インピーダンスが入力インピーダンスよりも低い。
　以上説明した変形例に係る高周波電力増幅回路１ｅでは、ダイオード８５，８６が設けられていることによって、クロスオーバー歪を低減させることができる。
　上記の変形例に係る高周波電力増幅回路１ｅにおいても、実施形態３に係る高周波電力増幅回路１ｄと同様の効果を奏する。
　（実施形態４）
　実施形態４に係る高周波電力増幅回路１ｆは、図１１に示すような電圧増幅回路２ｆを備える点で、実施形態１に係る高周波電力増幅回路１（図３参照）と相違する。なお、実施形態１に係る高周波電力増幅回路１と同様の構成要素については、同一の符号を付して説明を省略する。
　実施形態４に係る高周波電力増幅回路１ｆは、図１１に示すように、電圧増幅回路２ｆと、バッファ回路３ｆと、電力増幅回路４とを備える。
　バッファ回路３ｆは、図１０に示すバッファ回路３ｅと同様、一対のトランジスタ８１，８２と、２つの抵抗器８３，８４と、２つのダイオード８５，８６と、キャパシタ８７とを備える。バッファ回路３ｆは、図１０に示すバッファ回路３ｅと同様の機能を有する。
　電圧増幅回路２ｆは、電力増幅回路４の出力信号が負帰還される差動アンプ（差動増幅回路）を有する。より詳細には、電圧増幅回路２ｆは、図１１に示すように、オペアンプ９１と、４つの抵抗器９２～９５と、キャパシタ９６とを備える。
　オペアンプ９１の非反転入力端子は、抵抗器９２と抵抗器９３の接続点に電気的に接続されており、オペアンプ９１の反転入力端子は、入力整合回路５の出力端に電気的に接続されている。
　抵抗器９２は、キャパシタ９６を介して電力増幅回路４におけるトランジスタ４１のコレクタとインダクタ４２との間に電気的に接続されている。抵抗器９３は、抵抗器９２と直列に接続されている。抵抗器９４は、オペアンプ９１の出力端子とオペアンプ９１の反転入力端子との間に接続されている。抵抗器９５は、オペアンプ９１の非反転入力端子及びキャパシタ１３に電気的に接続されている。
　電圧増幅回路２ｆは、差動アンプを構成しているから、負帰還による歪制御を可能とし、高調波を抑制することができる。
　以上説明したように、実施形態４に係る高周波電力増幅回路１ｆでは、電力増幅回路４の出力信号が負帰還される差動アンプが電圧増幅回路２ｆに設けられている。これにより、高調波を抑制することができる。
　より詳細に説明すると、一段目の増幅回路を電力増幅回路でなく電圧増幅回路２ｆにすることで、実施形態４のように差動アンプが可能になる。差動アンプを利用した負帰還を使って低歪の高周波電力増幅回路１ｆを実現することができる。これにより、アンプ自体の高調波を抑制することができるので、出力側のフィルタを軽く又は不要にすることができる。このため、電力損失を軽減できるので、高効率化を図ることができる。
　（実施形態５）
　実施形態５に係る高周波電力増幅回路１ｇは、図１２に示すように、一段目の増幅回路である電圧増幅回路２ｇ及びバッファ回路３ｇが、Ｓｉ　ＣＭＯＳ　ＩＣで構成されている点で、実施形態１に係る高周波電力増幅回路１（図３参照）と相違する。なお、実施形態１に係る高周波電力増幅回路１と同様の構成要素については、同一の符号を付して説明を省略する。
　実施形態５に係る高周波電力増幅回路１ｇは、図１２に示すように、電圧増幅回路２ｇと、バッファ回路３ｇと、電力増幅回路４ｇとを備える。また、高周波電力増幅回路１ｇは、入力整合回路５ｇと、出力整合回路６とを備える。
　実施形態５に係る高周波電力増幅回路１ｇでは、電圧増幅回路２ｇとバッファ回路３ｇと入力整合回路５ｇとが１つの第１ＩＣ１６で構成されている。また、電力増幅回路４ｇのうちインダクタ４２を除く回路素子（トランジスタ４１ｇ、バイアス回路４３ｇを構成する回路素子）が１つの第２ＩＣ１７で構成されている。第１ＩＣ１６は、Ｓｉ　ＣＭＯＳ　ＩＣである。第２ＩＣ１７は、ＧａＡｓ　ＩＣである。
　（１．１）電圧増幅回路
　電圧増幅回路２ｇは、トランジスタ２１ｇと、２つの抵抗器２２ｇ，２３ｇと、バイアス回路２４とを備える。抵抗器２２ｇは、トランジスタ２１ｇのドレイン及びキャパシタ１５に電気的に接続されている。抵抗器２３ｇは、トランジスタ２１ｇのソースに電気的に接続されている。抵抗器２３ｇの抵抗値は、抵抗器２２ｇの抵抗値よりも小さい。
　トランジスタ２１ｇは、例えばＰチャネル型ＭＯＳＦＥＴであり、抵抗器２２ｇ及び抵抗器２３ｇと直列に接続されている。より詳細には、トランジスタ２１ｇのゲートは、入力整合回路５ｇの出力端に電気的に接続されている。トランジスタ２１ｇのドレインは、抵抗器２２ｇに電気的に接続されている。トランジスタ２１ｇのソースは、抵抗器２３ｇに電気的に接続されている。トランジスタ２１ｇと抵抗器２２ｇと抵抗器２３ｇとの直列回路には、電源電圧Ｖｃ３が印加される。
　バイアス回路２４ｇは、入力整合回路５ｇの出力端とトランジスタ２１ｇのゲートとの間に接続されている出力端を有する。そして、バイアス回路２４ｇは、トランジスタ２１ｇのゲートにバイアス（バイアス電流）を供給するように構成されている。なお、バイアス回路２４ｇの回路構成は、実施形態１のバイアス回路２４と同様であるので、説明を省略する。
　電圧増幅回路２ｇは、電圧増幅回路２ｇの入力端から入力された入力信号ＲＦｉｎの電圧を、抵抗器２２ｇの抵抗値と抵抗器２３ｇの抵抗値の比に応じて増幅し、増幅された電圧を電圧増幅回路２ｇの出力端から出力する。
　（１．２）バッファ回路
　バッファ回路３ｇは、図１２に示すように、プッシュプル回路を構成する。より詳細には、バッファ回路３ｇは、一対のトランジスタ８１ｇ，８２ｇと、２つの抵抗器８３ｇ，８４ｇとを備える。さらに、バッファ回路３ｇは、２つのダイオード８５ｇ，８６ｇと、キャパシタ８７ｇとを備える。
　トランジスタ８１ｇ，８２ｇは、プッシュプル接続されている。トランジスタ８１ｇ，８２ｇは、直列に接続されている。
　トランジスタ８１ｇは、例えばＰチャネル型ＭＯＳＦＥＴである。トランジスタ８１ｇのゲートは、ダイオード８５ｇを介して電圧増幅回路２ｇの出力端に電気的に接続されている。つまり、トランジスタ８１ｇのゲートは、バッファ回路３ｇの入力端に電気的に接続されている。トランジスタ８１ｇのドレインは、キャパシタ１５に電気的に接続されており、トランジスタ８１ｇのドレインには、電源電圧Ｖｃ３が印加される。トランジスタ８１ｇのソースは、トランジスタ８２ｇのドレイン及びバッファ回路３ｇの出力端に電気的に接続されている。
　トランジスタ８２ｇは、例えばＮチャネル型ＭＯＳＦＥＴである。トランジスタ８２ｇのゲートは、ダイオード８６ｇを介して電圧増幅回路２ｇの出力端に電気的に接続されている。つまり、トランジスタ８２ｇのゲートは、バッファ回路３ｇの入力端に電気的に接続されている。トランジスタ８２ｇのドレインは、トランジスタ８１ｇのソース及びバッファ回路３ｇの出力端に電気的に接続されている。トランジスタ８２ｇのソースは、接地されている。
　ダイオード８５ｇとダイオード８６ｇは直列に接続されている。ダイオード８５ｇとダイオード８６ｇの直列回路は、抵抗器８３ｇと抵抗器８４ｇとの間に接続されている。ダイオード８５ｇとダイオード８６ｇとの間には、電圧増幅回路２ｇの出力端が電気的に接続されている。ダイオード８５ｇは、抵抗器８３ｇと抵抗器８４ｇとの間であって抵抗器８３ｇとバッファ回路３ｇの入力端との間に挿入されている。ダイオード８６ｇは、抵抗器８３ｇと抵抗器８４ｇとの間であって抵抗器８４ｇとバッファ回路３ｇの入力端との間に挿入されている。トランジスタ８１ｇのゲートは、抵抗器８３ｇとダイオード８５ｇとの間に電気的に接続されている。トランジスタ８２ｇのゲートは、抵抗器８４ｇとダイオード８６ｇとの間に電気的に接続されている。
　キャパシタ８７ｇは、抵抗器８３ｇと抵抗器８４ｇとの間において、ダイオード８５ｇとダイオード８６ｇの直列回路と並列に接続されている。キャパシタ８７ｇの両端のうちの第１端は、抵抗器８３ｇ及びトランジスタ８１ｇのゲートに接続されている。キャパシタ８７ｇの両端のうちの第２端は、抵抗器８４ｇ及びトランジスタ８２ｇのゲートに接続されている。
　上記のようにプッシュプル回路を構成するバッファ回路３ｇにおいて、電圧増幅回路２ｇからの信号の極性に応じて、一対のトランジスタ８１ｇ，８２ｇは、一方がオンとなり、他方がオフとなる。具体的には、電圧増幅回路２ｇからの信号が正の電圧であるときは、トランジスタ８１ｇがオンとなり、トランジスタ８２ｇがオフとなる。一方、電圧増幅回路２ｇからの信号が負の電圧であるときは、トランジスタ８２ｇがオンとなり、トランジスタ８１ｇがオフとなる。
　バッファ回路３ｇは、実施形態１のバッファ回路３（図３参照）と同様、電圧利得が一定で入力電圧に従って出力電圧が変化する。また、バッファ回路３ｇは、出力インピーダンスが入力インピーダンスよりも低い。
　（１．３）電力増幅回路
　電力増幅回路４ｇは、図１２に示すように、トランジスタ４１ｇと、インダクタ４２ｇと、バイアス回路４３ｇとを備える。
　トランジスタ４１ｇは、例えばＮＰＮトランジスタである。トランジスタ４１ｇのベースは、キャパシタ１２を介してバッファ回路３ｇの出力端に電気的に接続されている。トランジスタ４１ｇのコレクタは、インダクタ４２ｇに電気的に接続されている。トランジスタ４１ｇのエミッタは、接地されている。インダクタ４２ｇは、トランジスタ４１ｇのコレクタ及びキャパシタ１５に電気的に接続されている。電力増幅回路４ｇでは、トランジスタ４１ｇとインダクタ４２ｇとで、エミッタ接地回路を構成する。トランジスタ４１ｇとインダクタ４２ｇとで構成されるエミッタ接地回路には、電源電圧Ｖｃ３が印加される。
　バイアス回路４３ｇは、バッファ回路３ｇの出力端とトランジスタ４１ｇのベースとの間に接続されている出力端を有する。そして、バイアス回路４３ｇは、トランジスタ４１のベースにバイアス（バイアス電流）を供給するように構成されている。
　以上説明した実施形態及び変形例は、本発明の様々な実施形態及び変形例の一部に過ぎない。また、実施形態及び変形例は、本発明の目的を達成できれば、設計等に応じて種々の変更が可能である。
　（まとめ）
　以上説明した実施形態及び変形例より以下の態様が開示されている。
　第１の態様に係る高周波電力増幅回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）は、電力増幅回路（４；４ｃ；４ｇ）と、電圧増幅回路（２；２ｆ；２ｇ）と、バッファ回路（３；３ａ；３ｂ；３ｂ；３ｃ；３ｄ；３ｅ；３ｆ；３ｇ）とを備える。電力増幅回路（４；４ｃ；４ｇ）は、電力を増幅する。電圧増幅回路（２；２ｆ；２ｇ）は、電力増幅回路（４；４ｃ；４ｇ）の入力端側に設けられており、電圧を増幅する。バッファ回路（３；３ａ；３ｂ；３ｂ；３ｃ；３ｄ；３ｅ；３ｆ；３ｇ）は、電力増幅回路（４；４ｃ；４ｇ）の入力端と電圧増幅回路（２；２ｆ；２ｇ）の出力端との間に設けられている。バッファ回路（２；２ｆ；２ｇ）は、出力インピーダンスが入力インピーダンスよりも低くなるように構成されている。
　第１の態様に係る高周波電力増幅回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）では、電力増幅回路（４；４ｃ；４ｇ）の入力端側に電圧増幅回路（２；２ｆ；２ｇ）が設けられている。さらに、出力インピーダンスが入力インピーダンスよりも低くなるように構成されているバッファ回路（３；３ａ；３ｂ；３ｂ；３ｃ；３ｄ；３ｅ；３ｆ；３ｇ）が電力増幅回路（４；４ｃ；４ｇ）の入力端と電圧増幅回路（２；２ｆ；２ｇ）の出力端との間に設けられている。これにより、二段の電力増幅回路を備える場合とは異なり、電力増幅回路間に設けられインダクタ及びキャパシタの少なくとも一方を含む整合回路を省略することができる。その結果、インダクタ又はキャパシタを低減させることができるので、高周波電力増幅回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）の小型化を図ることができる。
　第２の態様に係る高周波電力増幅回路（１；１ａ；１ｂ；１ｃ）は、第１の態様において、バッファ回路（３；３ａ；３ｂ；３ｂ；３ｃ）は、コレクタ接地回路と、バイアス回路（３０；４３ｃ）とを含む。上記コレクタ接地回路は、トランジスタ（３１）を含む。バイアス回路（３０；４３ｃ）は、電圧増幅回路（２）とコレクタ接地回路との間に接続されている出力端を有し、コレクタ接地回路にバイアスを供給する。
　第３の態様に係る高周波電力増幅回路（１ｃ）では、第２の態様において、バイアス回路（４３ｃ）は、コレクタ接地回路の引き抜き電流を供給する機能と、電力増幅回路（４ｃ）にバイアスを供給する機能と、を有する。
　第３の態様に係る高周波電力増幅回路（１ｃ）では、低出力電力時の消費電流を低減させることができる。
　第４の態様に係る高周波電力増幅回路（１ｄ；１ｅ；１ｆ）では、第１の態様において、バッファ回路（３ｄ；３ｅ；３ｆ）は、プッシュプル回路を含む。上記プッシュプル回路は、プッシュプル接続されている一対のトランジスタ（８１，８２）を含む。
　第４の態様に係る高周波電力増幅回路（１ｄ；１ｅ；１ｆ）では、一対のトランジスタ（８１，８２）を含むプッシュプル回路がバッファ回路（３ｄ；３ｅ；３ｆ）に設けられている。これにより、トランジスタが１つである場合と異なり、引き抜き電流を不要とすることができるので、全てのパワーレンジで消費電流を低減させることができる。
　第５の態様に係る高周波電力増幅回路（１ｆ）では、第１～４の態様のいずれか１つにおいて、電圧増幅回路（２ｆ）は、差動アンプを含む。上記差動アンプは、電力増幅回路（４）の出力信号が負帰還される。
　第５の態様に係る高周波電力増幅回路（１ｆ）では、電力増幅回路（４）の出力信号が負帰還される差動アンプが電圧増幅回路（２ｆ）に設けられている。これにより、高調波を抑制することができる。
　第６の態様に係る通信装置（７）は、第１～５の態様のいずれか１つの高周波電力増幅回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）と、高周波フロントエンド回路（７３）とを備える。高周波フロントエンド回路（７３）は、高周波電力増幅回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）とアンテナ（７４）との間に設けられている。
　第６の態様に係る通信装置（７）では、高周波電力増幅回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）において、電力増幅回路（４；４ｃ；４ｇ）の入力端側に電圧増幅回路（２；２ｆ；２ｇ）が設けられている。さらに、出力インピーダンスが入力インピーダンスよりも低くなるように構成されているバッファ回路（３；３ａ；３ｂ；３ｂ；３ｃ；３ｄ；３ｅ；３ｆ；３ｇ）が電力増幅回路（４；４ｃ；４ｇ）の入力端と電圧増幅回路（２；２ｆ；２ｇ）の出力端との間に設けられている。これにより、二段の電力増幅回路を備える場合とは異なり、電力増幅回路間に設けられインダクタ及びキャパシタの少なくとも一方を含む整合回路を省略することができる。その結果、インダクタ又はキャパシタの個数を低減させることができるので、高周波電力増幅回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）の小型化を図ることができる。
　１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ　高周波電力増幅回路
　２，２ｆ，２ｇ　電圧増幅回路
　３，３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ，３ｇ　バッファ回路
　３０　バイアス回路
　３１　トランジスタ
　４，４ｃ，４ｇ　電力増幅回路
　７　通信装置
　７３　高周波フロントエンド回路
　７４　アンテナ
　８１，８２　トランジスタ

Claims (6)

  1. 　電力を増幅する電力増幅回路と、
    　前記電力増幅回路の入力端側に設けられており電圧を増幅する電圧増幅回路と、
    　前記電力増幅回路の入力端と前記電圧増幅回路の出力端との間に設けられているバッファ回路と、を備え、
    　前記バッファ回路は、出力インピーダンスが入力インピーダンスよりも低くなるように構成されている、
    　高周波電力増幅回路。
  2. 　前記バッファ回路は、
    　　トランジスタを含むコレクタ接地回路と、
    　　前記電圧増幅回路と前記コレクタ接地回路との間に接続されている出力端を有し、前記コレクタ接地回路にバイアスを供給するバイアス回路と、を含む、
    　請求項１に記載の高周波電力増幅回路。
  3. 　前記バイアス回路は、
    　　前記コレクタ接地回路の引き抜き電流を供給する機能と、
    　　前記電力増幅回路にバイアスを供給する機能と、を有する、
    　請求項２に記載の高周波電力増幅回路。
  4. 　前記バッファ回路は、プッシュプル接続されている一対のトランジスタを含むプッシュプル回路を含む、
    　請求項１に記載の高周波電力増幅回路。
  5. 　前記電圧増幅回路は、前記電力増幅回路の出力信号が負帰還される差動アンプを含む、
    　請求項１～４のいずれか１項に記載の高周波電力増幅回路。
  6. 　請求項１～５のいずれか１項に記載の高周波電力増幅回路と、
    　前記高周波電力増幅回路とアンテナとの間に設けられた高周波フロントエンド回路と、を備える、
    　通信装置。
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