WO2022050118A1 - 電位測定装置 - Google Patents

電位測定装置 Download PDF

Info

Publication number
WO2022050118A1
WO2022050118A1 PCT/JP2021/030884 JP2021030884W WO2022050118A1 WO 2022050118 A1 WO2022050118 A1 WO 2022050118A1 JP 2021030884 W JP2021030884 W JP 2021030884W WO 2022050118 A1 WO2022050118 A1 WO 2022050118A1
Authority
WO
WIPO (PCT)
Prior art keywords
read
measuring device
potential
potential measuring
substrate
Prior art date
Application number
PCT/JP2021/030884
Other languages
English (en)
French (fr)
Inventor
晃司 小川
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to US18/042,438 priority Critical patent/US20230333040A1/en
Priority to CN202180053778.7A priority patent/CN116018674A/zh
Publication of WO2022050118A1 publication Critical patent/WO2022050118A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H03F1/226—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with junction-FET's
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N27/00—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
    • G01N27/26—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating electrochemical variables; by using electrolysis or electrophoresis
    • G01N27/28—Electrolytic cell components
    • G01N27/30—Electrodes, e.g. test electrodes; Half-cells
    • G01N27/301—Reference electrodes
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N27/00—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
    • G01N27/26—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating electrochemical variables; by using electrolysis or electrophoresis
    • G01N27/416—Systems
    • G01N27/4163—Systems checking the operation of, or calibrating, the measuring apparatus
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N33/00—Investigating or analysing materials by specific methods not covered by groups G01N1/00 - G01N31/00
    • G01N33/48—Biological material, e.g. blood, urine; Haemocytometers
    • G01N33/483—Physical analysis of biological material
    • G01N33/4833—Physical analysis of biological material of solid biological material, e.g. tissue samples, cell cultures
    • G01N33/4836—Physical analysis of biological material of solid biological material, e.g. tissue samples, cell cultures using multielectrode arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

Definitions

  • This technology relates to a potential measuring device, and particularly to a potential measuring device capable of acquiring a signal in a low frequency band of about 1 Hz-300 Hz.
  • CMOS Complementary Metal Oxide Semiconductor
  • the amplifier circuit area (reference cell) on one side that constitutes the differential amplifier circuit is divided by the electrodes while having a differential amplifier circuit for each electrode.
  • a configuration has been proposed in which the received signal is separated from the other amplifier circuit region (read cell) for reading (see, for example, Patent Document 2). This separation configuration minimizes the components required in the readout cell region and allows the area of the amplification transistor to be expanded without increasing the readout cell size, resulting in high resolution and low resolution. Both noise can be achieved.
  • the action potential AP which has a relatively high frequency signal frequency band of about 300 Hz-10 kHz, and the local field potential LFP (Local Field Potential), which is a lower frequency signal, can be acquired at the same time, the activity of nerve cells can be increased. It is thought that more useful information can be obtained for analysis.
  • the signal frequency band of this local field potential LFP is about 1Hz-300Hz.
  • This technology was made in view of such a situation, and makes it possible to acquire a signal in a low frequency band of, for example, about 1Hz-300Hz.
  • the potential measuring device on the first aspect of the present technology has a read-out electrode that reads out a predetermined potential as a displacement with respect to a reference potential, and a source grounded amplifier, and the read-out electrode is connected to the input node and a resistance is provided.
  • a unit cell having an amplifier circuit to which a predetermined bias voltage is applied via the amplifier circuit and a buffer circuit connected to an output node of the amplifier circuit is provided.
  • a read electrode that reads out a predetermined potential as a displacement with respect to a reference potential is connected to an input node of a grounded source amplifier, and a predetermined bias voltage is applied through a resistor to amplify the amplification.
  • a unit cell to which a buffer circuit is connected is provided at the output node of the circuit.
  • the potential measuring device may be an independent device or a module incorporated in another device.
  • FIG. 1 is a block diagram showing a configuration example of the first embodiment of the potential measuring device of the present disclosure.
  • the potential measuring device 1 in FIG. 1 is, for example, an action potential AP (Action Potential) generated by living cells in a culture solution, or a potential such as a local field potential LFP (Local Field Potential) which is a signal having a lower frequency than that. It is a device that measures signals.
  • AP Action Potential
  • LFP Local Field Potential
  • the potential measuring device 1 has a read cell array 11, a reference electrode 12, a source follower load Tr block 13, an A / D conversion block 14, a row driver 15, a bias circuit 16, a timing control circuit 17, and an output on one substrate 10. Equipped with IF18 etc.
  • the read cell array 11 is configured by arranging read cells 21 as unit cells in a matrix in two dimensions, and each read cell 21 is formed with a signal read circuit including at least a read electrode 31.
  • the readout electrode 31 detects a potential generated locally by the cell as a displacement with respect to the reference potential.
  • a signal indicating a predetermined potential detected by the readout electrode 31 (hereinafter referred to as a potential signal) is a common readout signal arranged in the same row. It is output to the A / D conversion block 14 via the line 19.
  • the common read signal line 19 is arranged in a column unit of a plurality of read cells 21 two-dimensionally arranged in the read cell array 11, and one common read signal line 19 is connected to a plurality of read cells 21 in the same row. ing.
  • the reference electrode 12 is an electrode intended to give a reference potential (reference potential) to the culture medium (medium) of the cells to be measured, which is immersed in the readout cell array 11.
  • a reference potential reference potential
  • two reference electrodes 12 are arranged outside the read cell array 11 so as to sandwich the read cell array 11.
  • the source follower load Tr block 13 includes an amplification transistor 33 (FIG. 2) in the read cell 21 and a load transistor 61 (FIG. 3) constituting the source follower.
  • the A / D conversion block 14 converts the analog potential signal read by the source follower from the read cell 21 of each row of the read cell array 11 into a digital value.
  • the A / D conversion block 14 is composed of a single-slope column-parallel A / D converter widely used in CMOS image sensors, and outputs from a read cell 21 of a predetermined row selected by the row driver 15. A / D conversion is performed on the analog potential signal. Further, when the row driver 15 sets the output unit of the potential signal as the read cell 21 of a plurality of rows, the A / D conversion block 14 simultaneously outputs the analog potential signal of the read cells 21 of the plurality of rows selected. It can also be converted to a digital value.
  • the row driver 15 drives each read cell 21 of the read cell array 11. For example, the row driver 15 controls (drives) to read out the potential signal of each read cell 21 in row units.
  • the bias circuit 16 generates a predetermined bias voltage or bias current and supplies it to each required part. For example, the bias circuit 16 generates a predetermined bias voltage Vbias and supplies it to each load transistor 61 (FIG. 3) in the source follower load Tr block 13.
  • the timing control circuit 17 generates and supplies a clock signal and a timing signal necessary for a predetermined operation based on a master clock having a predetermined frequency. For example, the timing control circuit 17 generates a timing signal necessary for driving the A / D conversion block 14 and the row driver 15.
  • the output IF 18 performs predetermined signal processing on the potential signal after AD conversion supplied from the A / D conversion block 14 as necessary, and then outputs the signal to the outside.
  • the output IF 180 may perform only buffering, for example, or may perform various digital signal processing such as column variation correction.
  • FIG. 2 shows an example of a circuit configuration of the read cell 21.
  • the read cell 21 is composed of a read electrode 31, an amplifier circuit 32, an amplifier transistor 33, and a selection transistor 34.
  • the amplification transistor 33 and the selection transistor 34 are composed of, for example, an MOSFET transistor (N-type MOS transistor).
  • the amplification transistor 33 is a source follower amplification transistor configured together with the load transistor in the source follower load Tr block 13, and is a source follower amplification transistor in order to easily distinguish it from the amplification transistor 51 described below. It is called 33.
  • the readout electrode 31 detects a predetermined potential as a displacement with respect to the reference potential.
  • the readout electrode 31 is shown by a simple equivalent circuit model in which the charge transfer resistance 41 and the electric double layer capacitance 42 are connected in parallel. It is assumed that the resistance value of the charge transfer resistance 41 is Rct and the capacity of the electric double layer capacity 42 is Cdl.
  • the potential signal Vin indicating a minute potential fluctuation with respect to the reference potential is read out by the read electrode 31 and input to the amplifier circuit 32.
  • the amplifier circuit 32 has a source grounded amplifier composed of an amplification transistor 51 and a load transistor 52, and is further initialized with a high resistance element 53 connected in parallel between the input node and the output node of the source grounded amplifier.
  • a switch 54 is provided.
  • the amplification transistor 51 is composed of an MIMO transistor whose source is AC grounded, and the load transistor 52 is composed of a diode-connected MOSFET (P-type MOS transistor).
  • the input node of the amplifier circuit 32 is connected to the read electrode 31, and the output node of the amplifier circuit 32 is connected to the gate of the source follower amplification transistor 33.
  • the amplifier circuit 32 amplifies the potential signal Vin of a minute potential supplied to the input node, and outputs the resulting potential signal Vout to the gate of the source follower amplification transistor 33.
  • the open loop gain of the amplifier circuit 32 can be suppressed to, for example, about 30 times so as not to become too high, and the A / D conversion block 14 can be used. Prevents wasteful use of the operating range of the A / D converter (column-parallel A / D converter).
  • the high resistance element 53 is a feedback resistor that feeds back the output of the source grounded amplifier to the input, and is configured by connecting two diode-connected IGMP transistors 55 and 56 back-to-back (alternately connected in series). .. With this configuration, high resistance in the teraohm (T ⁇ ) class can be easily obtained in a small area.
  • the resistance value of the high resistance element 53 is Rfb.
  • the high resistance element 53 may be composed of, for example, two or more diodes connected in series by connecting two units of two diodes connected in series in a back-to-back manner to form a total of four MIMO transistors. It can be composed of connected MIMO transistors.
  • the initialization switch 54 is composed of an NMOS transistor, and is turned on in response to the reset signal Amp_RST supplied to the gate to connect the input node and the output node of the amplifier circuit 32.
  • the initialization switch 54 may be omitted.
  • a predetermined bias voltage corresponding to the threshold value of the source grounded amplifier is applied to the input node of the amplifier circuit 32 via the high resistance element 53 (hereinafter referred to as a steady state). It is necessary to wait for a certain amount of time until it becomes.).
  • the initialization switch 54 By turning on the initialization switch 54 immediately after the potential measuring device 1 is started, the input node and the output node of the amplifier circuit 32 can be short-circuited with a low resistance to immediately transition to a steady state.
  • the source follower amplification transistor 33 constitutes a source follower and a load transistor 61 (FIG. 3) in the source follower load Tr block 13 connected via the common read signal line 19.
  • the selection transistor 34 is a switch that controls the connection with the common read signal line 19, and is turned on according to the selection signal SEL when the read cell 21 is selected, and is shared with the output node (source) of the source follower amplification transistor 33. It is connected to the read signal line 19. When the selection transistor 34 is turned on, the potential signal Vout detected in the readout cell 21 is output to the A / D converter (not shown) in the A / D conversion block 14 via the common readout signal line 19. ..
  • one common read signal line 19 is arranged for a plurality of read cells 21 in the same row in the read cell array 11, and the read cell 21 and the common read arranged in the same row thereof are arranged.
  • the connection with the signal line 19 is controlled by the selection transistor 34.
  • the source follower amplification transistor 33 and the selection transistor 34 are sandwiched between the output of the amplifier circuit 32 of each read cell 21 and the common read signal line 19, and the output of the amplifier circuit 32 of each read cell 21 and the output of each read cell 21.
  • the common read signal line 19 and the common read signal line 19 can be separated by the selection transistor 34.
  • the reset signal Amp_RST is set to High as the initialization phase, and the initialization switch 54 of each read cell 21 of the read cell array 11 is turned on.
  • the input / output of the amplifier circuit 32 is short-circuited with a low resistance, so that the amplifier circuit 32 is quickly set to the initial steady state.
  • the reset signal Amp_RST is changed to Low and the initialization switch 54 is turned off, so that the initialization phase ends.
  • the amplifier circuit 32 of each readout cell 21 amplifies the potential signal Vin indicating the minute potential fluctuation received by the readout electrode 31 and passes it to the source follower amplification transistor 33.
  • the reading operation of the first frame is started. That is, the row driver 15 controls the selection transistor 34 of each read cell 21 in the first row of the read cell 11 to be turned on, and connects each read cell 21 in the first row to the common read signal line 19. As a result, the potential signal Vout of each read cell 21 in the first row is output to the common read signal line 19 via the source follower amplification transistor 33. After sufficiently securing the signal settling period in the common read signal line 19, the column-parallel A / D converter of the A / D conversion block 14 digitally converts the analog potential signal Vout input via the common read signal line 19. Convert to data (A / D conversion) and output.
  • the row driver 15 controls the selection transistor 34 of each readout cell 21 in the second row to be turned on, converts the potential signal Vout of each readout cell 21 in the second row into digital data, and outputs the data.
  • the same is repeated for the third and subsequent rows, and the potential signal Vout of each read cell 21 in the Nth row, which is the final row, is converted into digital data and output, so that the output of one frame is completed.
  • the reading operation of the second frame is started. That is, as in the first frame described above, the row driver 15 selects each read cell 21 of the read cell array 11 in order from the first row in row units, and each read cell from the first row to the Nth row.
  • the potential signal Vout of 21 is converted into digital data and output. The same applies to the third and subsequent frames.
  • the row driver 15 sequentially selects (row scans) each read cell 21 of the read cell 11 in row units, thereby outputting the potential signal Vout of a large number of read cells 21 constituting the read cell 11. can do.
  • FIG. 5 is a schematic diagram of the read electrode 31 and the amplifier circuit 32, and the open loop gain of the source grounded amplifier including the amplification transistor 51 and the load transistor 52 is defined as A.
  • the frequency characteristic of the amplifier circuit 32 combined with the equivalent circuit of the read electrode 31 is (Rfb + Rct (1+)) as shown in FIG. A))
  • the high-pass filter (HPF) characteristic of amplifying a signal above the cutoff frequency with the open loop gain A of the amplifier circuit 32 is shown with the frequency calculated by / 2 ⁇ RfbRctCdl as the cutoff frequency.
  • one readout cell 21 is provided with one readout electrode 31, but a plurality of readout electrodes 31 may be provided.
  • FIG. 7 shows a configuration example of the read cell 21 when a plurality of read electrodes 31 are provided in one read cell 21.
  • connection switching transistors 81A to 81D are switches for switching the connection with the amplifier circuit 32, and are composed of an NMOS transistor.
  • the row driver 15 controls the connection enable signals EN1 to EN4 supplied to the gates of the connection switching transistors 81A to 81D, and controls the connection between the read electrodes 31A to 31D and the amplifier circuit 32.
  • the on / off of the connection switching transistors 81A to 81D can be arbitrarily combined.
  • connection switching transistors 81A to 81D when all of the connection switching transistors 81A to 81D are turned on, the four read electrodes 31A to 31D can be treated as one large electrode in a pseudo manner.
  • any one of the connection switching transistors 81A to 81D is turned on, a signal from the cell can be received with a small electrode. It is also possible to turn on the connection switching transistors 81A to 81D in order in a time division manner and sequentially acquire the signals of the four read electrodes 31A to 31D. By arbitrarily combining the on / off of the connection switching transistors 81A to 81D in this way, it is possible to flexibly set the read electrode size according to the user's needs.
  • FIGS. 8 to 10 the parts common to those in FIG. 2 are designated by the same reference numerals, and the description of the parts will be omitted as appropriate.
  • FIG. 8 shows another first configuration example of the amplifier circuit 32.
  • a resistance element 91 using a polysilicon resistance or a diffusion resistance is used as the high resistance element 53.
  • the amplifier circuit 32 in FIG. 8 has a configuration in which a resistance element 91 using a polysilicon resistance or a diffusion resistance is used instead of the diode-connected MIMO transistors 55 and 56 connected in the back-to-back manner in FIG. Has been done.
  • FIG. 9 shows another second configuration example of the amplifier circuit 32.
  • the high resistance element 92 may have a configuration in which two or more diode-connected NMOS transistors as shown in FIG. 2 are connected back to back, or may be a polysilicon resistance or a diffusion resistance as shown in FIG. Further, the initialization switch 54 is provided in parallel with the high resistance element 92, and it is possible to immediately apply the bias voltage Vbias 2 to the input node of the amplifier circuit 32 in the initialization phase.
  • bias voltage Vbias2 is commonly used for the plurality of read cells 21, and the bias voltage Vbias2 can be applied to the input nodes of the amplifier circuits 32 of the shared plurality of read cells 21 at the same time. Further, the bias voltage Vbias2 can be arbitrarily set by the user, and can have a degree of freedom in setting the operating point of the source grounded amplifier.
  • FIG. 10 shows another third configuration example of the amplifier circuit 32.
  • FIG. 10 Another third configuration example shown in FIG. 10 is a load transistor 52 having a diode-connected load transistor 52, which is the load of the source ground amplifier of the amplifier circuit 32 shown in FIG. 8, and a predetermined bias voltage Vbias 3 applied to the gate. It is said that the configuration has been changed to'.
  • the MIMO transistor as the load of the source grounded amplifier may be configured to apply a predetermined bias voltage Vbias3 to the gate instead of connecting with a diode.
  • the reference potential is held in the reference cell by the sample hold capacity in the reference cell.
  • a leak current is not a little generated in this sample hold capacity, and the operating point shifts with time. Therefore, an operation of refreshing the reference potential at regular intervals (auto zero operation) is required. Therefore, there is a problem that it is not possible to acquire a signal in a frequency band lower than the frequency of this auto-zero operation. For example, there is a problem that the low frequency side can only acquire up to about 100 Hz.
  • a high resistance element of the order of teraohm (T ⁇ ) is connected so that the reference potential is always applied in terms of DC, so that the operating point due to the leak current is applied.
  • T ⁇ teraohm
  • a switch circuit SEL-SW for selecting a cell is provided in each of the read cell and the reference cell, and the connection between the common read signal line running in the vertical direction and each cell is line-by-row. It was controlling to switch.
  • the output of the amplifier circuit 32 and the common read signal line 19 can be separated by sandwiching the circuit of the source follower between the output of the amplifier circuit 32 and the common read signal line 19. It is configured.
  • the amplifier circuit 32 is an amplifier in which the input and output are always connected with high resistance by itself. Must be working as. Therefore, the read cell 21 maintains low noise without expanding the cell area by using a single source grounded amplifier having a minimum configuration as the amplifier circuit 32. Further, there is also a noise reduction effect by reducing the number of amplification transistors, which are the main noise sources, from two to one with respect to the configuration of the differential amplifier circuit. The input and output of the source ground amplifier are connected with high resistance.
  • the DC is always biased by the threshold of the source grounded amplifier, and considering the characteristics combined with the equivalent circuit of the electrode connected to the input, it is shown in FIG. As described above, it exhibits a high-pass filter (HPF) characteristic that amplifies a signal above the cutoff frequency with the open loop gain of the amplifier.
  • HPF high-pass filter
  • Gain variation is exacerbated by changing from a closed-loop differential amplifier circuit configuration in which the gain is determined by the capacitance ratio to a single source-grounded amplifier configuration that uses open-loop gain for signal amplification.
  • the sensitivity variation depending on the cell culture state on the electrode is generally dominant, and it is considered that the gain variation of the amplifier is acceptable. If necessary, it is also possible to measure the gain variation of each read cell 21 in advance and correct the acquired data by signal processing.
  • the potential measuring device 1 it is possible to avoid the problem that row scanning cannot be performed when a circuit configuration in which a reference potential is always applied in terms of DC using a high resistance element is avoided, and low noise is maintained. Can be done. That is, it is possible to acquire a local field potential LFP in a low frequency band of about 1 Hz-300 Hz in addition to an action potential AP in a high frequency band while maintaining the same high resolution, wide area, and low noise property as in Patent Document 2. ..
  • FIG. 11 is a block diagram showing a configuration example of a second embodiment of the potential measuring device of the present disclosure.
  • the potential measuring device 1 according to the first embodiment shown in FIG. 1 was configured by forming a read cell array 11 and the like on one substrate 10.
  • the potential measuring device 1 according to the second embodiment is configured by laminating the first substrate 100a and the second substrate 100b as shown in FIG.
  • At least a read cell array 11a which is a part of the read cell array 11 in the first embodiment, is arranged on the first substrate 100a, and a read cell array 11b having a configuration other than the read cell array 11a is placed on the second substrate 100b. At least placed.
  • Each read cell 21 is also divided into a read cell array 11a of the first substrate 100a and a read cell array 11b of the second substrate 100b.
  • the portion of the read cell 21 arranged in the read cell 11a of the first substrate 100a is referred to as the read cell 21a
  • the portion of the read cell 21 arranged in the read cell 11b of the second substrate 100b is defined as the read cell 21a.
  • the read cell is 21b.
  • the read cell 21a of the first board 100a and the read cell 21b of the second board 100b, which constitute one read cell 21, are arranged at positions where they overlap in a plan view.
  • the connection 101 between the readout cell 21a and the readout cell 21b is electrically connected by, for example, a metal junction such as a Cu-Cu junction.
  • FIG. 12 is a block diagram showing a more detailed configuration example of the first substrate 100a and the second substrate 100b shown in FIG.
  • a read cell array 11a and a reference electrode 12 are arranged on the first substrate 100a.
  • a plurality of read cells 21a are two-dimensionally arranged in a matrix in the read cell array 11a.
  • a read cell array 11b On the second substrate 100b, a read cell array 11b, a source follower load Tr block 13, an A / D conversion block 14, a row driver 15, a bias circuit 16, a timing control circuit 17, an output IF 18, and a plurality of common reads are provided.
  • the signal line 19 is arranged.
  • FIG. 13 shows an example of a first divided arrangement when the read cell 21 is divided and arranged on the first substrate 100a and the second substrate 100b.
  • the alternate long and short dash line in FIG. 13 indicates the boundary between the first substrate 100a and the second substrate 100b.
  • the read electrode 31 and the amplifier circuit 32 is arranged on the first substrate 100a, and the source follower amplification transistor 33, the selection transistor 34, and the common read signal line 19 are arranged on the second substrate 100b.
  • FIG. 14 shows an example of a second divided arrangement of the read cell 21. Also in FIG. 14, the alternate long and short dash line indicates the boundary between the first substrate 100a and the second substrate 100b.
  • the read electrode 31, the amplification transistor 51 of the amplifier circuit 32, the high resistance element 53, and the initialization switch 54 are arranged on the first substrate 100a, and the amplifier circuit 32 is arranged.
  • the load transistor 52, the source follower amplification transistor 33, the selection transistor 34, and the common read signal line 19 are arranged on the second substrate 100b.
  • FIG. 15 shows an example of a third divided arrangement of the read cell 21. Also in FIG. 15, the alternate long and short dash line indicates the boundary between the first substrate 100a and the second substrate 100b.
  • the read electrode 31, the amplification transistor 51 of the amplifier circuit 32, and the high resistance element 53 are arranged on the first substrate 100a, and the load transistor 52 of the amplifier circuit 32 and the initial stage are provided.
  • the conversion switch 54, the source follower amplification transistor 33, the selection transistor 34, and the common read signal line 19 are arranged on the second substrate 100b.
  • the configurations of the read electrode 31 and the amplifier circuit 32 of each read cell 21 are the same as those of the first embodiment described above, so refer to FIGS. 5 and 6.
  • the local field potential LFP and the action potential AP can be acquired at the same time while maintaining high resolution, wide area, and low noise.
  • the number of elements arranged on each substrate 100 can be reduced, so that the number of readout cells 21 is set to 1. It can be arranged more than the sheet substrate configuration. That is, higher resolution and a wider area can be realized. Moreover, since the transistor size of the MOS transistor having an amplification function can be increased, low noise can be realized.
  • the electrical connection point between the first substrate 100a and the second substrate 100b in each readout cell 21 is set in one place. It can be suppressed.
  • FIG. 16 is a block diagram showing a configuration example of a third embodiment of the potential measuring device of the present disclosure.
  • FIG. 16 is a diagram corresponding to FIG. 3 of the first embodiment described above, and the parts corresponding to FIG. 3 are designated by the same reference numerals, and the description of the parts will be omitted as appropriate.
  • the selection transistor 34 of each readout cell 21 is omitted, and it is common to a plurality of readout cells 21 arranged in the same row.
  • the one common read signal line 19 used in the above is replaced with the read signal line 19'for each read cell 21.
  • the output of the source follower amplification transistor 33 of each readout cell 21 arranged in the same row of the readout cell 21 is the load transistor 61'of the source follower load Tr block 13 using the individual readout signal lines 19'. , Is connected to the A / D conversion block 14 (A / D converter).
  • the number of load transistors 61'in the source follower load Tr block 13 is the same as the number of columns of the read cell 21, whereas in the third embodiment of FIG. Then, the number is the same as the number of read cells 21 in the read cell array 11.
  • the configurations of the readout electrode 31 and the amplifier circuit 32 of each readout cell 21 are the same as those of the first and second embodiments described above, and therefore FIGS. 5 and 6 show.
  • the local field potential LFP and the action potential AP can be acquired at the same time while maintaining high resolution, wide area, and low noise.
  • the source follower composed of the source follower amplification transistor 33 and the load transistor 61's reads the potential signal Vout transmitting the read signal line 19'extending in the column direction from the read cell 21. It has the effect of reading at high speed.
  • the load transistor 61'of the source follower load Tr block 13 and the A / D converter of the A / D conversion block 14 are arranged one-to-one with each read cell 21 in the read cell array 11. Although it was decided to provide it, it does not necessarily have to be the same number as the read cell 21. For example, one load transistor 61'and an A / D converter may be shared with a plurality of read cells 21 in the same row, and the operation may be switched by time division.
  • the third embodiment of FIG. 16 is an example of being arranged on one substrate 10 as corresponding to the first embodiment shown in FIG. 3, but as in the second embodiment.
  • the configuration of FIG. 16 may be adopted for the laminated structure of the first substrate 100a and the second substrate 100b.
  • the amplifier circuit 32 may be replaced with the other first to third configuration examples shown in FIGS. 8 to 10.
  • the output node of the read electrode 31 for reading the potential of fluctuation with respect to the reference potential is connected to a single source grounded amplifier, and a predetermined bias voltage is connected to the input node of the source grounded amplifier.
  • a predetermined bias voltage is connected to the input node of the source grounded amplifier.
  • the source follower amplification transistor 33 of the source follower is connected to the output node of the grounded source amplifier, and the selection transistor 34 controls the connection with the common read signal line 19 to read.
  • Each read cell 21 two-dimensionally arranged in the cell array 11 is sequentially selected row by row, and the potential signal Vout of each read cell 21 is output.
  • the potential signal Vout of each read cell 21 in the read cell array 11 is output at the same time.
  • the cell area can be suppressed, and a large number of read cells 21 (read electrodes 31) can be arranged in the read cell array 11 with high resolution. Can be realized.
  • the potential measuring device 1 can acquire both a low frequency signal and a high frequency signal with high resolution and low noise.
  • a source follower (source follower amplification transistor 33) is arranged as a buffer circuit after the amplifier circuit 32, and the connection with the common read signal line 19 is controlled by the selection transistor 34.
  • Other buffer circuits such as voltage follower circuits, may be used.
  • the present technology can have the following configurations.
  • a read electrode that reads out a predetermined potential as a displacement with respect to the reference potential,
  • An amplifier circuit having a grounded source amplifier, the read electrode being connected to the input node, and a predetermined bias voltage applied via a resistor.
  • a potential measuring device including a unit cell having a buffer circuit connected to an output node of the amplifier circuit.
  • the buffer circuit is an amplification transistor constituting a source follower.
  • a plurality of the unit cells in the same row are connected to one common read signal line, and the unit cells are connected to one common read signal line.
  • the potential measuring device further comprising a first switch for controlling the connection between the output node of the amplification transistor and the common read signal line.
  • a first switch for controlling the connection between the output node of the amplification transistor and the common read signal line.
  • the potential measuring device according to any one of (1) to (4), wherein the predetermined bias voltage is configured to be commonly applied to a plurality of the unit cells.
  • the load of the source ground amplifier is composed of a transistor connected to a diode.
  • the resistance is configured by connecting at least two transistors connected by diodes back to back.
  • the unit cell is With the plurality of the read electrodes
  • the potential measuring apparatus according to any one of (1) to (9), further comprising a third switch for switching the connection between the plurality of readout electrodes and the amplifier circuit.
  • the potential measuring device (11) The potential measuring device according to (10), wherein the third switch connects a plurality of the readout electrodes in the unit cell in a time-division manner. (12) The potential measuring device according to (10) or (11), wherein the third switch simultaneously connects two or more read electrodes in the unit cell. (13) It is configured by laminating a first substrate and a second substrate. The readout electrode and at least a part of the amplifier circuit are arranged on the first substrate. The potential measuring device according to any one of (1) to (12) above, wherein an AD conversion unit that AD-converts a signal output from the unit cell is arranged on the second substrate. (14) The potential measuring device according to (13), wherein the readout electrode and all of the amplifier circuits are arranged on the first substrate. (15) The unit cell is divided and arranged on the first substrate and the second substrate. The potential measuring device according to (13) or (14), wherein the unit cell separately arranged on the first substrate and the second substrate is electrically connected by metal bonding.
  • 1 potential measuring device 10 board, 11 read cell array, 12 reference electrode, 13 source follower load Tr block, 14 A / D conversion block, 15 line driver, 16 bias circuit, 19 common read signal line, 21, 21a, 21b read Cell, 31, 31A to 31D read electrode, 32 amplification circuit, 33 amplification transistor (source follower amplification transistor), 34 selection transistor, 41 charge transfer resistance, 42 electric double layer capacitance, 51 amplification transistor, 52, 52'load transistor, 53 high resistance element, 54 initialization switch, 55, 56 NMOS transistor, 61, 61'load transistor, 81A to 81D connection switching transistor, 91 resistance element, 92 high resistance element, 100a first board, 100b second board , 101 connection

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Analytical Chemistry (AREA)
  • Molecular Biology (AREA)
  • Pathology (AREA)
  • General Health & Medical Sciences (AREA)
  • Biochemistry (AREA)
  • Immunology (AREA)
  • Biomedical Technology (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Optics & Photonics (AREA)
  • Biophysics (AREA)
  • Hematology (AREA)
  • Urology & Nephrology (AREA)
  • Food Science & Technology (AREA)
  • Medicinal Chemistry (AREA)
  • Amplifiers (AREA)
  • Investigating Or Analyzing Materials By The Use Of Electric Means (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

本技術は、1Hz-300Hz程度の低周波帯の信号を取得できるようにする電位測定装置に関する。 電位測定装置は、基準電位に対する変位としての所定の電位を読み出す読出し電極と、ソース接地増幅器を有し、その入力ノードに、読出し電極が接続されるとともに抵抗を介して所定のバイアス電圧が印加される増幅回路と、増幅回路の出力ノードに接続されるバッファ回路とを有する単位セルを備える。本技術は、例えば、微小電極上の溶液の電位を測定するデバイス等に適用できる。

Description

電位測定装置
　本技術は、電位測定装置に関し、特に、1Hz-300Hz程度の低周波帯の信号を取得できるようにした電位測定装置に関する。
　微小電極をアレイ状に並べ、その微小電極上の溶液の電位を測定するデバイスがある。このようなデバイスの中に、微小電極上を培養液で満たして生体細胞を乗せ、生体細胞が発生する活動電位を測定するデバイスがある(例えば、特許文献１参照)。特に近年、CMOS（Complementary Metal Oxide Semiconductor）集積回路技術を用いて、電極と増幅器やAD変換器などを一つのチップにまとめ、多点で同時に電位を測定するデバイスが注目されている(例えば、非特許文献１参照)。
　このようなデバイスにおいて、神経細胞の活動電位AP(Action Potential)の取得を考えると、10kHz程度以上のサンプリングレートを確保した上で、数μVクラスの低ノイズ計測が必要と考えられる。さらに、神経細胞ネットワーク内の信号伝搬を詳細かつ広範囲に取得するためには、電極サイズを10μm角程度として密に敷き詰め、高解像度化する必要がある。低ノイズ化、高サンプリングレート化、高解像度化はそれぞれトレードオフの関係にあり、これらのトレードオフを打破するため回路アーキテクチャにおいて様々な提案が行われている（例えば、非特許文献１参照）。
　低ノイズかつ高解像度化を実現するための有望な手法のひとつとして、電極毎に差動増幅回路を持ちながらも、差動増幅回路を構成する片側の増幅回路領域（参照セル）を、電極で受けた信号を読み出すもう一方の増幅回路領域（読出しセル）から分離する構成が提案されている（例えば、特許文献２参照）。この分離構成によれば、読出しセル領域内に必要とする構成要素を最小限にすることができ、読出しセルサイズを拡大することなく増幅トランジスタの面積を拡大することができるため、高解像度と低ノイズを両立することができる。
特開２００２－３１６１７号公報 国際公開第２０１９／０８２８９４号
M.Obien,et al.,"Revealing neuronal function through microelectrode array recordings" ,Frontiers in Neuro Science Vol.8 (2015) Article 423
　ところで、神経細胞の発する信号は、活動電位APだけでは無く、その他の信号も同時取得できることが望ましい。例えば、信号周波数帯が300Hz-10kHz程度の比較的高周波である活動電位APに加えて、より低周波な信号である局所フィールド電位LFP（Local Field Potential）を同時に取得できると、神経細胞の活動を解析するにあたり、より有用な情報が得られると考えられる。この局所フィールド電位LFPの信号周波数帯は、1Hz-300Hz程度である。
　特許文献２に開示された分離構成においては、参照セルにおいて参照電位の保持を参照セル内のサンプルホールド容量で行っている。このサンプルホールド容量では少なからずリーク電流が発生しており、時間とともに動作点がずれていってしまうため、一定間隔で参照電位をリフレッシュする動作(以下、オートゼロ（AZ）動作と呼ぶ。)が必要になる。その結果、特許文献２で提案された分離構成では、オートゼロ動作の周波数よりも低い周波数帯の信号を取得することができず、典型的には、低周波側は100Hz程度までしか取得できないと考えられる。
　本技術は、このような状況に鑑みてなされたものであり、例えば1Hz-300Hz程度の低周波帯の信号を取得できるようにするものである。
　本技術の第１の側面の電位測定装置は、基準電位に対する変位としての所定の電位を読み出す読出し電極と、ソース接地増幅器を有し、その入力ノードに、前記読出し電極が接続されるとともに抵抗を介して所定のバイアス電圧が印加される増幅回路と、前記増幅回路の出力ノードに接続されるバッファ回路とを有する単位セルを備える。
　本技術の第１の側面においては、ソース接地増幅器の入力ノードに、基準電位に対する変位としての所定の電位を読み出す読出し電極が接続されるとともに抵抗を介して所定のバイアス電圧が印加され、前記増幅回路の出力ノードにバッファ回路が接続される単位セルが設けられる。
　電位測定装置は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
本開示の電位測定装置の第１実施の形態の構成例を示すブロック図である。 読出しセルの回路構成例を示す図である。 各読出しセルとソースフォロア負荷Trブロックとの接続を示す図である。 電位測定装置の動作を説明するタイミングチャートである。 読出し電極と増幅回路の模式図である。 増幅回路の周波数特性の例を示す図である。 読出しセルが複数の読出し電極を備える場合の例を示す図である。 増幅回路のその他の第１構成例を示す図である。 増幅回路のその他の第２構成例を示す図である。 増幅回路のその他の第３構成例を示す図である。 本開示の電位測定装置の第２実施の形態の構成例を示すブロック図である。 第１の基板と第２の基板のより詳細な構成例を示すブロック図である。 読出しセルの第１の分割配置例を示す図である。 読出しセルの第２の分割配置例を示す図である。 読出しセルの第３の分割配置例を示す図である。 本開示の電位測定装置の第３実施の形態の構成例を示すブロック図である。
　以下、添付図面を参照しながら、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。説明は以下の順序で行う。
１．電位測定装置の第１実施の形態（１枚基板の構成例）
２．特許文献２に開示の分離構成との比較
３．電位測定装置の第２実施の形態（２枚の基板の積層構造の構成例）
４．電位測定装置の第３実施の形態（読出しセルが独立の読出し信号線を備える構成例）
５．まとめ
＜１．電位測定装置の第１実施の形態＞
　図１は、本開示の電位測定装置の第１実施の形態の構成例を示すブロック図である。
　図１の電位測定装置１は、例えば、培養液内の生体細胞が発生する活動電位AP(Action Potential)や、それよりも低周波な信号である局所フィールド電位LFP（Local Field Potential）などの電位信号を測定するデバイスである。
　電位測定装置１は、１枚の基板１０上に、読出しセルアレイ１１、基準電極１２、ソースフォロア負荷Trブロック１３、A/D変換ブロック１４、行ドライバ１５、バイアス回路１６、タイミング制御回路１７、出力IF１８等を備える。
　読出しセルアレイ１１は、単位セルとしての読出しセル２１を行列状に２次元配置して構成され、各読出しセル２１には、読出し電極３１を少なくとも含む信号読出し回路が形成されている。読出し電極３１は、細胞が局所的に発する、基準電位に対する変位としての電位を検出する。読出しセル２１の詳細は、図２を参照して後述するが、読出し電極３１で検出された所定の電位を示す信号（以下、電位信号と称する。）が、同じ列に配置された共通読出し信号線１９を介して、A/D変換ブロック１４に出力される。共通読出し信号線１９は、読出しセルアレイ１１内に２次元配置された複数の読出しセル２１の列単位に配置され、１本の共通読出し信号線１９が、同一列の複数の読出しセル２１に接続されている。
　基準電極１２は、読出しセルアレイ１１に浸される、測定対象の細胞の培養液（培地）に対して、基準となる電位（基準電位）を与えることを目的とした電極である。図１の例では、２つの基準電極１２が、読出しセルアレイ１１を挟むように読出しセルアレイ１１の外側に配置されている。
　ソースフォロア負荷Trブロック１３は、読出しセル２１内の増幅トランジスタ３３（図２）とともにソースフォロアを構成する負荷トランジスタ６１（図３）を備える。
　A/D変換ブロック１４は、読出しセルアレイ１１の各行の読出しセル２１からソースフォロアにより読み出されてきたアナログの電位信号をデジタル値に変換する。例えば、A/D変換ブロック１４は、CMOSイメージセンサで広く一般に使用されるシングルスロープ型の列並列A/D変換器で構成され、行ドライバ１５で選択された所定の行の読出しセル２１から出力されたアナログの電位信号をA/D変換する。また、行ドライバ１５が、電位信号の出力単位を、複数行の読出しセル２１とした場合には、A/D変換ブロック１４は、同時に選択された複数行の読出しセル２１のアナログの電位信号をデジタル値に変換することもできる。
　行ドライバ１５は、読出しセルアレイ１１の各読出しセル２１を駆動する。例えば、行ドライバ１５は、各読出しセル２１の電位信号を行単位に読み出す制御（駆動）を行う。バイアス回路１６は、所定のバイアス電圧またはバイアス電流を生成し、必要とする各部に供給する。例えば、バイアス回路１６は、所定のバイアス電圧Vbiasを生成し、ソースフォロア負荷Trブロック１３内の各負荷トランジスタ６１（図３）に供給する。
　タイミング制御回路１７は、所定の周波数のマスタクロックに基づいて、所定の動作に必要なクロック信号やタイミング信号を生成して供給する。例えば、タイミング制御回路１７は、A/D変換ブロック１４や行ドライバ１５の駆動に必要となるタイミング信号を生成する。出力IF１８は、A/D変換ブロック１４から供給される、AD変換後の電位信号に対して、所定の信号処理を必要に応じて行った後、外部へ出力する。出力IF１８０は、例えば、バファリングだけする場合もあるし、列ばらつき補正などの各種のデジタル信号処理を行う場合もある。
　図２は、読出しセル２１の回路構成例を示している。
　読出しセル２１は、読出し電極３１、増幅回路３２、および、増幅トランジスタ３３、および、選択トランジスタ３４で構成される。増幅トランジスタ３３と選択トランジスタ３４は、例えば、NMOSトランジスタ（N型のMOSトランジスタ）で構成される。ここで、増幅トランジスタ３３は、ソースフォロア負荷Trブロック１３内の負荷トランジスタとともに構成されるソースフォロワの増幅トランジスタであり、以下で説明する増幅トランジスタ５１との区別を容易にするため、ソースフォロア増幅トランジスタ３３と称する。
　読出し電極３１は、基準電位に対する変位としての所定の電位を検出する。読出し電極３１は、電荷移動抵抗４１と電気二重層容量４２が並列接続された単純な等価回路モデルで示されている。電荷移動抵抗４１の抵抗値がRctであり、電気二重層容量４２の容量がCdlであるとする。基準電位に対する微小電位変動を示す電位信号Vinが、読出し電極３１によって読み出され、増幅回路３２に入力される。
　増幅回路３２は、増幅トランジスタ５１と負荷トランジスタ５２とからなるソース接地増幅器を有し、さらに、ソース接地増幅器の入力ノードと出力ノードとの間に、並列に接続された高抵抗素子５３と初期化スイッチ５４とを備える。増幅トランジスタ５１は、ソースが交流的に接地されたNMOSトランジスタで構成され、負荷トランジスタ５２は、ダイオード接続されたPMOSトランジスタ（P型のMOSトランジスタ）で構成されている。
　増幅回路３２の入力ノードは、読出し電極３１に接続され、増幅回路３２の出力ノードは、ソースフォロア増幅トランジスタ３３のゲートに接続されている。増幅回路３２は、入力ノードに供給される微小電位の電位信号Vinを増幅し、その結果得られる電位信号Voutを、ソースフォロア増幅トランジスタ３３のゲートに出力する。
　ソース接地増幅器の負荷として、ダイオード接続されたPMOSトランジスタを用いることにより、増幅回路３２のオープンループゲインが高くなりすぎないように、例えば、３０倍程度に抑えることができ、A/D変換ブロック１４のA/D変換器（列並列A/D変換器）の動作レンジを無駄に使用することを防止する。
　高抵抗素子５３は、ソース接地増幅器の出力を入力にフィードバックするフィードバック抵抗であり、ダイオード接続された２つのNMOSトランジスタ５５および５６をバックツーバックで接続（互い違いに直列接続）して構成されている。この構成により、小さい面積でテラオーム（TΩ）クラスの高抵抗を容易に得ることができる。ここで、高抵抗素子５３の抵抗値をRfbとする。なお、高抵抗素子５３は、例えば、ダイオード接続のNMOSトランジスタを２個直列に接続した２個単位をバックツーバックで接続して計４個のNMOSトランジスタで構成しもよく、２個以上のダイオード接続のNMOSトランジスタで構成することができる。
　初期化スイッチ５４は、NMOSトランジスタで構成され、ゲートに供給されるリセット信号Amp_RSTに応じてオンすることにより、増幅回路３２の入力ノードと出力ノードとを接続する。この初期化スイッチ５４は省略することもできる。初期化スイッチ５４を省略した場合には、ソース接地増幅器としての閾値に応じた所定のバイアス電圧が高抵抗素子５３を介して増幅回路３２の入力ノードに印加される状態（以下、定常状態と称する。）になるまで、一定程度の時間を待つ必要がある。初期化スイッチ５４は、電位測定装置１の起動直後にオンすることで、増幅回路３２の入力ノードと出力ノードを低抵抗でショートさせることで、定常状態に即座に遷移させることができる。
　ソースフォロア増幅トランジスタ３３は、共通読出し信号線１９を介して接続されるソースフォロア負荷Trブロック１３内の負荷トランジスタ６１（図３）と、ソースフォロワを構成する。選択トランジスタ３４は、共通読出し信号線１９との接続を制御するスイッチであり、読出しセル２１が選択されたとき選択信号SELにしたがいオンして、ソースフォロア増幅トランジスタ３３の出力ノード（ソース）と共通読出し信号線１９とを接続する。選択トランジスタ３４がオンされた場合、読出しセル２１で検出された電位信号Voutが、共通読出し信号線１９を介してA/D変換ブロック１４内のA/D変換器（不図示）に出力される。
　読出しセルアレイ１１の各読出しセル２１と、ソースフォロア負荷Trブロック１３内の負荷トランジスタ６１との接続は、図３のようになる。
　図３に示されるように、読出しセルアレイ１１内の同列の複数の読出しセル２１に対して、１本の共通読出し信号線１９が配置され、読出しセル２１と、その同じ列に配置された共通読出し信号線１９との接続が、選択トランジスタ３４によって制御される。
　換言すれば、各読出しセル２１の増幅回路３２の出力と、共通読出し信号線１９との間に、ソースフォロア増幅トランジスタ３３と選択トランジスタ３４を挟み、各読出しセル２１の増幅回路３２の出力と、共通読出し信号線１９とを、選択トランジスタ３４により分離可能としている。
　図４の簡易的なタイミングチャートを参照して、電位測定装置１の動作を説明する。
　まず、電位測定装置１が起動された直後は、初期化フェーズとして、リセット信号Amp_RSTがHighに設定され、読出しセルアレイ１１の各読出しセル２１の初期化スイッチ５４がオンされる。これにより、増幅回路３２の入出力を低抵抗でショートさせることで、増幅回路３２が、初期の定常状態に素早くセットされる。一定期間後、リセット信号Amp_RSTがLowに変更され、初期化スイッチ５４がオフすることで、初期化フェーズが終了する。
　初期化フェーズが終了した後は、各読出しセル２１の増幅回路３２は、読出し電極３１で受けた微小電位変動を示す電位信号Vinを増幅してソースフォロア増幅トランジスタ３３に渡している状態になる。
　１フレーム目の読出し動作が開始される。すなわち、行ドライバ１５が、読出しセルアレイ１１の1行目の各読出しセル２１の選択トランジスタ３４をオンに制御し、1行目の各読出しセル２１を共通読出し信号線１９に接続させる。これにより、１行目の各読出しセル２１の電位信号Voutが、ソースフォロア増幅トランジスタ３３を介して共通読出し信号線１９へ出力される。共通読出し信号線１９における信号のセトリング期間を十分確保した後、A/D変換ブロック１４の列並列A/D変換器が、共通読出し信号線１９を介して入力されるアナログの電位信号Voutをデジタルデータに変換（A/D変換）して出力する。次に、行ドライバ１５が、２行目の各読出しセル２１の選択トランジスタ３４をオンに制御し、２行目の各読出しセル２１の電位信号Voutをデジタルデータに変換して出力する。以下、３行目以降についても同様に繰り返し、最終行であるN行目の各読出しセル２１の電位信号Voutをデジタルデータに変換して出力することで、１フレームの出力が終了する。
　次に、２フレーム目の読出し動作が開始される。すなわち、上述した１フレーム目と同様に、行ドライバ１５が、読出しセルアレイ１１の各読出しセル２１を、１行目から順番に行単位に選択し、１行目からN行目までの各読出しセル２１の電位信号Voutをデジタルデータに変換して出力する。３フレーム目以降についても同様である。
　以上のように、行ドライバ１５が、読出しセルアレイ１１の各読出しセル２１を行単位に順次選択する（行スキャンする）ことで、読出しセルアレイ１１を構成する多数の読出しセル２１の電位信号Voutを出力することができる。
＜伝達関数＞
　次に、読出し電極３１の電位信号Vinがソースフォロア増幅トランジスタ３３の入力である電位信号Voutに至るまでの伝達関数について検討する。図５は、読出し電極３１と増幅回路３２の模式図であり、増幅トランジスタ５１と負荷トランジスタ５２とからなるソース接地増幅器のオープンループゲインをAとする。
　VinとVoutの関係は、以下のように表すことができる。
Figure JPOXMLDOC01-appb-M000001
　ここで、信号周波数が1/2πRctCdlより極めて小さい低周波領域では、VinとVoutの関係は、
Figure JPOXMLDOC01-appb-M000002
 と表すことができる。さらに、A>>１、A>>Rfb/Rcである場合は、VinとVoutの関係は、
Figure JPOXMLDOC01-appb-M000003
 と表すことができる。一方、信号周波数が(Rfb＋Rct(1+A))/2πRfbRctCdlより極めて大きい高周波領域では、VinとVoutの関係は、
Figure JPOXMLDOC01-appb-M000004
 となる。
　すなわち、信号周波数が(Rfb＋Rct(1+A))/2πRfbRctCdlより極めて大きい場合、読出し電極３１の等価回路と合わせた増幅回路３２の周波数特性は、図６に示されるように、(Rfb＋Rct(1+A))/2πRfbRctCdlで計算される周波数を遮断周波数として、遮断周波数以上の信号を増幅回路３２のオープンループゲインAで増幅するハイパスフィルタ(HPF)特性を示している。したがって、1Hz-300Hz程度の信号周波数帯以上でオープンループゲインが出るように各パラメータを定めることにより、局所フィールド電位LFPと、信号周波数帯が300Hz-10kHz程度の活動電位APを同時に取得することができる。なお、図６の周波数特性は、一例として、Cdl=5nF、Rfb=5GΩ、Rct=10GΩ、A=30で計算した例を示している。
＜複数電極の構成＞
　上述した例では、１つの読出しセル２１において、１つの読出し電極３１が設けられる構成を示したが、複数の読出し電極３１を設ける構成とすることもできる。
　図７は、１つの読出しセル２１内に複数の読出し電極３１を設けた場合の読出しセル２１の構成例を示している。
　図７では、１つの読出しセル２１内に４個の読出し電極３１A乃至３１Dが設けられており、４個の読出し電極３１A乃至３１Dは、それぞれ、接続切替トランジスタ８１A乃至８１Dを介して、増幅回路３２の入力ノードに接続されている。接続切替トランジスタ８１A乃至８１Dは、増幅回路３２との接続を切り替えるスイッチであり、NMOSトランジスタで構成されている。
　行ドライバ１５は、接続切替トランジスタ８１A乃至８１Dのゲートに供給される接続イネーブル信号EN1乃至EN4を制御し、読出し電極３１A乃至３１Dと、増幅回路３２との接続を制御する。接続切替トランジスタ８１A乃至８１Dのオンオフは、任意に組み合わせることができる。
　例えば、接続切替トランジスタ８１A乃至８１Dの全てをオンとした場合、4個の読出し電極３１A乃至３１Dを、疑似的に1つの大きな電極として扱うことができる。一方、接続切替トランジスタ８１A乃至８１Dのうちどれか1つをオンとした場合、小さな電極で細胞からの信号を受けることができる。また、接続切替トランジスタ８１A乃至８１Dを時分割で順番にオンし、4個の読出し電極３１A乃至３１Dの信号を順次取得することも可能である。このように接続切替トランジスタ８１A乃至８１Dのオンオフを任意に組み合わせることにより、ユーザのニーズに応じた柔軟な読出し電極サイズの設定が可能となる。
＜増幅回路のその他の構成例＞
　図８乃至図１０を参照して、増幅回路３２のその他の構成例について説明する。なお、図８乃至図１０において、図２と共通する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
　図８は、増幅回路３２のその他の第１構成例を示している。
　図８に示されるその他の第１構成例では、高抵抗素子５３として、ポリシリコン抵抗や拡散抵抗を用いた抵抗素子９１が用いられている。換言すれば、図８の増幅回路３２は、図２においてバックツーバックで接続したダイオード接続のNMOSトランジスタ５５および５６に代えて、ポリシリコン抵抗や拡散抵抗を用いた抵抗素子９１を採用した構成とされている。
　図９は、増幅回路３２のその他の第２構成例を示している。
　図９に示されるその他の第２構成例では、所定のバイアス電圧Vbias2が高抵抗素子９２を介して増幅回路３２の入力ノードに印加される構成が採用されている。高抵抗素子９２は、図２のような２つ以上のダイオード接続のNMOSトランジスタをバックツーバックで接続した構成でもよいし、図８のようなポリシリコン抵抗や拡散抵抗でもよい。また、初期化スイッチ５４が、高抵抗素子９２と並列に設けられ、初期化フェーズにおいて増幅回路３２の入力ノードにバイアス電圧Vbias2を即座に印加することが可能となっている。このバイアス電圧Vbias2は、複数の読出しセル２１に対して共通に使用され、共有される複数の読出しセル２１の増幅回路３２の入力ノードに、同時にバイアス電圧Vbias2を印加することができる。また、バイアス電圧Vbias2は、ユーザが任意に設定することができ、ソース接地増幅器の動作点設定に自由度を持たせることができる。
　図１０は、増幅回路３２のその他の第３構成例を示している。
　図１０に示されるその他の第３構成例は、図８に示した増幅回路３２のソース接地増幅器の負荷であるダイオード接続の負荷トランジスタ５２を、ゲートに所定のバイアス電圧Vbias3を印加した負荷トランジスタ５２’に変更した構成とされている。このように、ソース接地増幅器の負荷としてのPMOSトランジスタは、ダイオード接続ではなく、ゲートに所定のバイアス電圧Vbias3を印加する構成としてもよい。
＜２．特許文献２に開示の分離構成との比較＞
　上述した特許文献２には、読出し電極で検出される電位信号Vinを差動増幅回路で増幅して出力する構成であって、差動増幅回路を構成する読出しセルと参照セルを分離して配置することにより、読出しセル領域内に必要な構成要素を最小限にして多数の読出しセルを配置し、かつ、増幅トランジスタの面積を拡大することにより、高解像度と低ノイズを実現していた。
　特許文献２に開示の構成では、参照セルにおいて参照電位の保持を参照セル内のサンプルホールド容量で行っている。このサンプルホールド容量では少なからずリーク電流が発生しており、時間とともに動作点がずれていってしまうため、一定間隔で参照電位をリフレッシュする動作(オートゼロ動作)が必要になる。そのため、このオートゼロ動作の周波数よりも低い周波数帯の信号を取得することはできないという問題があった。例えば、低周波側は100Hz程度までしか取得できないという問題があった。
　そこで、オートゼロ動作を制御するスイッチ回路AZ-SWの代わりにテラオーム（TΩ）オーダの高抵抗素子を接続し、DC的には参照電位が常に印加されるようにすることで、リーク電流による動作点ずれの問題を解消しつつ、100Hz以下の低周波信号も取得できる構成が考えられる。
　しかし、この構成を取った場合には、広いエリアにおける電位の同時取得ができなくなる。すなわち、特許文献２に開示の構成では、読出しセルと参照セルのそれぞれにおいて、セルを選択するスイッチ回路SEL-SWを設け、縦方向に走る共通読出し信号線と各セルとの接続を行単位に切り替える制御を行っていた。
　単純に、オートゼロ動作を制御するスイッチ回路AZ-SWの代わりに高抵抗素子を用いた構成を考えた場合、セルを選択するスイッチ回路SEL-SWによる共通読出し信号線との接続が切られた途端に、高抵抗素子によるフィードバック構成が破綻することになる。これにより、DC的な参照電圧の常時印加ができなくなり、正しい信号を取得することができなくなる。したがって、特許文献２の差動増幅回路をベースとする構成では、低周波信号の取得と、スイッチ回路SEL-SWを用いた行スキャンによる広エリアの電位信号取得は両立できない。
　高抵抗素子を使ってDC的には参照電位が常に印加される回路構成にした場合に、スイッチ回路SEL-SWを用いた行スキャンができなくなる前述の問題は、高抵抗素子が接続される増幅器の出力ノードと共通読出し信号線が一体化しているために起きている。
　そこで、上述した電位測定装置１では、増幅回路３２の出力と共通読出し信号線１９の間にソースフォロアの回路を挟むことで、増幅回路３２の出力と共通読出し信号線１９とを分離できるように構成されている。
　さらに、特許文献２のような読出しセルと参照セルを分離して配置する差動増幅回路を採用することができないため、増幅回路３２は、それ単体で常に入出力が高抵抗で接続された増幅器として動作している必要がある。そのため、読出しセル２１は、増幅回路３２として、最小構成のシングルのソース接地増幅器を用いることで、セル面積を拡大することなく低ノイズ性を維持している。また、差動増幅回路の構成に対して、主要なノイズ源である増幅トランジスタの個数が、２個から１個に減ることによるノイズ低減効果もある。そして、ソース接地増幅器の入出力が高抵抗で接続されている。このような構成をとることで、DC的にはソース接地増幅器の閾値で常にバイアスされている状態となり、入力に接続されている電極の等価回路と合わせた特性を考えると、図６に示したように、遮断周波数以上の信号を増幅器のオープンループゲインで増幅するハイパスフィルタ(HPF)特性を示すことになる。
　ゲインが容量比で決まるクローズドループの差動増幅回路の構成から、信号増幅にオープンループゲインを用いるシングルのソース接地増幅器の構成にすることで、ゲインばらつきは悪化する。ただし、信号感度という観点では、神経細胞の信号を測定する用途において、一般に電極上の細胞培養状態に依存する感度ばらつきが支配的であり、増幅器のゲインばらつきは許容できると考えられる。必要であれば、各読出しセル２１のゲインばらつきを予め測定しておき、取得されたデータを信号処理で補正するという手段を取ることもできる。
　したがって、電位測定装置１によれば、高抵抗素子を使ってDC的には参照電位が常に印加される回路構成にした場合に行スキャンができなくなる問題を回避し、低ノイズ性を維持することができる。すなわち、特許文献２と同等の高解像度、広エリア、低ノイズ性を維持したまま、高周波帯の活動電位APに加え、1Hz-300Hz程度の低周波帯の局所フィールド電位LFPも取得することができる。
＜３．電位測定装置の第２実施の形態＞
　図１１は、本開示の電位測定装置の第２実施の形態の構成例を示すブロック図である。
　図１１以降においても、上述した第１実施の形態と共通する部分については同一の符号を付し、その部分の説明を適宜省略する。
　図１に示した第１実施の形態に係る電位測定装置１は、１枚の基板１０上に読出しセルアレイ１１等を形成して構成されていた。これに対して、第２実施の形態に係る電位測定装置１は、図１１に示されるように、第１の基板１００aと第２の基板１００ｂとを積層して構成されている。
　第１の基板１００aには、第１実施の形態における読出しセルアレイ１１の一部である読出しセルアレイ１１aが少なくとも配置され、第２の基板１００ｂには、読出しセルアレイ１１a以外の構成である読出しセルアレイ１１ｂが少なくとも配置される。各読出しセル２１も、第１の基板１００aの読出しセルアレイ１１aと、第２の基板１００ｂの読出しセルアレイ１１ｂとに分割されて配置される。
　図１１では、第１の基板１００aの読出しセルアレイ１１aに配置される読出しセル２１の部分が、読出しセル２１ａとされ、第２の基板１００ｂの読出しセルアレイ１１ｂに配置される読出しセル２１の部分が、読出しセル２１ｂとされている。
　１つの読出しセル２１を構成する、第１の基板１００aの読出しセル２１ａと、第２の基板１００ｂの読出しセル２１ｂとは、平面視で重畳する位置に配置されている。読出しセル２１ａと読出しセル２１ｂとの接続１０１は、例えば、Cu-Cu接合などの金属接合により電気的に接続されている。
　図１２は、図１１に示した第１の基板１００aと第２の基板１００ｂのより詳細な構成例を示すブロック図である。
　第１の基板１００aには、読出しセルアレイ１１ａと基準電極１２が配置されている。読出しセルアレイ１１ａには、複数の読出しセル２１ａが行列状に２次元配置されている。
　一方、第２の基板１００ｂには、読出しセルアレイ１１ｂ、ソースフォロア負荷Trブロック１３、A/D変換ブロック１４、行ドライバ１５、バイアス回路１６、タイミング制御回路１７、出力IF１８、および、複数の共通読出し信号線１９が配置されている。
　図１３は、読出しセル２１を第１の基板１００aと第２の基板１００ｂとに分割配置する際の第１の分割配置例を示している。図１３の１点鎖線は、第１の基板１００aと第２の基板１００ｂとの境界を示している。
　図１３の第１の分割配置例では、１つの読出しセル２１を構成する、読出し電極３１、増幅回路３２、および、ソースフォロア増幅トランジスタ３３、および、選択トランジスタ３４のうち、読出し電極３１と増幅回路３２が、第１の基板１００ａに配置され、ソースフォロア増幅トランジスタ３３、選択トランジスタ３４、および、共通読出し信号線１９が、第２の基板１００ｂに配置されている。
　図１４は、読出しセル２１の第２の分割配置例を示している。図１４においても、１点鎖線は、第１の基板１００aと第２の基板１００ｂとの境界を示している。
　図１４の第２の分割配置例では、読出し電極３１と、増幅回路３２の増幅トランジスタ５１、高抵抗素子５３、および、初期化スイッチ５４が、第１の基板１００ａに配置され、増幅回路３２の負荷トランジスタ５２、ソースフォロア増幅トランジスタ３３、選択トランジスタ３４、および、共通読出し信号線１９が、第２の基板１００ｂに配置されている。
　図１５は、読出しセル２１の第３の分割配置例を示している。図１５においても、１点鎖線は、第１の基板１００aと第２の基板１００ｂとの境界を示している。
　図１５の第３の分割配置例では、読出し電極３１と、増幅回路３２の増幅トランジスタ５１、および、高抵抗素子５３が、第１の基板１００ａに配置され、増幅回路３２の負荷トランジスタ５２および初期化スイッチ５４、ソースフォロア増幅トランジスタ３３、選択トランジスタ３４、並びに、共通読出し信号線１９が、第２の基板１００ｂに配置されている。
　以上で説明した第２実施の形態によれば、各読出しセル２１の読出し電極３１と増幅回路３２の構成は、上述した第１の実施の形態と同様であるので、図５および図６を参照して説明したように、高解像度、広エリア、低ノイズ性を維持したまま、局所フィールド電位LFPと活動電位APを同時に取得することができる。
　第２実施の形態として採用した第１の基板１００aと第２の基板１００ｂの積層構造によれば、各基板１００に配置する素子数を少なくすることができるので、読出しセル２１の個数を、１枚基板構成と比較して多く配置することができる。すなわち、より高解像度、広エリアを実現できる。また、増幅機能のMOSトランジスタのトランジスタサイズを大きく配置できるので、低ノイズを実現できる。
　さらに、図１３および図１４の第１の分割配置例および第２の分割配置例では、各読出しセル２１における第１の基板１００aと第２の基板１００ｂとの電気的接続点を１か所に抑えることができる。
　一方、図１５の第３の分割配置例では、各読出しセル２１における第１の基板１００aと第２の基板１００ｂとの電気的接続点は２か所になるが、負荷トランジスタ５２および初期化スイッチ５４を第２の基板１００ｂ側に配置することにより、第１の基板１００aに配置する素子数をさらに少なくできるので、ソース接地増幅器の増幅トランジスタ５１のトランジスタサイズを大きくすることができ、低ノイズを実現できる。
＜４．電位測定装置の第３実施の形態＞
　図１６は、本開示の電位測定装置の第３実施の形態の構成例を示すブロック図である。
　図１６は、上述した第１実施の形態の図３に対応する図であり、図３と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
　図１６の第３実施の形態を、図３に示した第１実施の形態と比較すると、各読出しセル２１の選択トランジスタ３４が省略されており、同列に配置された複数の読出しセル２１に共通に使用されていた１本の共通読出し信号線１９が、読出しセル２１ごとの読出し信号線１９’に置き換えられている。
　換言すれば、読出しセルアレイ１１の同列に配置された各読出しセル２１のソースフォロア増幅トランジスタ３３の出力が、個別の読出し信号線１９’を使って、ソースフォロア負荷Trブロック１３の負荷トランジスタ６１’と、A/D変換ブロック１４（のA/D変換器）に接続されている。
　ソースフォロア負荷Trブロック１３の負荷トランジスタ６１’の個数は、図３に示した第１実施の形態では、読出しセル２１の列数と同じであるのに対して、図１６の第３実施の形態では、読出しセルアレイ１１内の読出しセル２１の個数と同じとなる。
　図１６の第３実施の形態によれば、各読出しセル２１の読出し電極３１と増幅回路３２の構成は、上述した第１および第２の実施の形態と同様であるので、図５および図６を参照して説明したように、高解像度、広エリア、低ノイズ性を維持したまま、局所フィールド電位LFPと活動電位APを同時に取得することができる。
　図１６の第３実施の形態において、ソースフォロア増幅トランジスタ３３と負荷トランジスタ６１’とで構成されるソースフォロワは、列方向に延びる読出し信号線１９’を伝送する電位信号Voutを、読出しセル２１から高速に読み出す効果がある。
　図１６の構成によれば、読出し信号線１９’の本数や、負荷トランジスタ６１’およびA/D変換器の個数が多くなるものの、読出しセルアレイ１１内の全ての読出しセル２１の読出しを同時に行うことができるので、読出しの高速化が可能になる。なお、読出しセルアレイ１１内の全ての読出しセル２１の読出しを必ずしも同時に行わなくてもよく、任意の読出しセル２１を選択して駆動することができるので、駆動のバリエーションを持たせることができる。
　なお、図１６の構成例では、ソースフォロア負荷Trブロック１３の負荷トランジスタ６１’と、A/D変換ブロック１４のA/D変換器を、読出しセルアレイ１１内の各読出しセル２１と１対１に設けることとしたが、必ずしも読出しセル２１と同数である必要はない。例えば、同列の複数の読出しセル２１に対して、１つの負荷トランジスタ６１’とA/D変換器を共有するようにして、時分割で切り替えて動作させてもよい。
　また、図１６の第３実施の形態は、図３に示した第１実施の形態と対応するものとして１枚の基板１０上に配置される例であるが、第２実施の形態のように、第１の基板１００aと第２の基板１００ｂとの積層構造に対して、図１６の構成を採用してもよい。さらに増幅回路３２が、図８乃至図１０に示したその他の第１乃至第３構成例に置き換えられてもよい。
＜５．まとめ＞
　上述した各実施の形態に係る電位測定装置１は、基準電位に対する変動の電位を読み出す読出し電極３１の出力ノードを、シングルのソース接地増幅器に接続し、ソース接地増幅器の入力ノードに所定のバイアス電圧が常時印加される状態とすることで、300Hz-10kHz程度の高周波信号に加え、1Hz-300Hz程度の低周波信号を、低ノイズで取得できる。これにより、培養液内の生体細胞が発生する電位を測定する場合には、活動電位APだけでなく、局所フィールド電位LFP等も取得できる。
　第１および第２実施の形態では、ソース接地増幅器の出力ノードに、ソースフォロアのソースフォロア増幅トランジスタ３３を接続し、選択トランジスタ３４により、共通読出し信号線１９との接続を制御することで、読出しセルアレイ１１内に２次元配置された各読出しセル２１が行単位に順次選択され、各読出しセル２１の電位信号Voutが出力される。第３実施の形態では、読出しセルアレイ１１内の各読出しセル２１の電位信号Voutが同時に出力される。いずれの実施の形態においても、最小構成のシングルのソース接地増幅器を用いることで、セル面積を抑え、読出しセルアレイ１１内に多数の読出しセル２１（読出し電極３１）を配置することができ、高解像度を実現できる。
　したがって、上述した各実施の形態に係る電位測定装置１は、低周波信号および高周波信号の両方を、高解像度かつ低ノイズで取得することができる。
　なお、上述した各実施の形態において、増幅回路３２の後段にバッファ回路としてソースフォロア（のソースフォロア増幅トランジスタ３３）を配置して、選択トランジスタ３４により共通読出し信号線１９との接続を制御したが、その他のバッファ回路、例えば、ボルテージフォロア回路などを用いてもよい。
　本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
　なお、本技術は、以下の構成を取ることができる。
（１）
　基準電位に対する変位としての所定の電位を読み出す読出し電極と、
　ソース接地増幅器を有し、その入力ノードに、前記読出し電極が接続されるとともに抵抗を介して所定のバイアス電圧が印加される増幅回路と、
　前記増幅回路の出力ノードに接続されるバッファ回路と
　を有する単位セル
　を備える電位測定装置。
（２）
　前記バッファ回路は、ソースフォロアを構成する増幅トランジスタである
　前記（１）に記載の電位測定装置。
（３）
　同列の複数の前記単位セルが１本の共通読出し信号線に接続され、
　前記増幅トランジスタの出力ノードと前記共通読出し信号線の接続を制御する第１スイッチをさらに備える
　前記（２）に記載の電位測定装置。
（４）
　前記単位セルの前記増幅トランジスタと、前記ソースフォロアを構成する負荷トランジスタとを、１対１に備える
　前記（２）に記載の電位測定装置。
（５）
　前記増幅回路の前記入力ノードと前記出力ノードとを前記抵抗で接続することで、前記ソース接地増幅器の前記入力ノードに前記所定のバイアス電圧が印加されるように構成された
　前記（１）乃至（４）のいずれかに記載の電位測定装置。
（６）
　前記増幅回路の前記入力ノードと前記出力ノードとを接続する第２スイッチをさらに備え、
　前記第２スイッチは、装置の起動直後にオンされるように構成された
　前記（１）乃至（５）のいずれかに記載の電位測定装置。
（７）
　前記所定のバイアス電圧は、複数の前記単位セルに対して共通に印加されるように構成された
　前記（１）乃至（４）のいずれかに記載の電位測定装置。
（８）
　前記ソース接地増幅器の負荷が、ダイオード接続されたトランジスタで構成された
　前記（１）乃至（７）のいずれかに記載の電位測定装置。
（９）
　前記抵抗は、ダイオード接続された少なくとも２つのトランジスタをバックツーバックで接続して構成された
　前記（１）乃至（８）のいずれかに記載の電位測定装置。
（１０）
　前記単位セルは、
　　複数の前記読出し電極と、
　　複数の前記読出し電極と前記増幅回路との接続を切り替える第３スイッチと
　を備える
　前記（１）乃至（９）のいずれかに記載の電位測定装置。
（１１）
　前記第３スイッチは、前記単位セル内の複数の前記読出し電極を時分割で接続する
　前記（１０）に記載の電位測定装置。
（１２）
　前記第３スイッチは、前記単位セル内の２つ以上の前記読出し電極を同時に接続する
　前記（１０）または（１１）に記載の電位測定装置。
（１３）
　第１の基板と第２の基板とを積層して構成され、
　前記第１の基板には、前記読出し電極と、前記増幅回路の少なくとも一部が配置され、
　前記第２の基板には、前記単位セルから出力される信号をAD変換するAD変換部が配置される
　前記（１）乃至（１２）のいずれかに記載の電位測定装置。
（１４）
　前記第１の基板には、前記読出し電極と、前記増幅回路の全てが配置される
　前記（１３）に記載の電位測定装置。
（１５）
　前記単位セルが前記第１の基板と前記第２の基板に分割して配置され、
　前記第１の基板と前記第２の基板に分割配置された前記単位セルは、金属接合により電気的に接続される
　前記（１３）または（１４）に記載の電位測定装置。
　１　電位測定装置，　１０　基板，　１１　読出しセルアレイ，　１２　基準電極，　１３　ソースフォロア負荷Trブロック，　１４　A/D変換ブロック，　１５　行ドライバ，　１６　バイアス回路，　１９　共通読出し信号線，　２１，２１ａ，２１ｂ　読出しセル，　３１，３１A乃至３１D　読出し電極，　３２　増幅回路，　３３　増幅トランジスタ（ソースフォロア増幅トランジスタ），　３４　選択トランジスタ，　４１　電荷移動抵抗，　４２　電気二重層容量，　５１　増幅トランジスタ，　５２，５２’　負荷トランジスタ，　５３　高抵抗素子，　５４　初期化スイッチ，　５５，５６　NMOSトランジスタ，　６１，６１’　負荷トランジスタ，　８１A乃至８１D　接続切替トランジスタ，　９１　抵抗素子，　９２　高抵抗素子，　１００ａ　第１の基板，　１００ｂ　第２の基板，　１０１　接続

Claims (15)

  1. 　基準電位に対する変位としての所定の電位を読み出す読出し電極と、
    　ソース接地増幅器を有し、その入力ノードに、前記読出し電極が接続されるとともに抵抗を介して所定のバイアス電圧が印加される増幅回路と、
    　前記増幅回路の出力ノードに接続されるバッファ回路と
    　を有する単位セル
    　を備える電位測定装置。
  2. 　前記バッファ回路は、ソースフォロアを構成する増幅トランジスタである
    　請求項１に記載の電位測定装置。
  3. 　同列の複数の前記単位セルが１本の共通読出し信号線に接続され、
    　前記増幅トランジスタの出力ノードと前記共通読出し信号線の接続を制御する第１スイッチをさらに備える
    　請求項２に記載の電位測定装置。
  4. 　前記単位セルの前記増幅トランジスタと、前記ソースフォロアを構成する負荷トランジスタとを、１対１に備える
    　請求項２に記載の電位測定装置。
  5. 　前記増幅回路の前記入力ノードと前記出力ノードとを前記抵抗で接続することで、前記ソース接地増幅器の前記入力ノードに前記所定のバイアス電圧が印加されるように構成された
    　請求項１に記載の電位測定装置。
  6. 　前記増幅回路の前記入力ノードと前記出力ノードとを接続する第２スイッチをさらに備え、
    　前記第２スイッチは、装置の起動直後にオンされるように構成された
    　請求項１に記載の電位測定装置。
  7. 　前記所定のバイアス電圧は、複数の前記単位セルに対して共通に印加されるように構成された
    　請求項１に記載の電位測定装置。
  8. 　前記ソース接地増幅器の負荷が、ダイオード接続されたトランジスタで構成された
    　請求項１に記載の電位測定装置。
  9. 　前記抵抗は、ダイオード接続された少なくとも２つのトランジスタをバックツーバックで接続して構成された
    　請求項１に記載の電位測定装置。
  10. 　前記単位セルは、
    　　複数の前記読出し電極と、
    　　複数の前記読出し電極と前記増幅回路との接続を切り替える第３スイッチと
    　を備える
    　請求項１に記載の電位測定装置。
  11. 　前記第３スイッチは、前記単位セル内の複数の前記読出し電極を時分割で接続する
    　請求項１０に記載の電位測定装置。
  12. 　前記第３スイッチは、前記単位セル内の２つ以上の前記読出し電極を同時に接続する
    　請求項１０に記載の電位測定装置。
  13. 　第１の基板と第２の基板とを積層して構成され、
    　前記第１の基板には、前記読出し電極と、前記増幅回路の少なくとも一部が配置され、
    　前記第２の基板には、前記単位セルから出力される信号をAD変換するAD変換部が配置される
    　請求項１に記載の電位測定装置。
  14. 　前記第１の基板には、前記読出し電極と、前記増幅回路の全てが配置される
    　請求項１３に記載の電位測定装置。
  15. 　前記単位セルが前記第１の基板と前記第２の基板に分割して配置され、
    　前記第１の基板と前記第２の基板に分割配置された前記単位セルは、金属接合により電気的に接続される
    　請求項１３に記載の電位測定装置。
PCT/JP2021/030884 2020-09-07 2021-08-24 電位測定装置 WO2022050118A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US18/042,438 US20230333040A1 (en) 2020-09-07 2021-08-24 Potential measuring device
CN202180053778.7A CN116018674A (zh) 2020-09-07 2021-08-24 电位测量装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-149729 2020-09-07
JP2020149729 2020-09-07

Publications (1)

Publication Number Publication Date
WO2022050118A1 true WO2022050118A1 (ja) 2022-03-10

Family

ID=80490880

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/030884 WO2022050118A1 (ja) 2020-09-07 2021-08-24 電位測定装置

Country Status (3)

Country Link
US (1) US20230333040A1 (ja)
CN (1) CN116018674A (ja)
WO (1) WO2022050118A1 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246880A (ja) * 1996-03-05 1997-09-19 Nippon Telegr & Teleph Corp <Ntt> 増幅回路
JP2004534254A (ja) * 2001-07-10 2004-11-11 インフィネオン テクノロジーズ アクチェンゲゼルシャフト 測定セルおよびこのタイプの測定セルを含む測定アレイならびに測定セルの使用および測定アレイの使用
JP2009538552A (ja) * 2006-05-24 2009-11-05 エヌエックスピー ビー ヴィ 利得制御式低雑音増幅手段
JP2015210233A (ja) * 2014-04-30 2015-11-24 国立大学法人名古屋大学 超並列的生体分子検出方法および装置
JP2016122009A (ja) * 2010-06-30 2016-07-07 ライフ テクノロジーズ コーポレーション 化学反応および化合物の検出および測定のためのトランジスタ回路
WO2017061171A1 (ja) * 2015-10-09 2017-04-13 ソニー株式会社 電位測定装置
JP2017110978A (ja) * 2015-12-15 2017-06-22 シャープ株式会社 イオン濃度センサ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246880A (ja) * 1996-03-05 1997-09-19 Nippon Telegr & Teleph Corp <Ntt> 増幅回路
JP2004534254A (ja) * 2001-07-10 2004-11-11 インフィネオン テクノロジーズ アクチェンゲゼルシャフト 測定セルおよびこのタイプの測定セルを含む測定アレイならびに測定セルの使用および測定アレイの使用
JP2009538552A (ja) * 2006-05-24 2009-11-05 エヌエックスピー ビー ヴィ 利得制御式低雑音増幅手段
JP2016122009A (ja) * 2010-06-30 2016-07-07 ライフ テクノロジーズ コーポレーション 化学反応および化合物の検出および測定のためのトランジスタ回路
JP2015210233A (ja) * 2014-04-30 2015-11-24 国立大学法人名古屋大学 超並列的生体分子検出方法および装置
WO2017061171A1 (ja) * 2015-10-09 2017-04-13 ソニー株式会社 電位測定装置
JP2017110978A (ja) * 2015-12-15 2017-06-22 シャープ株式会社 イオン濃度センサ

Also Published As

Publication number Publication date
CN116018674A (zh) 2023-04-25
US20230333040A1 (en) 2023-10-19

Similar Documents

Publication Publication Date Title
JP4242427B2 (ja) 増幅型固体撮像装置
US9337222B2 (en) Solid-state imaging apparatus
US9357146B2 (en) Solid-state imaging device and camera system
US20120008030A1 (en) Solid-state imaging apparatus and imaging system
JP5656484B2 (ja) 固体撮像装置および撮像システム
CN108627815B (zh) 具有2态的单位增益缓冲器
JP5697371B2 (ja) 固体撮像装置および撮像システム
JP2012019057A (ja) 固体撮像装置および撮像システム
US20110032404A1 (en) Solid-state imaging apparatus
US9800816B2 (en) Signal readout circuit and method for controlling signal readout circuit
JP4051034B2 (ja) 増幅型固体撮像装置およびその駆動方法
US9196643B2 (en) Solid-state imaging device having photoelectric conversion units on a first substrate and a plurality of circuits on a second substrate
CN111066240B (zh) 半导体器件和电位测量装置
JP2010109564A (ja) 固体撮像装置、および、固体撮像方法
WO2022050118A1 (ja) 電位測定装置
JP3601053B2 (ja) 固体撮像装置
JP6919651B2 (ja) 半導体装置および細胞電位測定装置
RU2786630C1 (ru) БУФЕРНЫЙ УСИЛИТЕЛЬ КЛАССА АВ НА n-p-n БИПОЛЯРНЫХ ТРАНЗИСТОРАХ
JP2001197378A (ja) 固体撮像素子
WO2020189222A1 (ja) 電位測定装置
WO2020079884A1 (ja) 撮像装置
JP2015186119A (ja) 光電変換装置及びその駆動方法
JP2009272919A (ja) 固体撮像装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21864176

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21864176

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP