JP2014017444A - 半導体装置 - Google Patents

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Abstract

【課題】パッケージサイズを増やさず、特性や信頼性を劣化させることなく、出力を向上させることができる半導体装置を得る。
【解決手段】パッケージ１内に入力整合回路４及び出力整合回路５が設けられている。パッケージ１内において、入力整合回路４と出力整合回路５の間に複数のトランジスタチップ６が設けられている。各トランジスタチップ６は、長辺と長辺より短い短辺を持つ四角形の半導体基板８と、半導体基板８上にそれぞれ設けられたゲート電極９、ドレイン電極１０、及びソース電極１１とを有する。ゲート電極９は、半導体基板８の長辺の方向に並べられた複数のゲートフィンガー９ａと、複数のゲートフィンガー９ａに共通に接続され入力整合回路４にワイヤ接続されたゲートパッド９ｂとを有する。ドレイン電極１０は出力整合回路５にワイヤ接続されている。複数のトランジスタチップ６の半導体基板８の長辺は、入力整合回路４から出力整合回路５に向かう入出力方向に対して斜めである。
【選択図】図１

Description

本発明は、パッケージサイズを増やさず、特性や信頼性を劣化させることなく、出力を向上させることができる半導体装置に関する。
高出力用の半導体装置では、入力されたＲＦ信号を増幅して数Ｗから数百Ｗの電力を出力する必要がある。この半導体装置に用いるトランジスタのゲート幅は数ｍｍから数百ｍｍ必要である。これだけの大きなゲート幅のトランジスタをわずか数ｍｍから数十ｍｍのサイズのパッケージ内に入れなければならない。そこで、数十μｍから数百ｍｍのゲート幅（ゲートフィンガー長）のゲートフィンガーを数十本から百本程度並べたトランジスタチップを１個から４個程度、パッケージ内に配置する。
従来の半導体装置では、複数のトランジスタチップを入力側と出力側の向きを揃えて一列に並べていた。また、チップを互いに前後して配置した半導体装置も提案されている（例えば、特許文献１参照）。
また、複数のゲートフィンガーを横一列に並べたトランジスタチップでは、ゲートパッドから各ゲートフィンガーまでの線路長が異なるため、位相差が生じる。そこで、複数のゲートフィンガーをＶの字型に配置し、ゲートパッドから各ゲートフィンガーまでの線路長を同じにすることが提案されている（例えば、特許文献２参照）。これにより、位相差の低減、高利得化を図ることができる。
特開２００７−２７４１８１号公報 特開昭６１−１０４６７４号公報
出力を上げるにはゲート幅を増やす必要がある。しかし、複数のトランジスタチップを一列に並べた半導体装置では、配置できるチップ数やチップの横幅がパッケージの横幅に制限されていた。従って、チップ数を増やすか又はチップの横幅を大きくすると、パッケージの横幅が増えてコストが増える。また、チップを互いに前後して配置した場合には、ワイヤの接触を防ぐためにチップの端部しか重複できないので、パッケージサイズを十分に低減できない。
また、パッケージサイズを増やさずにゲート幅を増やすには、ゲートフィンガーの長さ（単位ゲート幅）を長くするか、又は、フィンガーの間隔を狭くして本数を多くしてもよい。しかし、ゲートフィンガーを長くすると利得が低下する。また、フィンガーの間隔を狭くすると熱が集中して動作時のチャネル温度が上昇する。この結果、特性や信頼性が劣化する。
また、複数のゲートフィンガーを横一列に並べた場合、動作時の発熱領域がフィンガーの配置された長方形の領域に集中する。これに対して、複数のゲートフィンガーをＶの字型に配置すれば発熱領域が広がる。しかし、隣接するトランジスタセルの境界において互いのトランジスタセルの端のゲートフィンガーが隣接するため、セル境界部分において熱が集中する。そして、ゲートパッドから各ゲートフィンガーまでの線路長を同じにする必要があるため、隣接するゲートフィンガーの重なり部分をそれ以上には低減できない。このため、熱の集中を十分に低減することができず、温度が上昇して特性や信頼性が劣化する。
本発明は、上述のような課題を解決するためになされたもので、その目的はパッケージサイズを増やさず、特性や信頼性を劣化させることなく、出力を向上させることができる半導体装置を得るものである。
本発明に係る半導体装置は、パッケージと、前記パッケージ内に設けられた入力整合回路及び出力整合回路と、前記パッケージ内において、前記入力整合回路と前記出力整合回路の間に設けられた複数のトランジスタチップとを備え、各トランジスタチップは、長辺と前記長辺より短い短辺を持つ四角形の半導体基板と、前記半導体基板上にそれぞれ設けられたゲート電極、ドレイン電極、及びソース電極とを有し、前記ゲート電極は、前記半導体基板の前記長辺の方向に並べられた複数のゲートフィンガーと、前記複数のゲートフィンガーに共通に接続され前記入力整合回路にワイヤ接続されたゲートパッドとを有し、前記ドレイン電極は前記出力整合回路にワイヤ接続され、前記複数のトランジスタチップの前記半導体基板の前記長辺は、前記入力整合回路から前記出力整合回路に向かう入出力方向に対して斜めであることを特徴とする。
本発明により、パッケージサイズを増やさず、特性や信頼性を劣化させることなく、出力を向上させることができる。
本発明の実施の形態１に係る半導体装置を示す平面図である。 図１のＩ−ＩＩに沿った断面図である。 図１のトランジスタチップを拡大した平面図である。 トランジスタチップを示す平面図である。 比較例に係る半導体装置を示す平面図である。 比較例に係るトランジスタチップを示す平面図である。 本発明の実施の形態１に係るトランジスタチップの変形例１を示す平面図である。 本発明の実施の形態１に係るトランジスタチップの変形例２を示す平面図である。 本発明の実施の形態２に係る半導体装置を示す平面図である。 図９のトランジスタチップを拡大した平面図である。 本発明の実施の形態３に係る半導体装置を示す平面図である。 図１１の一部を拡大した平面図である。 本発明の実施の形態４に係る半導体装置の一部を拡大した平面図である。
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す平面図である。図２は、図１のＩ−ＩＩに沿った断面図である。平面視で略四角形状のパッケージ１の互いに対向する辺に、それぞれＲＦ信号を入力するＲＦ入力端子２と、ＲＦ信号を出力するＲＦ出力端子３とが設けられている。パッケージ１内に入力整合回路４及び出力整合回路５が設けられ、それぞれＲＦ入力端子２及びＲＦ出力端子３に接続されている。パッケージ１内において、入力整合回路４と出力整合回路５の間に複数のトランジスタチップ６が設けられている。パッケージ１の上部は蓋７で覆われている。
図３は、図１のトランジスタチップを拡大した平面図である。図４は、本発明の実施の形態１に係るトランジスタチップを示す平面図である。各トランジスタチップ６は、長辺と長辺より短い短辺を持つ四角形の半導体基板８と、半導体基板８上にそれぞれ設けられたゲート電極９、ドレイン電極１０、及びソース電極１１とを有する。
ゲート電極９は、半導体基板８の長辺の方向に並べられた複数のゲートフィンガー９ａと、複数のゲートフィンガー９ａに共通に接続されたゲートパッド９ｂとを有する。ドレイン電極１０は、半導体基板８の長辺の方向に並べられた複数のドレインフィンガー１０ａと、複数のドレインフィンガー１０ａに共通に接続されたドレインパッド１０ｂとを有する。ソース電極１１は、半導体基板８の長辺の方向に並べられた複数のソースフィンガー１１ａと、複数のソースフィンガー１１ａに共通に接続されたソースパッド１１ｂとを有する。ゲートパッド９ｂは入力整合回路４に金ワイヤ１２により接続され、ドレイン電極１０のドレインパッド１０ｂは出力整合回路５に金ワイヤ１３により接続されている。
ゲート電極９に接続されたチップ連結用ゲートパッド９ｃが短辺の近傍に設けられている。隣接するトランジスタチップ６のチップ連結用ゲートパッド９ｃは互いに金ワイヤ１４により接続されている。
本実施の形態では、複数のトランジスタチップ６の半導体基板８の長辺は、入力整合回路４から出力整合回路５に向かう入出力方向に対して斜めである。ここで、入力整合回路４及び出力整合回路５は、チップ内のトランジスタセル毎に整合を取ったパターンを有し、それらのパターンがセル毎にワイヤ接続され、トーナメント型に合成される。従って、複数のトランジスタチップ６を斜めにしても、対称性を保ったままチップ内のセル毎の合成が可能である。また、対称性を保ったままのチップ合成も可能である。
続いて本実施の形態の効果を比較例と比較して説明する。図５は、比較例に係る半導体装置を示す平面図である。図６は、比較例に係るトランジスタチップを示す平面図である。比較例では、サイズ３．２ｍｍ×０．５６ｍｍの４つのトランジスタチップ６を入力側と出力側の向きを揃えて一列に並べている。
一方、本実施の形態では、４つのトランジスタチップ６を入出力方向に対して４５度斜めに配置している。これにより、パッケージサイズを増やすことなく、横方向チップサイズを（３．２−０．５６／√２）×√２ｍｍ＝３．９７ｍｍに拡大することができる。この結果、本実施の形態は、ゲートフィンガーの長さ（単位ゲート幅）やフィンガーの間隔を変えることなくフィンガー本数を増やして、出力を比較例よりも約２４％向上させることができる。よって、パッケージサイズを増やさず、特性や信頼性を劣化させることなく、出力を向上させることができる。
図７は、本発明の実施の形態１に係るトランジスタチップの変形例１を示す平面図である。実施の形態１の図４のチップに比べて、横方向のチップサイズやゲートフィンガー９ａの本数は同じで、各ゲートフィンガー９ａの長さ（単位ゲート幅）が短い。これにより、比較例の図６のチップに比べて、ゲートフィンガー９ａの長さを短くしつつ、本数を増やして総ゲート幅を同じにすることができる。従って、比較例と同じ出力で利得を向上させることができる。
図８は、本発明の実施の形態１に係るトランジスタチップの変形例２を示す平面図である。実施の形態１の図４のチップに比べて、横方向のチップサイズや各ゲートフィンガー９ａの長さ（単位ゲート幅）は同じで、ゲートフィンガー９ａの本数が少ない。これにより、比較例の図６のチップに比べて、ゲートフィンガー９ａの単位ゲート幅及び本数を同じにして総ゲート幅を同じにしつつ、各ゲートフィンガー９ａの間隔を広げることができる。従って、比較例と同じ出力で放熱性を向上させることができる。
なお、本実施の形態では、隣接するトランジスタチップ６を連結用ゲートパッド９ｂを介して連結させるため、複数のトランジスタチップ６の向きを互い違いにする必要がある。しかし、チップを連結する必要が無い場合は、複数のトランジスタチップ６を同じ向きに斜めに配置してもよい。
実施の形態２．
図９は、本発明の実施の形態２に係る半導体装置を示す平面図である。図１０は、図９のトランジスタチップを拡大した平面図である。トランジスタチップ６の形状は通常の長方形ではなく、平行四辺形である。そして、複数のトランジスタチップ６の半導体基板８の短辺は、入出力方向に対して平行である。
長方形のトランジスタチップ６ではチップ端部にチップ連結用ゲートパッド９ｃを設けると、ゲートフィンガー９ａを設ける領域の面積が減少してしまう。これに対して、本実施の形態では、チップ間の隙間領域にチップ連結用ゲートパッド９ｃを設けることができるため、ゲートフィンガー９ａを設ける領域の面積を拡大することができる。従って、パッケージサイズを増やすことなく、更に出力を向上させることができる。
トランジスタチップ６の半導体基板８はＳｉＣであり、その上にＧａＮ系ＨＥＭＴが設けられている。ここで、面方位と異なる方向で半導体基板８をカットした場合、チップ端部にストレスが加わった時に面方位に沿ってクラックが発生する。そこで、面方位が６０度の方向である六法晶のＳｉＣ基板を用い、長辺の劈開面が＜−１１００＞と＜１−１００＞である場合には、短辺は長辺に対して６０度傾けて劈開面＜−１０１０＞と＜１０−１０＞、又は劈開面＜０−１１０＞と＜０１−１０＞に沿ってカットする。これにより、ストレスが加わった時のクラック発生を抑制することができる。
なお、ＭＭＩＣの最終段の増幅器には特に高出力が求められる。従って、ＭＭＩＣの最終段に実施の形態１，２に係る半導体装置を適用すれば特に有効である。また、半導体基板８がＳｉＣによって形成されたトランジスタチップ６は耐電圧性や許容電流密度が高いため、小型化できる。この小型化されたチップを用いることで、このチップを組み込んだ半導体装置も小型化できる。また、チップの耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体装置を更に小型化できる。また、チップの電力損失が低く高効率であるため、半導体装置を高効率化できる。
実施の形態３．
図１１は、本発明の実施の形態３に係る半導体装置を示す平面図である。図１２は、図１１の一部を拡大した平面図である。この半導体装置は、入力信号を増幅する前段トランジスタ部と、その出力信号を更に増幅する最終段トランジスタ部とを有するＭＭＩＣである。
半導体基板８上に複数のトランジスタセル１５が設けられている。各トランジスタセル１５において複数のゲートフィンガー９ａが斜め直線状に配置される。隣接するトランジスタセル１５の境界において互いのトランジスタセル１５の端のゲートフィンガー９ａがずれている。このため、セル境界部分において熱が集中せず、温度上昇による特性や信頼性の劣化を防ぐことができる。シミュレーションを用いた簡易熱抵抗計算結果によれば、本実施の形態は複数のゲートフィンガー９ａを横一列に並べた装置に比べて熱抵抗値を約２０％程度低減することができる。
このように放熱性に優れているため、ゲート幅あたりの熱抵抗を変えることなくゲートフィンガー間隔を狭くし、フィンガー本数を増やして、総ゲート幅を拡大することができる。よって、パッケージサイズを増やさず、特性や信頼性を劣化させることなく、出力を向上させることができる。
なお、本実施例では１セル毎にゲートフィンガー９ａの配列を変えたが、複数セル毎に配列を変えてもよいし、１つのセル内で複数回配列を変えてもよい。
実施の形態４．
図１３は、本発明の実施の形態４に係る半導体装置の一部を拡大した平面図である。実施の形態３と同様に半導体基板８上に複数のトランジスタセル１５が設けられている。複数のゲートフィンガー９ａは、フィンガー方向に少しずつずらし、トランジスタセル１５の中央でずらす向きを反対方向に折り返してＶの字型に配置されている。
ゲートパッド９ｂから中央のゲートフィンガー９ａまでの線路長が、ゲートパッド９ｂから端のゲートフィンガー９ａまでの線路長よりも長い。このように複数のゲートフィンガー９ａを縦長のＶの字型に配置することにより、ゲートパッド９ｂから各ゲートフィンガー９ａまでの線路長を同じにしたＶの字型の配置に比べて、隣接するゲートフィンガー９ａの重なり部分が低減される。このため、熱の集中を十分に低減することができる。
このように放熱性に優れているため、ゲート幅あたりの熱抵抗を変えることなくゲートフィンガー９ａの間隔を狭くし、フィンガー本数を増やして、総ゲート幅を拡大することができる。よって、パッケージサイズを増やさず、特性や信頼性を劣化させることなく、出力を向上させることができる。
また、チップサイズや総ゲート幅を変えることなくフィンガー間隔を狭くして単位ゲート幅を小さくすることもできる。これにより、パッケージサイズを増やさず、特性や信頼性を劣化させることなく、利得を向上させることができる。
なお、本実施の形態ではゲートフィンガー９ａをずらす向きをセル中央で反対方向に折り返したが、複数セル毎に折り返してもよいし、１つのセル内で複数回折り返してもよい。ＭＭＩＣ全体のレイアウトに応じて、フレキシブルに折り返す周期を変えてもよく、自由度の高い設計が可能である。
また、実施の形態３，４ではドレイン側にもソースパッド１１ｂを設けてソースインダクタンスを低減しているが、ドレイン側にはソースパッド１１ｂを設けず、ゲート側にのみソースパッド１１ｂを設けてもよい。また、実施の形態３，４の構造を実施の形態１，２の装置に組み合わせることにより更に出力を向上させることができる。
１ パッケージ
４ 入力整合回路
５ 出力整合回路
６ トランジスタチップ
８ 半導体基板
９ ゲート電極
９ａ ゲートフィンガー
９ｂ ゲートパッド
１０ ドレイン電極
１１ ソース電極
１５ トランジスタセル

Claims (8)

  1. パッケージと、
    前記パッケージ内に設けられた入力整合回路及び出力整合回路と、
    前記パッケージ内において、前記入力整合回路と前記出力整合回路の間に設けられた複数のトランジスタチップとを備え、
    各トランジスタチップは、長辺と前記長辺より短い短辺を持つ四角形の半導体基板と、前記半導体基板上にそれぞれ設けられたゲート電極、ドレイン電極、及びソース電極とを有し、
    前記ゲート電極は、前記半導体基板の前記長辺の方向に並べられた複数のゲートフィンガーと、前記複数のゲートフィンガーに共通に接続され前記入力整合回路にワイヤ接続されたゲートパッドとを有し、
    前記ドレイン電極は前記出力整合回路にワイヤ接続され、
    前記複数のトランジスタチップの前記半導体基板の前記長辺は、前記入力整合回路から前記出力整合回路に向かう入出力方向に対して斜めであることを特徴とする半導体装置。
  2. 各トランジスタチップは、前記短辺の近傍に設けられ前記ゲート電極に接続されたチップ連結用ゲートパッドを更に有し、
    隣接するトランジスタチップの前記チップ連結用ゲートパッドは互いにワイヤ接続され、
    前記複数のトランジスタチップの前記半導体基板の前記短辺は、前記入出力方向に対して平行であることを特徴とする請求項１に記載の半導体装置。
  3. 前記短辺は前記半導体基板の劈開面に沿っていることを特徴とする請求項２に記載の半導体装置。
  4. 前記半導体基板はＳｉＣであり、
    前記短辺は前記長辺に対して６０度傾いていることを特徴とする請求項３に記載の半導体装置。
  5. 前記半導体基板上に複数のトランジスタセルが設けられ、
    各トランジスタセルにおいて前記複数のゲートフィンガーが斜め直線状に配置され、
    隣接するトランジスタセルの境界において互いのトランジスタセルの端のゲートフィンガーがずれていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
  6. 前記複数のゲートフィンガーはＶの字型に配置され、
    前記ゲートパッドから中央のゲートフィンガーまでの線路長が、前記ゲートパッドから端のゲートフィンガーまでの線路長よりも長いことを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
  7. 半導体基板と、
    前記半導体基板上に設けられた複数のトランジスタセルとを備え、
    各トランジスタセルは、斜め直線状に配置された複数のゲートフィンガーを有し、
    隣接するトランジスタセルの境界において互いのトランジスタセルの端のゲートフィンガーがずれていることを特徴とする半導体装置。
  8. 半導体基板と、
    前記半導体基板上に設けられた複数のトランジスタセルとを備え、
    各トランジスタセルは、Ｖの字型に配置された複数のゲートフィンガーと、前記複数のゲートフィンガーに電気的に接続されたゲートパッドとを有し、
    前記ゲートパッドから中央のゲートフィンガーまでの線路長が、前記ゲートパッドから端のゲートフィンガーまでの線路長よりも長いことを特徴とする半導体装置。
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