JPS61104674A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61104674A JPS61104674A JP22703884A JP22703884A JPS61104674A JP S61104674 A JPS61104674 A JP S61104674A JP 22703884 A JP22703884 A JP 22703884A JP 22703884 A JP22703884 A JP 22703884A JP S61104674 A JPS61104674 A JP S61104674A
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- Japan
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- gate
- finger
- electrode
- pad
- fingers
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、詳しくは高周波ＦＦ、Ｔ等におい
て、各ゲート電極に電位が同期する如くにゲートパッド
から各デー］・フィンガーまでの距離を均等に配置した
パターン形状に関する。
て、各ゲート電極に電位が同期する如くにゲートパッド
から各デー］・フィンガーまでの距離を均等に配置した
パターン形状に関する。
高周波電界効果トランジスタ（ＰＵＴ）においては、よ
り高周波化するためにゲートフィンガー幅を小にし、同
時にゲート電極の十分な総幅を得るためにゲートフィン
ガーを多数配置して並列動作をさ一ロている。
り高周波化するためにゲートフィンガー幅を小にし、同
時にゲート電極の十分な総幅を得るためにゲートフィン
ガーを多数配置して並列動作をさ一ロている。
かかる技術の進展は第２図に示される。先ず、第２図ｔ
ａ＋を参照すると、同図はＰＵＴの平面図であって、図
において、１は半導体基板例えばＧａＡｓ基板、２はメ
４ドパターン（活性領域）、３はソース電極、４はドレ
イン電極、５はゲ〜トバンド、７（Ｊゲートフィンガー
（ＦＥＴのゲート電極部）を示す。
ａ＋を参照すると、同図はＰＵＴの平面図であって、図
において、１は半導体基板例えばＧａＡｓ基板、２はメ
４ドパターン（活性領域）、３はソース電極、４はドレ
イン電極、５はゲ〜トバンド、７（Ｊゲートフィンガー
（ＦＥＴのゲート電極部）を示す。
第２図（ａ）に示されるＦＨＴを高周波するために第２
図ｆｂｌに示される高周波ＮＥＴが開発され、同図にお
いて第２図ｆａ）に示した部分と同じ部分は同一符号を
付して表示するとして、６はゲート引出し電極を示す。
図ｆｂｌに示される高周波ＮＥＴが開発され、同図にお
いて第２図ｆａ）に示した部分と同じ部分は同一符号を
付して表示するとして、６はゲート引出し電極を示す。
かかるフィンガーパターンによって、デー１フインガー
７の幅は小になっているが、それらを並列に配置し動作
させることによって必要とされるゲート総幅を確保して
いる。
７の幅は小になっているが、それらを並列に配置し動作
させることによって必要とされるゲート総幅を確保して
いる。
第２図ｆｂｌに示ず如きｌＴｌ１周波ＦＩＥＴの高周波
化において、１つｊつのケートフィンガー幅を小にして
も、各フィンガーまでの距離が違・うと並列１０１作さ
せても有効に動かず、ｌ０ＧＩＩｚ Ｉり１−の１１１
１周波になると距離の違いにより位相か生し並列１す＋
作が困件になる。
化において、１つｊつのケートフィンガー幅を小にして
も、各フィンガーまでの距離が違・うと並列１０１作さ
せても有効に動かず、ｌ０ＧＩＩｚ Ｉり１−の１１１
１周波になると距離の違いにより位相か生し並列１す＋
作が困件になる。
そして、高周波ＦＩＥＴにおいては、各ケートフィンガ
ーが同期に働かないと１ｉＥＴの効率が）出くなる。
ーが同期に働かないと１ｉＥＴの効率が）出くなる。
ずなわら、ゲートパットから近いところのゲートフィン
ガー７８の動作が終了しても、ケートパット１から遠い
ところのケートフィンガー７ｂはまだ働いていないかま
たは（＠Ｊき始めたばかりという状態が発生する。かく
して、従来の高周波ＰＥＴにおいては、ゲートパソ１に
電位が入り、それが各ゲートフィンガーに伝わるにおい
て、伝わる時間に位相があることが確認された。ミリ波
の場合、ケートパットからケートフィンガーまでの距離
に数十ミクロンの違いがあっても同期動作をしなくなる
おそれがある。
ガー７８の動作が終了しても、ケートパット１から遠い
ところのケートフィンガー７ｂはまだ働いていないかま
たは（＠Ｊき始めたばかりという状態が発生する。かく
して、従来の高周波ＰＥＴにおいては、ゲートパソ１に
電位が入り、それが各ゲートフィンガーに伝わるにおい
て、伝わる時間に位相があることが確認された。ミリ波
の場合、ケートパットからケートフィンガーまでの距離
に数十ミクロンの違いがあっても同期動作をしなくなる
おそれがある。
〔問題点を１６？決するための手段〕
本発明は−１−記問題点を解消した）１９ｊ体装置のケ
ートフィンガーパターン形状を提供するもので、その１
段シ、１、゛１′導体基板に〃ｊ竹領領域設け、該活性
領域１−に延在するソース電極とドレイン電極、ゲート
パット１−１およびソース電極とドレイン電極間に延在
するケートフィンガーを具備した高周波宙νｔすＪ果ト
ランジスタにおいて、各ゲートフィンガーとゲートバ・
ノドとはゲート電極引出し電極によっ゛ζ連結され、デ
ー トバソｌ−からゲート引出し電極を経て各ケートフ
ィンガーに至る距離はほぼ均等の長さに形成したことを
特徴とする半導体装置によってなされる。
ートフィンガーパターン形状を提供するもので、その１
段シ、１、゛１′導体基板に〃ｊ竹領領域設け、該活性
領域１−に延在するソース電極とドレイン電極、ゲート
パット１−１およびソース電極とドレイン電極間に延在
するケートフィンガーを具備した高周波宙νｔすＪ果ト
ランジスタにおいて、各ゲートフィンガーとゲートバ・
ノドとはゲート電極引出し電極によっ゛ζ連結され、デ
ー トバソｌ−からゲート引出し電極を経て各ケートフ
ィンガーに至る距離はほぼ均等の長さに形成したことを
特徴とする半導体装置によってなされる。
１記した丁導体装置においては、ゲートパット］に入っ
た電位が同時に各ケートフィンガーに同期して伝わるも
ので、Ｆ ＩＥ Ｔが高周波化され、各ゲートフィンカ
ーの幅が小になりゲートフィンガーの数をふやしたとし
ても、各フィンガーゲートの電位が同期し、高周波Ｆｌ
ｉＴが効率良く動作するものである。
た電位が同時に各ケートフィンガーに同期して伝わるも
ので、Ｆ ＩＥ Ｔが高周波化され、各ゲートフィンカ
ーの幅が小になりゲートフィンガーの数をふやしたとし
ても、各フィンガーゲートの電位が同期し、高周波Ｆｌ
ｉＴが効率良く動作するものである。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図に本発明による高周波ＰＩＥＴのゲートフィンガ
ーのパターン形状が平面図で示され、ごの１・ＩＥＴの
第２図（ｂｌに示すＦＩＥＴとの違いは、ＧａＡｓ基ｆ
ｉ１１に形成したメサパターン２１が４５°領けて逆Ｖ
字型のパターンになっており、それに対応してソース電
極３１、ドレイン電極４１も図示の形状のものとなって
いる。すなわち、それぞれの電極の端部分は前記した逆
Ｖ字形状に合致した形状をとり、またゲートフィンガー
７１ａ、、、７１ｊはソース電極とドレイン電極の間に
配置されている。
ーのパターン形状が平面図で示され、ごの１・ＩＥＴの
第２図（ｂｌに示すＦＩＥＴとの違いは、ＧａＡｓ基ｆ
ｉ１１に形成したメサパターン２１が４５°領けて逆Ｖ
字型のパターンになっており、それに対応してソース電
極３１、ドレイン電極４１も図示の形状のものとなって
いる。すなわち、それぞれの電極の端部分は前記した逆
Ｖ字形状に合致した形状をとり、またゲートフィンガー
７１ａ、、、７１ｊはソース電極とドレイン電極の間に
配置されている。
ゲートフィンガー７１ａ、、、７Ｈの各々とゲートパッ
ド５１までを結ぶためにはゲート引出し電極６１ａ、、
、６１ｇが設けられ、ゲートパッド５１からゲートフィ
ンガー７１ａ、、、７１ｊの各々へ至る距離は等しくな
っている。
ド５１までを結ぶためにはゲート引出し電極６１ａ、、
、６１ｇが設けられ、ゲートパッド５１からゲートフィ
ンガー７１ａ、、、７１ｊの各々へ至る距離は等しくな
っている。
ゲートパッド５１、ソース電極３１、ドレイン電極４１
、ゲートフィンガー７１ａ、、、７１ｊい：いずれも従
来技術によって形成可能であり、ゲート引出し電極Ｅｉ
ｌａ、、、６１ｇも通常の技術で形成されうる。また、
図示の４５°伸いた形状の他に他の形状をとりうるが、
その場合のパターン形状は計算によって設計可能である
。しかし、４５°傾けるパターンは計算と製作とが容易
である点が有利である。
、ゲートフィンガー７１ａ、、、７１ｊい：いずれも従
来技術によって形成可能であり、ゲート引出し電極Ｅｉ
ｌａ、、、６１ｇも通常の技術で形成されうる。また、
図示の４５°伸いた形状の他に他の形状をとりうるが、
その場合のパターン形状は計算によって設計可能である
。しかし、４５°傾けるパターンは計算と製作とが容易
である点が有利である。
以」−説明したように本発明によれば、より高周波化に
対しても各ゲートフィンガーには同期された電位が加え
られ、それらを有効に並列動作させることができる。更
に高周波化が進んでも、デー１−フィンガー幅をより小
にし、その数を増やしつつ、前記した実施例と同様にゲ
ートパッドからの距離を均等にし同様の効果を得ること
ができる。
対しても各ゲートフィンガーには同期された電位が加え
られ、それらを有効に並列動作させることができる。更
に高周波化が進んでも、デー１−フィンガー幅をより小
にし、その数を増やしつつ、前記した実施例と同様にゲ
ートパッドからの距離を均等にし同様の効果を得ること
ができる。
第１図は本発明実施例の平面図、第２図（ａｌとｆｂｌ
は従来のＰＩ！Ｔと高周波ＦＥＴの平面図である。 図中、１１はＧａＡｓ基板、２１はメサパターン（活性
領域）、３１はソース電極、４１はドレイン電極、５１
はゲートパッド、６］ａ、、、６１ｇはケー１、引出し
電極、７１ａ、、、７Ｎはケートフィンガー、をそれぞ
れ示す。 第１図
は従来のＰＩ！Ｔと高周波ＦＥＴの平面図である。 図中、１１はＧａＡｓ基板、２１はメサパターン（活性
領域）、３１はソース電極、４１はドレイン電極、５１
はゲートパッド、６］ａ、、、６１ｇはケー１、引出し
電極、７１ａ、、、７Ｎはケートフィンガー、をそれぞ
れ示す。 第１図
Claims (1)
- 半導体基板に活性領域を設け、該活性領域上に延在す
るソース電極とドレイン電極、ゲートパッド、およびソ
ース電極とドレイン電極間に延在するゲートフィンガー
を具備した高周波電界効果トランジスタにおいて、各ゲ
ートフィンガーとゲートパッドとはゲート電極引出し電
極によって連結され、ゲートパッドからゲート引出し電
極を経て各ゲートフィンガーに至る距離はほぼ均等の長
さに形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22703884A JPS61104674A (ja) | 1984-10-29 | 1984-10-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22703884A JPS61104674A (ja) | 1984-10-29 | 1984-10-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61104674A true JPS61104674A (ja) | 1986-05-22 |
Family
ID=16854550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22703884A Pending JPS61104674A (ja) | 1984-10-29 | 1984-10-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61104674A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5057882A (en) * | 1989-06-30 | 1991-10-15 | Texas Instruments Incorporated | Thermally optimized interdigitated transistor |
| US5210596A (en) * | 1989-06-30 | 1993-05-11 | Texas Instruments Incorporated | Thermally optimized interdigitated transistor |
| FR2911005A1 (fr) * | 2006-12-27 | 2008-07-04 | St Microelectronics Sa | Transistor mos adapte a la tenue de forts courants |
| DE102013208142A1 (de) | 2012-07-11 | 2014-01-16 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
-
1984
- 1984-10-29 JP JP22703884A patent/JPS61104674A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5057882A (en) * | 1989-06-30 | 1991-10-15 | Texas Instruments Incorporated | Thermally optimized interdigitated transistor |
| US5210596A (en) * | 1989-06-30 | 1993-05-11 | Texas Instruments Incorporated | Thermally optimized interdigitated transistor |
| FR2911005A1 (fr) * | 2006-12-27 | 2008-07-04 | St Microelectronics Sa | Transistor mos adapte a la tenue de forts courants |
| US7829958B2 (en) | 2006-12-27 | 2010-11-09 | Stmicroelectronics S. A. | MOS transistor capable of withstanding significant currents |
| DE102013208142A1 (de) | 2012-07-11 | 2014-01-16 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
| US8796697B2 (en) | 2012-07-11 | 2014-08-05 | Mitsubishi Electric Corporation | Semiconductor device including transistor chips having oblique gate electrode fingers |
| DE102013208142B4 (de) | 2012-07-11 | 2019-07-04 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
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