JP2713273B2 - 半導体装置 - Google Patents

半導体装置

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JP2713273B2
JP2713273B2 JP7280856A JP28085695A JP2713273B2 JP 2713273 B2 JP2713273 B2 JP 2713273B2 JP 7280856 A JP7280856 A JP 7280856A JP 28085695 A JP28085695 A JP 28085695A JP 2713273 B2 JP2713273 B2 JP 2713273B2
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【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、超高周波帯、特に
マイクロ波帯以上で動作するガリウム砒素(GaAs)
電界効果トランジスタを有する半導体装置の構造に関す
る。
【0002】
【従来の技術】マイクロ波帯の高出力の電界効果トラン
ジスタ(以下FETと略す)を用いた半導体装置は、例
えば、特開昭62−39074号公報に開示されてお
り、この半導体装置は図2に示すような構造を有する。
【0003】図2はこの半導体装置におけるGaAsF
ETチップの表面パターン図である。単位FET21の
6個から成るセル部22と称するユニットが3個並んで
配置され、セル部22ごとにソースパッド26とゲート
パッド27とドレインパッド28とを有している。これ
らソースパッド26、ゲートパッド27、ドレインパッ
ド28に対する各単位FET21の電気的導通は配線2
3、24、及び25により取られている。
【0004】このように、この半導体装置では、複数の
単位FET21がくし形状に配置され、高周波特性を良
好に保つために各単一FET21が均一動作する事が要
求される。この均一動作を維持する為には、FETチッ
プの給電点(信号入力点)となる1つあるいは複数のゲ
ートパッド27から各単位FET21を経由して取出し
点(信号出力点)である1つあるいは複数のドレインパ
ッド28へ至る複数の経路を進む各信号の位相が同相で
あることが要求される。これを実現するため、この半導
体装置では1つのゲートパッド27及び1つのドレイン
パッド28に接続されている6個の単位FET21で構
成されるセル部22において、ゲートパッド27とドレ
インパッド28とを図示の位置に配置して、ゲートパッ
ド(信号入力点)27から各単位FET21までの経路
長と、各単位FET21からドレインパッド(信号出力
点)28までの経路長との和を、各単位FET21につ
いて互に等しくする方法がとられている。図2ではゲー
トパッド27より、給電された信号は6つの単位FET
21を通り、そのうち3つの信号と残りの3つの信号が
各々別のドレインパッド28を経由してGaAsFET
チップ外へ出力される。
【0005】
【発明が解決しようとする課題】図2の半導体装置で
は、複数の単位FET21を構成する複数の短冊状ドレ
イン電極がドレインバスバーとなる導体パターン29に
より全て接続された後、複数のドレインパッド28に分
割されている。GaAsFETの高出力化を図る際、単
位FET21の数を増加していくが、この際、導体パタ
ーン29の信号入出力方向(図2の矢印Lの方向)に対
する直角方向での長さが長くなり、各々のドレインパッ
ド28に長さの異なるオープンスタブが接続されたこと
になり、各ドレインパッド28毎の定数の異なる回路要
素のアンバランスにより、寄生発振が起ってしまう問題
点があった。
【0006】この寄生発振を抑制するためには、図3に
示すように、ドレイン電極導体パターン31を分割し、
分割したドレイン電極導体パターン31間を抵抗体(例
えば、拡散抵抗又はAuGe/Niアロイ層)35のみ
で接続を行うか、図4に示すように、分割したドレイン
電極導体パターン31間をボンディングワイヤー(例え
ば、Auからなる)36で接続を行い、ドレイン電極導
体パターン(ドレインパッド)31間をDC的にショー
トでかつRF的には高インピーダンスに保つ必要があ
る。なお、図3において、32はゲートパッド、33は
ゲートフィンガー、34はソース電極である。
【0007】しかし、寄生発振を抑制するために、図3
及び図4に示したように、ドレイン電極導体パターン3
1を分割し、分割したドレイン電極導体パターン31間
を抵抗体35やボンディングワイヤー36で接続する構
造を、各信号の位相差が補正できる図2の構造に適用す
る際には、以下の問題点が生じる。
【0008】一つのゲートパッドに接続されるゲート本
数はRF的にバランスを保つため対称となるように偶数
本に選択される。この際、短冊状の電極部の中央がソー
ス電極の場合は、ゲート本数は、4、8、12、…、4
nとなり、中央部がドレイン電極の場合は、ゲート本数
は、6、10、14、…、4n−2となる。但し、nは
2以上の整数である。
【0009】各信号の位相差が補正できる図2の構造に
おいて、ドレインバスバーとしての導体パターン29
を、ドレインパッド28を中心に対称に分割する場合、
ひとつのゲートパッド27に接続されるゲート本数が4
n(nは2以上の整数)本の構成では、図5(図5はn
=2の場合であり、ひとつのゲートパッド27に接続さ
れるゲート本数が8本の場合である。)のように、全て
の短冊状ドレイン電極Dをドレイン電極導体パターン3
1に接続できる。しかしながら、図2の構造において、
ドレインバスバーとしての導体パターン29を、ドレイ
ンパッド28を中心に対称に分割しようとする場合、ひ
とつのゲートパッド27に接続されるゲート本数が(4
n−2)本の構成では、図6(図6はn=3の場合であ
り、ひとつのゲートパッド27に接続されるゲート本数
が10本の場合である。)のように、ドレインバスバー
としてのドレイン電極導体パターン31に接続されない
孤立した短冊状ドレイン電極37が存在してしまうとい
う問題点がある。このような孤立した短冊状ドレイン電
極37からは信号が引き出せない。
【0010】本発明の課題は、1つのゲートパッドに接
続されているゲート数が(4n−2)本である構造の半
導体装置において、各信号の位相差を補正でき、かつ、
寄生発振の抑制効果を達成できる半導体装置を提供する
ことにある。
【0011】
【課題を解決するための手段】本発明によれば、基板上
に並べて形成された4n−2本(但し、nは2以上の整
数)のゲート電極(3)と、前記基板上に前記4n−2
本のゲート電極の中央の二つの間の位置に形成された中
央ドレイン電極(16)と、前記基板上に前記4n−2
本のゲート電極の互に隣接する二つの間の位置に、前記
中央の二つの間の位置から一つ置きに両側にそれぞれ形
成された一対の側部ドレイン電極(D)と、前記基板上
に前記4n−2本のゲート電極の互に隣接する二つの間
の残りの位置にそれぞれ形成されると共に、前記基板上
に前記4n−2本のゲート電極の内の最外側の一対のゲ
ート電極の外側にそれぞれ形成されたソース電極(S)
とを有する複数の電界効果トランジスタを有する半導体
装置において、前記基板上に形成され、前記4n−2本
のゲート電極の一端を互に接続するゲートバスバー
(2)と、前記基板上に形成され、前記ゲートバスバー
の中央位置に接続されたゲートパッド(1)と、前記基
板上に前記4n−2本のゲート電極の他端側に形成さ
れ、前記ゲートパットに最も近い前記中央ドレイン電極
のみに接続された中央ドレインパッド(5)と、前記基
板上に前記4n−2本のゲート電極の他端側に形成さ
れ、前記一対の側部ドレイン電極にそれぞれ接続された
一対の側部ドレインパッド(4)とを有することを特徴
とする半導体装置が得られる。
【0012】更に本発明によれば、前記基板上に形成さ
れ、前記中央ドレインパッドと前記一対の側部ドレイン
パッドの各々との間を接続する一対の抵抗体(9)を更
に含むことを特徴とする半導体装置が得られる。
【0013】また本発明によれば、前記ゲートパッドを
信号入力点とし、前記中央ドレインパッド及び前記一対
の側部ドレインパッドを信号出力点とするとき、前記ゲ
ートパッドから前記中央ドレインパッドへ至る信号の経
路長は、前記ゲートパッド(1)から前記一対の側部ド
レインパッドの各々へ至る信号の経路長に実質的に等し
いことを特徴とする半導体装置が得られる。
【0014】更に本発明によれば、前記基板上に形成さ
れ、前記ソース電極のすべてに共通に接続されたソース
パッド(10)を更に含むことを特徴とする半導体装置
が得られる。
【0015】
【発明の実施の形態】次に本発明の実施例について図面
を参照して説明する。
【0016】図1はGaAsFETを有する本発明の一
実施例による半導体装置の平面図である。図1に示した
本発明の一実施例による半導体装置は、半絶縁性ガリウ
ム砒素(GaAs)基板上に、オーミック接触をもって
設けられたドレイン電極Dおよびソース電極Sとショッ
トキー接触をもって設けられたゲート電極としてのゲー
トフィンガー3が、くし形状に配置されていたGaAs
電界効果トランジスタを有する。この半導体装置では、
ひとつのゲートパッド1に接続されているゲートフィン
ガー3の数が(4n−2)本の場合(但し、nは2以上
の整数であり、図1はn=3の場合であり、ひとつのゲ
ートパッド1に接続されるゲート本数が10本の場合で
ある。)、ドレインバスバーとなる第1のドレインパッ
ド4に接続されずに孤立する短冊状のドレイン電極16
に対し、新しく第2のドレインパッド5を設けている。
【0017】更に第2のドレインパッド5は第1のドレ
インパッド4より半導体チップ端に近い所に位置する。
即ち、第2のドレインパッド5は、1つのゲートパッド
1へ入力された信号の経路が全て等しく、即ち、a→b
→h→jの経路長がa→b→c→d→eの経路長に等し
くなる位置に配置されている。
【0018】詳細には、図1の半導体装置では、能動層
領域8の上に短冊状のソース電極7、ゲートフィンガー
3、短冊状ドレイン電極6により単位FETが構成さ
れ、その単位FETがくし形に配列される。更に、ゲー
トフィンガー3は信号の給電点であるゲートパッド1に
接続され、短冊状のソース電極7はソースパッド10に
接続され、短冊状のドレイン電極6は第1のドレインパ
ッド4か第2のドレインパッド5に接続されている。第
1のドレインパッド4は2つあるゲートパッド1から各
々最も遠い点にあり、信号給電点aから複数の単位FE
Tを経由して信号取出し点eへ行く経路は全て等しい。
例えば、a→b→c→d→eを進む信号とa→b→f→
g→eを進む信号の経路は等しい。この半導体装置で
は、RFバランスを保つため、ドレインバスバー電極部
としての第1のドレインパッド4及び第2のドレインパ
ッド5は分割され、例えば抵抗体(拡散抵抗又はAuG
e/Niアロイ層)9によってのみ接続される構造を取
っており、且つ、1つのゲートパッド1に接続されてい
るゲートフィンガー3の数が10本で、(4n−2)と
なる構成のため、短冊状ドレイン電極6の内、ゲートパ
ッド1に最も近いドレイン電極16はドレインパッド4
より孤立しており、第2のドレインパッド5にAuメッ
キパターンで接続されている。この際、第2のドレイン
パッド5は信号経路a→b→h→jがa→b→c→d→
eと等しくなる位置にあり、且つ第1のドレインパッド
4とは抵抗体9により接続されている。抵抗体9は、短
冊状のドレイン電極6及び短冊状のソース電極7のGe
As基板とのコンタクト層である、例えばAuGe/N
iアロイ層を形成する時は同時形成する。
【0019】例えば、ゲートフィンガー長100μm、
ゲートピッチ14μmの場合、第2のドレインパッド5
は第1のドレインパッド4の位置に対し70μm、即
ち、図1のhとjの距離が70μmとなる位置に配置す
る。
【0020】信号経路の差を信号の波長λの1/16以
内に抑えるように、第1及び第2のドレイン電極4及び
5を配置する事で合成効率の低下を避けられる。
【0021】
【発明の効果】従来の図2の半導体装置では、上述した
ように、RF的アンバランスによって生じる寄生発振が
生じる可能性があるが、本発明によれば、高出力を得る
為に全ゲート幅が大きく、且つ、1つのゲートパッドに
接続されているゲートフィンガー数が(4n−2)本の
構成を取る半導体装置において、寄生発振の抑制効果を
維持したまま、チップ内の伝送経路が低減できる。した
がって、複数経路信号の合成効率がほぼ100%とな
り、出力特性、線形利得及び付加効率の向上が図れる。
【図面の簡単な説明】
【図1】本発明の一実施例による半導体装置の平面図で
ある。
【図2】従来の半導体装置の平面図である。
【図3】図2の半導体装置に適用されるドレイン電極分
割による寄生発振抑制法を説明するための図である。
【図4】図2の半導体装置に適用されるドレイン電極分
割による別の寄生発振抑制法を説明するための図であ
る。
【図5】図2の半導体装置において、ひとつのゲートパ
ッドに接続されるゲート本数が4n(=8)の場合のド
レインバスバーとしての導体パターンを、ドレインパッ
ドを中心に対称に分割した例を示す図である。
【図6】図2の半導体装置において、ひとつのゲートパ
ッドに接続されるゲート本数が(4n−2=10)の場
合のドレインバスバーとしての導体パターンを、ドレイ
ンパッドを中心に対称に分割した例を示す図である。
【符号の説明】
1 ゲートパッド 2 ゲートバスバー 3 ゲートフィンガー 4 第1のドレインパッド 5 第2のドレインパッド 6、16 短冊状のドレイン電極 7 短冊状のソース電極 8 能動層領域 9 抵抗体(拡散抵抗又はAuGe/Niアロイ層) 10 ソースパッド 21 単位FET 22 セル部 23、24、25 配線 26 ソースパッド 27 ゲートパッド 28 ドレインパッド 29 導体パターン 31 ドレイン電極導体パターン 32 ゲートパッド 33 ゲートフィンガー 34 ソース電極 35 抵抗体(拡散抵抗又はAuGe/Niアロイ
層) 36 ボンディングワイヤー 37 孤立した短冊状ドレイン電極

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 基板上に並べて形成された4n−2本
    (但し、nは2以上の整数)のゲート電極(3)と、前
    記基板上に前記4n−2本のゲート電極の中央の二つの
    間の位置に形成された中央ドレイン電極(16)と、前
    記基板上に前記4n−2本のゲート電極の互に隣接する
    二つの間の位置に、前記中央の二つの間の位置から一つ
    置きに両側にそれぞれ形成された一対の側部ドレイン電
    極(D)と、前記基板上に前記4n−2本のゲート電極
    の互に隣接する二つの間の残りの位置にそれぞれ形成さ
    れると共に、前記基板上に前記4n−2本のゲート電極
    の内の最外側の一対のゲート電極の外側にそれぞれ形成
    されたソース電極(S)とを有する複数の電界効果トラ
    ンジスタを有する半導体装置において、前記基板上に形
    成され、前記4n−2本のゲート電極の一端を互に接続
    するゲートバスバー(2)と、前記基板上に形成され、
    前記ゲートバスバーの中央位置に接続されたゲートパッ
    ド(1)と、前記基板上に前記4n−2本のゲート電極
    の他端側に形成され、前記ゲートパットに最も近い前記
    中央ドレイン電極のみに接続された中央ドレインパッド
    (5)と、前記基板上に前記4n−2本のゲート電極の
    他端側に形成され、前記一対の側部ドレイン電極にそれ
    ぞれ接続された一対の側部ドレインパッド(4)とを有
    することを特徴とする半導体装置。
  2. 【請求項2】 前記基板上に形成され、前記中央ドレイ
    ンパッドと前記一対の側部ドレインパッドの各々との間
    を接続する一対の抵抗体(9)を更に含むことを特徴と
    する請求項1に記載の半導体装置。
  3. 【請求項3】 前記ゲートパッドを信号入力点とし、前
    記中央ドレインパッド及び前記一対の側部ドレインパッ
    ドを信号出力点とするとき、前記ゲートパッドから前記
    中央ドレインパッドへ至る信号の経路長は、前記ゲート
    パッド(1)から前記一対の側部ドレインパッドの各々
    へ至る信号の経路長に実質的に等しいことを特徴とする
    請求項1又は2に記載の半導体装置。
  4. 【請求項4】 前記基板上に形成され、前記ソース電極
    のすべてに共通に接続されたソースパッド(10)を更
    に含むことを特徴とする請求項1〜3のいずれかに記載
    の半導体装置。
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