JP2713273B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2713273B2 JP2713273B2 JP7280856A JP28085695A JP2713273B2 JP 2713273 B2 JP2713273 B2 JP 2713273B2 JP 7280856 A JP7280856 A JP 7280856A JP 28085695 A JP28085695 A JP 28085695A JP 2713273 B2 JP2713273 B2 JP 2713273B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- pad
- drain
- electrodes
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、超高周波帯、特に
マイクロ波帯以上で動作するガリウム砒素（ＧａＡｓ）
電界効果トランジスタを有する半導体装置の構造に関す
る。
マイクロ波帯以上で動作するガリウム砒素（ＧａＡｓ）
電界効果トランジスタを有する半導体装置の構造に関す
る。
【０００２】
【従来の技術】マイクロ波帯の高出力の電界効果トラン
ジスタ（以下ＦＥＴと略す）を用いた半導体装置は、例
えば、特開昭６２−３９０７４号公報に開示されてお
り、この半導体装置は図２に示すような構造を有する。
ジスタ（以下ＦＥＴと略す）を用いた半導体装置は、例
えば、特開昭６２−３９０７４号公報に開示されてお
り、この半導体装置は図２に示すような構造を有する。
【０００３】図２はこの半導体装置におけるＧａＡｓＦ
ＥＴチップの表面パターン図である。単位ＦＥＴ２１の
６個から成るセル部２２と称するユニットが３個並んで
配置され、セル部２２ごとにソースパッド２６とゲート
パッド２７とドレインパッド２８とを有している。これ
らソースパッド２６、ゲートパッド２７、ドレインパッ
ド２８に対する各単位ＦＥＴ２１の電気的導通は配線２
３、２４、及び２５により取られている。
ＥＴチップの表面パターン図である。単位ＦＥＴ２１の
６個から成るセル部２２と称するユニットが３個並んで
配置され、セル部２２ごとにソースパッド２６とゲート
パッド２７とドレインパッド２８とを有している。これ
らソースパッド２６、ゲートパッド２７、ドレインパッ
ド２８に対する各単位ＦＥＴ２１の電気的導通は配線２
３、２４、及び２５により取られている。
【０００４】このように、この半導体装置では、複数の
単位ＦＥＴ２１がくし形状に配置され、高周波特性を良
好に保つために各単一ＦＥＴ２１が均一動作する事が要
求される。この均一動作を維持する為には、ＦＥＴチッ
プの給電点（信号入力点）となる１つあるいは複数のゲ
ートパッド２７から各単位ＦＥＴ２１を経由して取出し
点（信号出力点）である１つあるいは複数のドレインパ
ッド２８へ至る複数の経路を進む各信号の位相が同相で
あることが要求される。これを実現するため、この半導
体装置では１つのゲートパッド２７及び１つのドレイン
パッド２８に接続されている６個の単位ＦＥＴ２１で構
成されるセル部２２において、ゲートパッド２７とドレ
インパッド２８とを図示の位置に配置して、ゲートパッ
ド（信号入力点）２７から各単位ＦＥＴ２１までの経路
長と、各単位ＦＥＴ２１からドレインパッド（信号出力
点）２８までの経路長との和を、各単位ＦＥＴ２１につ
いて互に等しくする方法がとられている。図２ではゲー
トパッド２７より、給電された信号は６つの単位ＦＥＴ
２１を通り、そのうち３つの信号と残りの３つの信号が
各々別のドレインパッド２８を経由してＧａＡｓＦＥＴ
チップ外へ出力される。
単位ＦＥＴ２１がくし形状に配置され、高周波特性を良
好に保つために各単一ＦＥＴ２１が均一動作する事が要
求される。この均一動作を維持する為には、ＦＥＴチッ
プの給電点（信号入力点）となる１つあるいは複数のゲ
ートパッド２７から各単位ＦＥＴ２１を経由して取出し
点（信号出力点）である１つあるいは複数のドレインパ
ッド２８へ至る複数の経路を進む各信号の位相が同相で
あることが要求される。これを実現するため、この半導
体装置では１つのゲートパッド２７及び１つのドレイン
パッド２８に接続されている６個の単位ＦＥＴ２１で構
成されるセル部２２において、ゲートパッド２７とドレ
インパッド２８とを図示の位置に配置して、ゲートパッ
ド（信号入力点）２７から各単位ＦＥＴ２１までの経路
長と、各単位ＦＥＴ２１からドレインパッド（信号出力
点）２８までの経路長との和を、各単位ＦＥＴ２１につ
いて互に等しくする方法がとられている。図２ではゲー
トパッド２７より、給電された信号は６つの単位ＦＥＴ
２１を通り、そのうち３つの信号と残りの３つの信号が
各々別のドレインパッド２８を経由してＧａＡｓＦＥＴ
チップ外へ出力される。
【０００５】
【発明が解決しようとする課題】図２の半導体装置で
は、複数の単位ＦＥＴ２１を構成する複数の短冊状ドレ
イン電極がドレインバスバーとなる導体パターン２９に
より全て接続された後、複数のドレインパッド２８に分
割されている。ＧａＡｓＦＥＴの高出力化を図る際、単
位ＦＥＴ２１の数を増加していくが、この際、導体パタ
ーン２９の信号入出力方向（図２の矢印Ｌの方向）に対
する直角方向での長さが長くなり、各々のドレインパッ
ド２８に長さの異なるオープンスタブが接続されたこと
になり、各ドレインパッド２８毎の定数の異なる回路要
素のアンバランスにより、寄生発振が起ってしまう問題
点があった。
は、複数の単位ＦＥＴ２１を構成する複数の短冊状ドレ
イン電極がドレインバスバーとなる導体パターン２９に
より全て接続された後、複数のドレインパッド２８に分
割されている。ＧａＡｓＦＥＴの高出力化を図る際、単
位ＦＥＴ２１の数を増加していくが、この際、導体パタ
ーン２９の信号入出力方向（図２の矢印Ｌの方向）に対
する直角方向での長さが長くなり、各々のドレインパッ
ド２８に長さの異なるオープンスタブが接続されたこと
になり、各ドレインパッド２８毎の定数の異なる回路要
素のアンバランスにより、寄生発振が起ってしまう問題
点があった。
【０００６】この寄生発振を抑制するためには、図３に
示すように、ドレイン電極導体パターン３１を分割し、
分割したドレイン電極導体パターン３１間を抵抗体（例
えば、拡散抵抗又はＡｕＧｅ／Ｎｉアロイ層）３５のみ
で接続を行うか、図４に示すように、分割したドレイン
電極導体パターン３１間をボンディングワイヤー（例え
ば、Ａｕからなる）３６で接続を行い、ドレイン電極導
体パターン（ドレインパッド）３１間をＤＣ的にショー
トでかつＲＦ的には高インピーダンスに保つ必要があ
る。なお、図３において、３２はゲートパッド、３３は
ゲートフィンガー、３４はソース電極である。
示すように、ドレイン電極導体パターン３１を分割し、
分割したドレイン電極導体パターン３１間を抵抗体（例
えば、拡散抵抗又はＡｕＧｅ／Ｎｉアロイ層）３５のみ
で接続を行うか、図４に示すように、分割したドレイン
電極導体パターン３１間をボンディングワイヤー（例え
ば、Ａｕからなる）３６で接続を行い、ドレイン電極導
体パターン（ドレインパッド）３１間をＤＣ的にショー
トでかつＲＦ的には高インピーダンスに保つ必要があ
る。なお、図３において、３２はゲートパッド、３３は
ゲートフィンガー、３４はソース電極である。
【０００７】しかし、寄生発振を抑制するために、図３
及び図４に示したように、ドレイン電極導体パターン３
１を分割し、分割したドレイン電極導体パターン３１間
を抵抗体３５やボンディングワイヤー３６で接続する構
造を、各信号の位相差が補正できる図２の構造に適用す
る際には、以下の問題点が生じる。
及び図４に示したように、ドレイン電極導体パターン３
１を分割し、分割したドレイン電極導体パターン３１間
を抵抗体３５やボンディングワイヤー３６で接続する構
造を、各信号の位相差が補正できる図２の構造に適用す
る際には、以下の問題点が生じる。
【０００８】一つのゲートパッドに接続されるゲート本
数はＲＦ的にバランスを保つため対称となるように偶数
本に選択される。この際、短冊状の電極部の中央がソー
ス電極の場合は、ゲート本数は、４、８、１２、…、４
ｎとなり、中央部がドレイン電極の場合は、ゲート本数
は、６、１０、１４、…、４ｎ−２となる。但し、ｎは
２以上の整数である。
数はＲＦ的にバランスを保つため対称となるように偶数
本に選択される。この際、短冊状の電極部の中央がソー
ス電極の場合は、ゲート本数は、４、８、１２、…、４
ｎとなり、中央部がドレイン電極の場合は、ゲート本数
は、６、１０、１４、…、４ｎ−２となる。但し、ｎは
２以上の整数である。
【０００９】各信号の位相差が補正できる図２の構造に
おいて、ドレインバスバーとしての導体パターン２９
を、ドレインパッド２８を中心に対称に分割する場合、
ひとつのゲートパッド２７に接続されるゲート本数が４
ｎ（ｎは２以上の整数）本の構成では、図５（図５はｎ
＝２の場合であり、ひとつのゲートパッド２７に接続さ
れるゲート本数が８本の場合である。）のように、全て
の短冊状ドレイン電極Ｄをドレイン電極導体パターン３
１に接続できる。しかしながら、図２の構造において、
ドレインバスバーとしての導体パターン２９を、ドレイ
ンパッド２８を中心に対称に分割しようとする場合、ひ
とつのゲートパッド２７に接続されるゲート本数が（４
ｎ−２）本の構成では、図６（図６はｎ＝３の場合であ
り、ひとつのゲートパッド２７に接続されるゲート本数
が１０本の場合である。）のように、ドレインバスバー
としてのドレイン電極導体パターン３１に接続されない
孤立した短冊状ドレイン電極３７が存在してしまうとい
う問題点がある。このような孤立した短冊状ドレイン電
極３７からは信号が引き出せない。
おいて、ドレインバスバーとしての導体パターン２９
を、ドレインパッド２８を中心に対称に分割する場合、
ひとつのゲートパッド２７に接続されるゲート本数が４
ｎ（ｎは２以上の整数）本の構成では、図５（図５はｎ
＝２の場合であり、ひとつのゲートパッド２７に接続さ
れるゲート本数が８本の場合である。）のように、全て
の短冊状ドレイン電極Ｄをドレイン電極導体パターン３
１に接続できる。しかしながら、図２の構造において、
ドレインバスバーとしての導体パターン２９を、ドレイ
ンパッド２８を中心に対称に分割しようとする場合、ひ
とつのゲートパッド２７に接続されるゲート本数が（４
ｎ−２）本の構成では、図６（図６はｎ＝３の場合であ
り、ひとつのゲートパッド２７に接続されるゲート本数
が１０本の場合である。）のように、ドレインバスバー
としてのドレイン電極導体パターン３１に接続されない
孤立した短冊状ドレイン電極３７が存在してしまうとい
う問題点がある。このような孤立した短冊状ドレイン電
極３７からは信号が引き出せない。
【００１０】本発明の課題は、１つのゲートパッドに接
続されているゲート数が（４ｎ−２）本である構造の半
導体装置において、各信号の位相差を補正でき、かつ、
寄生発振の抑制効果を達成できる半導体装置を提供する
ことにある。
続されているゲート数が（４ｎ−２）本である構造の半
導体装置において、各信号の位相差を補正でき、かつ、
寄生発振の抑制効果を達成できる半導体装置を提供する
ことにある。
【００１１】
【課題を解決するための手段】本発明によれば、基板上
に並べて形成された４ｎ−２本（但し、ｎは２以上の整
数）のゲート電極（３）と、前記基板上に前記４ｎ−２
本のゲート電極の中央の二つの間の位置に形成された中
央ドレイン電極（１６）と、前記基板上に前記４ｎ−２
本のゲート電極の互に隣接する二つの間の位置に、前記
中央の二つの間の位置から一つ置きに両側にそれぞれ形
成された一対の側部ドレイン電極（Ｄ）と、前記基板上
に前記４ｎ−２本のゲート電極の互に隣接する二つの間
の残りの位置にそれぞれ形成されると共に、前記基板上
に前記４ｎ−２本のゲート電極の内の最外側の一対のゲ
ート電極の外側にそれぞれ形成されたソース電極（Ｓ）
とを有する複数の電界効果トランジスタを有する半導体
装置において、前記基板上に形成され、前記４ｎ−２本
のゲート電極の一端を互に接続するゲートバスバー
（２）と、前記基板上に形成され、前記ゲートバスバー
の中央位置に接続されたゲートパッド（１）と、前記基
板上に前記４ｎ−２本のゲート電極の他端側に形成さ
れ、前記ゲートパットに最も近い前記中央ドレイン電極
のみに接続された中央ドレインパッド（５）と、前記基
板上に前記４ｎ−２本のゲート電極の他端側に形成さ
れ、前記一対の側部ドレイン電極にそれぞれ接続された
一対の側部ドレインパッド（４）とを有することを特徴
とする半導体装置が得られる。
に並べて形成された４ｎ−２本（但し、ｎは２以上の整
数）のゲート電極（３）と、前記基板上に前記４ｎ−２
本のゲート電極の中央の二つの間の位置に形成された中
央ドレイン電極（１６）と、前記基板上に前記４ｎ−２
本のゲート電極の互に隣接する二つの間の位置に、前記
中央の二つの間の位置から一つ置きに両側にそれぞれ形
成された一対の側部ドレイン電極（Ｄ）と、前記基板上
に前記４ｎ−２本のゲート電極の互に隣接する二つの間
の残りの位置にそれぞれ形成されると共に、前記基板上
に前記４ｎ−２本のゲート電極の内の最外側の一対のゲ
ート電極の外側にそれぞれ形成されたソース電極（Ｓ）
とを有する複数の電界効果トランジスタを有する半導体
装置において、前記基板上に形成され、前記４ｎ−２本
のゲート電極の一端を互に接続するゲートバスバー
（２）と、前記基板上に形成され、前記ゲートバスバー
の中央位置に接続されたゲートパッド（１）と、前記基
板上に前記４ｎ−２本のゲート電極の他端側に形成さ
れ、前記ゲートパットに最も近い前記中央ドレイン電極
のみに接続された中央ドレインパッド（５）と、前記基
板上に前記４ｎ−２本のゲート電極の他端側に形成さ
れ、前記一対の側部ドレイン電極にそれぞれ接続された
一対の側部ドレインパッド（４）とを有することを特徴
とする半導体装置が得られる。
【００１２】更に本発明によれば、前記基板上に形成さ
れ、前記中央ドレインパッドと前記一対の側部ドレイン
パッドの各々との間を接続する一対の抵抗体（９）を更
に含むことを特徴とする半導体装置が得られる。
れ、前記中央ドレインパッドと前記一対の側部ドレイン
パッドの各々との間を接続する一対の抵抗体（９）を更
に含むことを特徴とする半導体装置が得られる。
【００１３】また本発明によれば、前記ゲートパッドを
信号入力点とし、前記中央ドレインパッド及び前記一対
の側部ドレインパッドを信号出力点とするとき、前記ゲ
ートパッドから前記中央ドレインパッドへ至る信号の経
路長は、前記ゲートパッド（１）から前記一対の側部ド
レインパッドの各々へ至る信号の経路長に実質的に等し
いことを特徴とする半導体装置が得られる。
信号入力点とし、前記中央ドレインパッド及び前記一対
の側部ドレインパッドを信号出力点とするとき、前記ゲ
ートパッドから前記中央ドレインパッドへ至る信号の経
路長は、前記ゲートパッド（１）から前記一対の側部ド
レインパッドの各々へ至る信号の経路長に実質的に等し
いことを特徴とする半導体装置が得られる。
【００１４】更に本発明によれば、前記基板上に形成さ
れ、前記ソース電極のすべてに共通に接続されたソース
パッド（１０）を更に含むことを特徴とする半導体装置
が得られる。
れ、前記ソース電極のすべてに共通に接続されたソース
パッド（１０）を更に含むことを特徴とする半導体装置
が得られる。
【００１５】
【発明の実施の形態】次に本発明の実施例について図面
を参照して説明する。
を参照して説明する。
【００１６】図１はＧａＡｓＦＥＴを有する本発明の一
実施例による半導体装置の平面図である。図１に示した
本発明の一実施例による半導体装置は、半絶縁性ガリウ
ム砒素（ＧａＡｓ）基板上に、オーミック接触をもって
設けられたドレイン電極Ｄおよびソース電極Ｓとショッ
トキー接触をもって設けられたゲート電極としてのゲー
トフィンガー３が、くし形状に配置されていたＧａＡｓ
電界効果トランジスタを有する。この半導体装置では、
ひとつのゲートパッド１に接続されているゲートフィン
ガー３の数が（４ｎ−２）本の場合（但し、ｎは２以上
の整数であり、図１はｎ＝３の場合であり、ひとつのゲ
ートパッド１に接続されるゲート本数が１０本の場合で
ある。）、ドレインバスバーとなる第１のドレインパッ
ド４に接続されずに孤立する短冊状のドレイン電極１６
に対し、新しく第２のドレインパッド５を設けている。
実施例による半導体装置の平面図である。図１に示した
本発明の一実施例による半導体装置は、半絶縁性ガリウ
ム砒素（ＧａＡｓ）基板上に、オーミック接触をもって
設けられたドレイン電極Ｄおよびソース電極Ｓとショッ
トキー接触をもって設けられたゲート電極としてのゲー
トフィンガー３が、くし形状に配置されていたＧａＡｓ
電界効果トランジスタを有する。この半導体装置では、
ひとつのゲートパッド１に接続されているゲートフィン
ガー３の数が（４ｎ−２）本の場合（但し、ｎは２以上
の整数であり、図１はｎ＝３の場合であり、ひとつのゲ
ートパッド１に接続されるゲート本数が１０本の場合で
ある。）、ドレインバスバーとなる第１のドレインパッ
ド４に接続されずに孤立する短冊状のドレイン電極１６
に対し、新しく第２のドレインパッド５を設けている。
【００１７】更に第２のドレインパッド５は第１のドレ
インパッド４より半導体チップ端に近い所に位置する。
即ち、第２のドレインパッド５は、１つのゲートパッド
１へ入力された信号の経路が全て等しく、即ち、ａ→ｂ
→ｈ→ｊの経路長がａ→ｂ→ｃ→ｄ→ｅの経路長に等し
くなる位置に配置されている。
インパッド４より半導体チップ端に近い所に位置する。
即ち、第２のドレインパッド５は、１つのゲートパッド
１へ入力された信号の経路が全て等しく、即ち、ａ→ｂ
→ｈ→ｊの経路長がａ→ｂ→ｃ→ｄ→ｅの経路長に等し
くなる位置に配置されている。
【００１８】詳細には、図１の半導体装置では、能動層
領域８の上に短冊状のソース電極７、ゲートフィンガー
３、短冊状ドレイン電極６により単位ＦＥＴが構成さ
れ、その単位ＦＥＴがくし形に配列される。更に、ゲー
トフィンガー３は信号の給電点であるゲートパッド１に
接続され、短冊状のソース電極７はソースパッド１０に
接続され、短冊状のドレイン電極６は第１のドレインパ
ッド４か第２のドレインパッド５に接続されている。第
１のドレインパッド４は２つあるゲートパッド１から各
々最も遠い点にあり、信号給電点ａから複数の単位ＦＥ
Ｔを経由して信号取出し点ｅへ行く経路は全て等しい。
例えば、ａ→ｂ→ｃ→ｄ→ｅを進む信号とａ→ｂ→ｆ→
ｇ→ｅを進む信号の経路は等しい。この半導体装置で
は、ＲＦバランスを保つため、ドレインバスバー電極部
としての第１のドレインパッド４及び第２のドレインパ
ッド５は分割され、例えば抵抗体（拡散抵抗又はＡｕＧ
ｅ／Ｎｉアロイ層）９によってのみ接続される構造を取
っており、且つ、１つのゲートパッド１に接続されてい
るゲートフィンガー３の数が１０本で、（４ｎ−２）と
なる構成のため、短冊状ドレイン電極６の内、ゲートパ
ッド１に最も近いドレイン電極１６はドレインパッド４
より孤立しており、第２のドレインパッド５にＡｕメッ
キパターンで接続されている。この際、第２のドレイン
パッド５は信号経路ａ→ｂ→ｈ→ｊがａ→ｂ→ｃ→ｄ→
ｅと等しくなる位置にあり、且つ第１のドレインパッド
４とは抵抗体９により接続されている。抵抗体９は、短
冊状のドレイン電極６及び短冊状のソース電極７のＧｅ
Ａｓ基板とのコンタクト層である、例えばＡｕＧｅ／Ｎ
ｉアロイ層を形成する時は同時形成する。
領域８の上に短冊状のソース電極７、ゲートフィンガー
３、短冊状ドレイン電極６により単位ＦＥＴが構成さ
れ、その単位ＦＥＴがくし形に配列される。更に、ゲー
トフィンガー３は信号の給電点であるゲートパッド１に
接続され、短冊状のソース電極７はソースパッド１０に
接続され、短冊状のドレイン電極６は第１のドレインパ
ッド４か第２のドレインパッド５に接続されている。第
１のドレインパッド４は２つあるゲートパッド１から各
々最も遠い点にあり、信号給電点ａから複数の単位ＦＥ
Ｔを経由して信号取出し点ｅへ行く経路は全て等しい。
例えば、ａ→ｂ→ｃ→ｄ→ｅを進む信号とａ→ｂ→ｆ→
ｇ→ｅを進む信号の経路は等しい。この半導体装置で
は、ＲＦバランスを保つため、ドレインバスバー電極部
としての第１のドレインパッド４及び第２のドレインパ
ッド５は分割され、例えば抵抗体（拡散抵抗又はＡｕＧ
ｅ／Ｎｉアロイ層）９によってのみ接続される構造を取
っており、且つ、１つのゲートパッド１に接続されてい
るゲートフィンガー３の数が１０本で、（４ｎ−２）と
なる構成のため、短冊状ドレイン電極６の内、ゲートパ
ッド１に最も近いドレイン電極１６はドレインパッド４
より孤立しており、第２のドレインパッド５にＡｕメッ
キパターンで接続されている。この際、第２のドレイン
パッド５は信号経路ａ→ｂ→ｈ→ｊがａ→ｂ→ｃ→ｄ→
ｅと等しくなる位置にあり、且つ第１のドレインパッド
４とは抵抗体９により接続されている。抵抗体９は、短
冊状のドレイン電極６及び短冊状のソース電極７のＧｅ
Ａｓ基板とのコンタクト層である、例えばＡｕＧｅ／Ｎ
ｉアロイ層を形成する時は同時形成する。
【００１９】例えば、ゲートフィンガー長１００μｍ、
ゲートピッチ１４μｍの場合、第２のドレインパッド５
は第１のドレインパッド４の位置に対し７０μｍ、即
ち、図１のｈとｊの距離が７０μｍとなる位置に配置す
る。
ゲートピッチ１４μｍの場合、第２のドレインパッド５
は第１のドレインパッド４の位置に対し７０μｍ、即
ち、図１のｈとｊの距離が７０μｍとなる位置に配置す
る。
【００２０】信号経路の差を信号の波長λの１／１６以
内に抑えるように、第１及び第２のドレイン電極４及び
５を配置する事で合成効率の低下を避けられる。
内に抑えるように、第１及び第２のドレイン電極４及び
５を配置する事で合成効率の低下を避けられる。
【００２１】
【発明の効果】従来の図２の半導体装置では、上述した
ように、ＲＦ的アンバランスによって生じる寄生発振が
生じる可能性があるが、本発明によれば、高出力を得る
為に全ゲート幅が大きく、且つ、１つのゲートパッドに
接続されているゲートフィンガー数が（４ｎ−２）本の
構成を取る半導体装置において、寄生発振の抑制効果を
維持したまま、チップ内の伝送経路が低減できる。した
がって、複数経路信号の合成効率がほぼ１００％とな
り、出力特性、線形利得及び付加効率の向上が図れる。
ように、ＲＦ的アンバランスによって生じる寄生発振が
生じる可能性があるが、本発明によれば、高出力を得る
為に全ゲート幅が大きく、且つ、１つのゲートパッドに
接続されているゲートフィンガー数が（４ｎ−２）本の
構成を取る半導体装置において、寄生発振の抑制効果を
維持したまま、チップ内の伝送経路が低減できる。した
がって、複数経路信号の合成効率がほぼ１００％とな
り、出力特性、線形利得及び付加効率の向上が図れる。
【図１】本発明の一実施例による半導体装置の平面図で
ある。
ある。
【図２】従来の半導体装置の平面図である。
【図３】図２の半導体装置に適用されるドレイン電極分
割による寄生発振抑制法を説明するための図である。
割による寄生発振抑制法を説明するための図である。
【図４】図２の半導体装置に適用されるドレイン電極分
割による別の寄生発振抑制法を説明するための図であ
る。
割による別の寄生発振抑制法を説明するための図であ
る。
【図５】図２の半導体装置において、ひとつのゲートパ
ッドに接続されるゲート本数が４ｎ（＝８）の場合のド
レインバスバーとしての導体パターンを、ドレインパッ
ドを中心に対称に分割した例を示す図である。
ッドに接続されるゲート本数が４ｎ（＝８）の場合のド
レインバスバーとしての導体パターンを、ドレインパッ
ドを中心に対称に分割した例を示す図である。
【図６】図２の半導体装置において、ひとつのゲートパ
ッドに接続されるゲート本数が（４ｎ−２＝１０）の場
合のドレインバスバーとしての導体パターンを、ドレイ
ンパッドを中心に対称に分割した例を示す図である。
ッドに接続されるゲート本数が（４ｎ−２＝１０）の場
合のドレインバスバーとしての導体パターンを、ドレイ
ンパッドを中心に対称に分割した例を示す図である。
１ ゲートパッド ２ ゲートバスバー ３ ゲートフィンガー ４ 第１のドレインパッド ５ 第２のドレインパッド ６、１６ 短冊状のドレイン電極 ７ 短冊状のソース電極 ８ 能動層領域 ９ 抵抗体（拡散抵抗又はＡｕＧｅ／Ｎｉアロイ層） １０ ソースパッド ２１ 単位ＦＥＴ ２２ セル部 ２３、２４、２５ 配線 ２６ ソースパッド ２７ ゲートパッド ２８ ドレインパッド ２９ 導体パターン ３１ ドレイン電極導体パターン ３２ ゲートパッド ３３ ゲートフィンガー ３４ ソース電極 ３５ 抵抗体（拡散抵抗又はＡｕＧｅ／Ｎｉアロイ
層） ３６ ボンディングワイヤー ３７ 孤立した短冊状ドレイン電極
層） ３６ ボンディングワイヤー ３７ 孤立した短冊状ドレイン電極
Claims (4)
- 【請求項１】 基板上に並べて形成された４ｎ−２本
（但し、ｎは２以上の整数）のゲート電極（３）と、前
記基板上に前記４ｎ−２本のゲート電極の中央の二つの
間の位置に形成された中央ドレイン電極（１６）と、前
記基板上に前記４ｎ−２本のゲート電極の互に隣接する
二つの間の位置に、前記中央の二つの間の位置から一つ
置きに両側にそれぞれ形成された一対の側部ドレイン電
極（Ｄ）と、前記基板上に前記４ｎ−２本のゲート電極
の互に隣接する二つの間の残りの位置にそれぞれ形成さ
れると共に、前記基板上に前記４ｎ−２本のゲート電極
の内の最外側の一対のゲート電極の外側にそれぞれ形成
されたソース電極（Ｓ）とを有する複数の電界効果トラ
ンジスタを有する半導体装置において、前記基板上に形
成され、前記４ｎ−２本のゲート電極の一端を互に接続
するゲートバスバー（２）と、前記基板上に形成され、
前記ゲートバスバーの中央位置に接続されたゲートパッ
ド（１）と、前記基板上に前記４ｎ−２本のゲート電極
の他端側に形成され、前記ゲートパットに最も近い前記
中央ドレイン電極のみに接続された中央ドレインパッド
（５）と、前記基板上に前記４ｎ−２本のゲート電極の
他端側に形成され、前記一対の側部ドレイン電極にそれ
ぞれ接続された一対の側部ドレインパッド（４）とを有
することを特徴とする半導体装置。 - 【請求項２】 前記基板上に形成され、前記中央ドレイ
ンパッドと前記一対の側部ドレインパッドの各々との間
を接続する一対の抵抗体（９）を更に含むことを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 前記ゲートパッドを信号入力点とし、前
記中央ドレインパッド及び前記一対の側部ドレインパッ
ドを信号出力点とするとき、前記ゲートパッドから前記
中央ドレインパッドへ至る信号の経路長は、前記ゲート
パッド（１）から前記一対の側部ドレインパッドの各々
へ至る信号の経路長に実質的に等しいことを特徴とする
請求項１又は２に記載の半導体装置。 - 【請求項４】 前記基板上に形成され、前記ソース電極
のすべてに共通に接続されたソースパッド（１０）を更
に含むことを特徴とする請求項１〜３のいずれかに記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7280856A JP2713273B2 (ja) | 1995-10-27 | 1995-10-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7280856A JP2713273B2 (ja) | 1995-10-27 | 1995-10-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129652A JPH09129652A (ja) | 1997-05-16 |
| JP2713273B2 true JP2713273B2 (ja) | 1998-02-16 |
Family
ID=17630936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7280856A Expired - Fee Related JP2713273B2 (ja) | 1995-10-27 | 1995-10-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2713273B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012182438A (ja) * | 2011-02-08 | 2012-09-20 | Toshiba Corp | 半導体装置 |
| JP2014022417A (ja) * | 2012-07-12 | 2014-02-03 | Toshiba Corp | 半導体装置 |
-
1995
- 1995-10-27 JP JP7280856A patent/JP2713273B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09129652A (ja) | 1997-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6900482B2 (en) | Semiconductor device having divided active regions with comb-teeth electrodes thereon | |
| US5883407A (en) | Semiconductor device | |
| US6020613A (en) | Field effect transistor array including resistive interconnections | |
| JP5658874B2 (ja) | 高周波半導体装置 | |
| JP7132419B2 (ja) | 改善されたドレイン相互接続部及び／又はゲート相互接続部、並びにフィンガ構造 | |
| JP2629643B2 (ja) | 電界効果トランジスタ | |
| US20170077012A1 (en) | Amplifier | |
| US20050133829A1 (en) | High-frequency semiconductor device | |
| US5185534A (en) | Monolithic parallel connected transistor structure | |
| JP2713273B2 (ja) | 半導体装置 | |
| JPH088460B2 (ja) | 奇数のトランジスタチップからマイクロ波電力を分割／結合する装置及び方法 | |
| EP0950263B1 (en) | A high power prematched mmic transistor with improved ground potential continuity | |
| KR20200062938A (ko) | 스택된 전계효과트랜지스터(fet)를 갖는 반도체 디바이스 | |
| US6201283B1 (en) | Field effect transistor with double sided airbridge | |
| JP2504503B2 (ja) | 半導体素子 | |
| JP2576773B2 (ja) | マルチフィンガー型電界効果トランジスタ | |
| JPS6228788Y2 (ja) | ||
| US11842996B2 (en) | Transistor with odd-mode oscillation stabilization circuit | |
| JPH0729918A (ja) | 高周波電界効果トランジスタ | |
| US4786881A (en) | Amplifier with integrated feedback network | |
| JPH1022302A (ja) | 高周波半導体デバイス | |
| US20230268343A1 (en) | Semiconductor device | |
| JPH0547983B2 (ja) | ||
| JPH07120906B2 (ja) | マイクロ波ミリ波高出力トランジスタ | |
| JPH05110355A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970930 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081031 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091031 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091031 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101031 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101031 Year of fee payment: 13 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101031 Year of fee payment: 13 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121031 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |