JP2669392B2 - 半導体装置およびその実装構造 - Google Patents
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に高周波
における高出力用ＧａＡｓ電界効果型トランジスタ（Ｆ
ＥＴ）あるいはバイポーラトランジスタの構造ならびに
その実装構造に関するものである。
における高出力用ＧａＡｓ電界効果型トランジスタ（Ｆ
ＥＴ）あるいはバイポーラトランジスタの構造ならびに
その実装構造に関するものである。
【０００２】
【従来の技術】高出力ＦＥＴでは出力を増加させるため
にはゲート幅の増加が必要となる。そのためゲートフィ
ンガーを並列に形成する櫛形ゲート構造（インターディ
ジット構造）が採用されている。図５（ａ）は、この種
従来の高出力ＭＥＳＦＥＴの平面図である。同図に示さ
れるように、ゲート電極パッド１に接続されたゲートバ
スバー２が図の左右方向に延在しており、このバスバー
から垂直にゲート電極フィンガー３が引き出されてい
る。このゲート電極フィンガー３を挟んで、ソース電極
フィンガー１４とドレイン電極フィンガー６とが交互に
配置されている。ドレイン電極フィンガー６とソース電
極フィンガー１４とはそれぞれ図の上下に配置されたド
レイン電極パッド４とソース電極パッド７から引き出さ
れている。ソース電極フィンガー１４とゲートバスバー
２との交差部では、ソース電極フィンガー１４上にＳｉ
Ｏ2 膜等の絶縁膜あるいはエアギャップを介してゲート
バスバーが形成されている。
にはゲート幅の増加が必要となる。そのためゲートフィ
ンガーを並列に形成する櫛形ゲート構造（インターディ
ジット構造）が採用されている。図５（ａ）は、この種
従来の高出力ＭＥＳＦＥＴの平面図である。同図に示さ
れるように、ゲート電極パッド１に接続されたゲートバ
スバー２が図の左右方向に延在しており、このバスバー
から垂直にゲート電極フィンガー３が引き出されてい
る。このゲート電極フィンガー３を挟んで、ソース電極
フィンガー１４とドレイン電極フィンガー６とが交互に
配置されている。ドレイン電極フィンガー６とソース電
極フィンガー１４とはそれぞれ図の上下に配置されたド
レイン電極パッド４とソース電極パッド７から引き出さ
れている。ソース電極フィンガー１４とゲートバスバー
２との交差部では、ソース電極フィンガー１４上にＳｉ
Ｏ2 膜等の絶縁膜あるいはエアギャップを介してゲート
バスバーが形成されている。
【０００３】この構造のＦＥＴでは、出力向上のために
はフィンガー本数を増やすことが、すなわち、図示され
た構造の横方向の繰り返し回数を増加させることが有効
であるが、必要以上に増やすとチップ横幅が長くなり、
パッケージ容量の増大や組立時のチップそりなどの問題
が生じる。これに対処するものとして、単位フィンガー
長を伸ばす方法が採られるが、単純にフィンガー長を伸
ばしていくと、ゲート抵抗の増大、および伝搬遅延によ
るロスなどから高周波特性が劣化するおそれがある。
はフィンガー本数を増やすことが、すなわち、図示され
た構造の横方向の繰り返し回数を増加させることが有効
であるが、必要以上に増やすとチップ横幅が長くなり、
パッケージ容量の増大や組立時のチップそりなどの問題
が生じる。これに対処するものとして、単位フィンガー
長を伸ばす方法が採られるが、単純にフィンガー長を伸
ばしていくと、ゲート抵抗の増大、および伝搬遅延によ
るロスなどから高周波特性が劣化するおそれがある。
【０００４】そこで提案されたのが、図５（ｂ）に示
す、ゲート給電用バスバーを中心におき両側に櫛形のゲ
ート電極フィンガーを配置する構造である。すなわち、
この従来例では、ゲート電極パッド１よりゲートバスバ
ー２が引き出され、このゲートバスバー２から上下両方
向にゲート電極フィンガー３が延びている。そして、こ
のゲート電極フィンガー３を挟んで、ソース電極８とド
レイン電極フィンガー６とが交互に配置されている。各
ドレイン電極フィンガー６は、図の上下に配置されたド
レイン電極パッド４により並列に接続され、また、ソー
ス電極８は、ソース電極パッド７からゲートバスバーに
平行に引き出されたソースリード１５により並列の接続
されている。ソースリード１５と、ゲート電極フィンガ
ー３およびドレイン電極フィンガー６との間はエアギャ
ップにより絶縁されている。
す、ゲート給電用バスバーを中心におき両側に櫛形のゲ
ート電極フィンガーを配置する構造である。すなわち、
この従来例では、ゲート電極パッド１よりゲートバスバ
ー２が引き出され、このゲートバスバー２から上下両方
向にゲート電極フィンガー３が延びている。そして、こ
のゲート電極フィンガー３を挟んで、ソース電極８とド
レイン電極フィンガー６とが交互に配置されている。各
ドレイン電極フィンガー６は、図の上下に配置されたド
レイン電極パッド４により並列に接続され、また、ソー
ス電極８は、ソース電極パッド７からゲートバスバーに
平行に引き出されたソースリード１５により並列の接続
されている。ソースリード１５と、ゲート電極フィンガ
ー３およびドレイン電極フィンガー６との間はエアギャ
ップにより絶縁されている。
【０００５】
【発明が解決しようとする課題】上述の図５（ｂ）に示
した従来例では、特に高出力化されたときには、ゲート
電極パッドからバスバーを通して各ゲート電極フィンガ
ーに至るまでの距離が大きく異なるようになるため、伝
搬位相差が生じ、ＦＥＴの動作がアンバランスになるお
それがある。そのため高周波的に異常動作を引き起こし
たり、特性を劣化させる可能性が生じる。したがって、
この発明の目的とするところは、半導体装置の高出力化
を基板を過度に細長くすることなく、かつ、ゲート電極
パッドから各ゲート電極フィンガーまでの距離の差を大
きくすることなく達成しうるようにすることである。
した従来例では、特に高出力化されたときには、ゲート
電極パッドからバスバーを通して各ゲート電極フィンガ
ーに至るまでの距離が大きく異なるようになるため、伝
搬位相差が生じ、ＦＥＴの動作がアンバランスになるお
それがある。そのため高周波的に異常動作を引き起こし
たり、特性を劣化させる可能性が生じる。したがって、
この発明の目的とするところは、半導体装置の高出力化
を基板を過度に細長くすることなく、かつ、ゲート電極
パッドから各ゲート電極フィンガーまでの距離の差を大
きくすることなく達成しうるようにすることである。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、チップ中央部に形成された制御電
極用パッド（１）と、該制御電極用パッドの両側に平行
に配置され該制御電極用パッドに接続された制御電極バ
スバー（２）と、それぞれの制御電極バスバーから直角
に引き出された複数のフィンガー状制御電極（３）と、
該フィンガー状制御電極を挾んで交互に形成された第
１、第２の主電極（８、６）と、前記フィンガー状制御
電極および前記第２の主電極を跨ぎ、複数の第１の主電
極を並列に接続する第１の主電極用パッド（７）と、前
記制御電極バスバーに平行にチップの両側にそれぞれ配
置され、前記第２の主電極を並列に接続する第２の主電
極用パッド（４）と、を有する半導体装置（１００）、
が提供される。そして、好ましくは、前記第２の主電極
用パッド（４）は、バイアホール（５）を介して基板裏
面に形成された導電体（１０）に接続される。
め、本発明によれば、チップ中央部に形成された制御電
極用パッド（１）と、該制御電極用パッドの両側に平行
に配置され該制御電極用パッドに接続された制御電極バ
スバー（２）と、それぞれの制御電極バスバーから直角
に引き出された複数のフィンガー状制御電極（３）と、
該フィンガー状制御電極を挾んで交互に形成された第
１、第２の主電極（８、６）と、前記フィンガー状制御
電極および前記第２の主電極を跨ぎ、複数の第１の主電
極を並列に接続する第１の主電極用パッド（７）と、前
記制御電極バスバーに平行にチップの両側にそれぞれ配
置され、前記第２の主電極を並列に接続する第２の主電
極用パッド（４）と、を有する半導体装置（１００）、
が提供される。そして、好ましくは、前記第２の主電極
用パッド（４）は、バイアホール（５）を介して基板裏
面に形成された導電体（１０）に接続される。
【０００７】また、本発明によれば、上記の半導体装置
（１００）を、入力用電極パッド（２４）、出力用端子
（２２ａ）および接地用電極パッド（２３）とを有する
回路基板（２００）上に、前記入力用電極パッドに前記
制御電極用パッド（１）が、前記接地用電極パッドに前
記第１の主電極用パッド（７）がそれぞれ当接するよう
に搭載されてパッド同士が接続され、チップ裏面に形成
された導電体（１０）と前記出力用端子（２２ａ）との
間がワイヤ（２６）により接続されてなる半導体装置の
実装構造、が提供される。
（１００）を、入力用電極パッド（２４）、出力用端子
（２２ａ）および接地用電極パッド（２３）とを有する
回路基板（２００）上に、前記入力用電極パッドに前記
制御電極用パッド（１）が、前記接地用電極パッドに前
記第１の主電極用パッド（７）がそれぞれ当接するよう
に搭載されてパッド同士が接続され、チップ裏面に形成
された導電体（１０）と前記出力用端子（２２ａ）との
間がワイヤ（２６）により接続されてなる半導体装置の
実装構造、が提供される。
【０００８】
【実施例】次に、本発明の実施例として電界効果トラン
ジスタ（ＭＥＳＦＥＴ）の例を挙げ図面を参照して説明
する。図１（ａ）は、本発明の一実施例を示す電界効果
トランジスタの平面図であり、図１（ｂ）はそのＡ−
Ａ′線での断面図である。なお、図１（ａ）には、本発
明による単位セルを図の上下方向に３個並べた例が示さ
れているが、この単位セルの並列接続個数は要求される
出力に応じて適宜決定されるものである。。図１に示さ
れるように、半導体チップ１００の中央部にゲート電極
パッド１が配置され、この電極パッド１はその両側に平
行に配置されたゲートバスバー２に接続されている。各
ゲートバスバー２からはそれぞれ外側に向けて複数のゲ
ート電極フィンガー３が導出されている。そして、各ゲ
ート電極フィンガーを挟んで、ソース電極８とドレイン
電極フィンガー６とが交互に形成されている。
ジスタ（ＭＥＳＦＥＴ）の例を挙げ図面を参照して説明
する。図１（ａ）は、本発明の一実施例を示す電界効果
トランジスタの平面図であり、図１（ｂ）はそのＡ−
Ａ′線での断面図である。なお、図１（ａ）には、本発
明による単位セルを図の上下方向に３個並べた例が示さ
れているが、この単位セルの並列接続個数は要求される
出力に応じて適宜決定されるものである。。図１に示さ
れるように、半導体チップ１００の中央部にゲート電極
パッド１が配置され、この電極パッド１はその両側に平
行に配置されたゲートバスバー２に接続されている。各
ゲートバスバー２からはそれぞれ外側に向けて複数のゲ
ート電極フィンガー３が導出されている。そして、各ゲ
ート電極フィンガーを挟んで、ソース電極８とドレイン
電極フィンガー６とが交互に形成されている。
【０００９】ドレイン電極フィンガー６は、チップの両
サイドに形成されたドレイン電極パッド４により並列に
接続されている。また、ソース電極８は、その上に形成
されたソース電極パッド７により、複数個毎に短絡され
ている。図１（ｂ）に示されるように、ソース電極パッ
ド７は、ゲート電極フィンガー３とドレイン電極フィン
ガー６を跨ぐように形成されている。ドレイン電極パッ
ド４は、バイアホール５を介してＧａＡｓ基板９の裏面
に形成されたＰＨＳ（Plated Heat Sink）導電層１０に
接続されている。
サイドに形成されたドレイン電極パッド４により並列に
接続されている。また、ソース電極８は、その上に形成
されたソース電極パッド７により、複数個毎に短絡され
ている。図１（ｂ）に示されるように、ソース電極パッ
ド７は、ゲート電極フィンガー３とドレイン電極フィン
ガー６を跨ぐように形成されている。ドレイン電極パッ
ド４は、バイアホール５を介してＧａＡｓ基板９の裏面
に形成されたＰＨＳ（Plated Heat Sink）導電層１０に
接続されている。
【００１０】このように構成された電界効果トランジス
タでは、中央部にゲート電極パッドが形成されたことに
より、また大容量化に応じて適宜ゲート電極パッドの個
数を増加させることができることから、各ゲート電極フ
ィンガーとゲート電極パッド間の距離の差を小さく抑え
ることができ、伝搬遅延差による高周波特性の劣化を最
小限に抑えることができる。また、ゲート電極パッドを
中央に配し両側にゲート電極フィンガーを形成した構成
により、単位ゲート電極フィンガー長をゲート電極パッ
ドをチップの周辺部に形成した場合に比較して短くする
ことができるため、高周波特性を劣化させることなく大
容量化を達成することができる。また、単位素子を基板
の両側に形成するようにしたので、チップを横方向に長
くすることなくゲート幅を増大させることができる。
タでは、中央部にゲート電極パッドが形成されたことに
より、また大容量化に応じて適宜ゲート電極パッドの個
数を増加させることができることから、各ゲート電極フ
ィンガーとゲート電極パッド間の距離の差を小さく抑え
ることができ、伝搬遅延差による高周波特性の劣化を最
小限に抑えることができる。また、ゲート電極パッドを
中央に配し両側にゲート電極フィンガーを形成した構成
により、単位ゲート電極フィンガー長をゲート電極パッ
ドをチップの周辺部に形成した場合に比較して短くする
ことができるため、高周波特性を劣化させることなく大
容量化を達成することができる。また、単位素子を基板
の両側に形成するようにしたので、チップを横方向に長
くすることなくゲート幅を増大させることができる。
【００１１】次に、図２および図３を参照して図１に示
した実施例の製造方法について説明する。なお、図２
（ａ）〜（ｄ）、図３（ａ）〜（ｃ）には、図１でのチ
ップの１／３の部分、すなわち、トランジスタの単位セ
ルを製作するための工程順断面図が示されている。まず
イオン注入法あるいはＭＢＥ（Molecular Beam Epitax
y）法などによりＧａＡｓ基板９上にｎ型層を形成し、
動作層となる領域上をフォトレジストにて保護した後、
ボロンまたは酸素のイオン注入を行って、素子間分離を
行い動作層領域１１を画定する〔図２（ａ）〕。
した実施例の製造方法について説明する。なお、図２
（ａ）〜（ｄ）、図３（ａ）〜（ｃ）には、図１でのチ
ップの１／３の部分、すなわち、トランジスタの単位セ
ルを製作するための工程順断面図が示されている。まず
イオン注入法あるいはＭＢＥ（Molecular Beam Epitax
y）法などによりＧａＡｓ基板９上にｎ型層を形成し、
動作層となる領域上をフォトレジストにて保護した後、
ボロンまたは酸素のイオン注入を行って、素子間分離を
行い動作層領域１１を画定する〔図２（ａ）〕。
【００１２】次に、前記フォトレジストを除去した後、
全面にＳｉＯ2 を約５０００Åの膜厚に堆積し、さらに
ゲートを形成する部分を開口するようにフォトレジスト
パターンを形成する。その後ＳｉＯ2 をエッチングし、
ＡｌまたはＴｉ／Ｐｔ／Ａｕ等の金属を蒸着し、リフト
オフ法により、ゲート電極パッド下地層１ａ、ゲートバ
スバー２およびゲート電極フィンガー３を形成する〔図
２（ｂ）〕。
全面にＳｉＯ2 を約５０００Åの膜厚に堆積し、さらに
ゲートを形成する部分を開口するようにフォトレジスト
パターンを形成する。その後ＳｉＯ2 をエッチングし、
ＡｌまたはＴｉ／Ｐｔ／Ａｕ等の金属を蒸着し、リフト
オフ法により、ゲート電極パッド下地層１ａ、ゲートバ
スバー２およびゲート電極フィンガー３を形成する〔図
２（ｂ）〕。
【００１３】次に、電界効果トランジスタのソース、ド
レイン部分に開口を有するフォトレジストを形成し、Ａ
ｕＧｅ／Ｎｉ等を蒸着し、リフトオフを行うことにより
オーミック電極１２を形成する〔図２（ｃ）〕。
レイン部分に開口を有するフォトレジストを形成し、Ａ
ｕＧｅ／Ｎｉ等を蒸着し、リフトオフを行うことにより
オーミック電極１２を形成する〔図２（ｃ）〕。
【００１４】次に、給電層として全面にＴｉ／Ｐｔ／Ａ
ｕをスパッタし、電極、パッド非形成領域をフォトレジ
ストでマスクした後、電解メッキを行って厚さ１〜２μ
ｍの金メッキ層を形成する。フォトレジストを除去した
後、金メッキ層をマスクとして給電層をイオンミリング
でエッチング除去して、ゲート電極パッド１、ドレイン
電極パッド４、ドレイン電極フィンガー６およびソース
電極８を形成する〔図２（ｄ）〕。
ｕをスパッタし、電極、パッド非形成領域をフォトレジ
ストでマスクした後、電解メッキを行って厚さ１〜２μ
ｍの金メッキ層を形成する。フォトレジストを除去した
後、金メッキ層をマスクとして給電層をイオンミリング
でエッチング除去して、ゲート電極パッド１、ドレイン
電極パッド４、ドレイン電極フィンガー６およびソース
電極８を形成する〔図２（ｄ）〕。
【００１５】次に、ゲート電極パッド１、ソース電極８
以外の部分をフォトレジストにて被覆した後、給電層と
して全面にＴｉ／Ｐｔ／Ａｕをスパッタし、さらに、パ
ッド非形成領域をフォトレジストでマスクした後、５μ
ｍ程度の厚さに金メッキを行って、ゲート電極フィンガ
ー３、ドレイン電極フィンガー６を跨ぐソース電極パッ
ド７を形成するとともにゲート電極パッド１の膜厚を厚
くする。続いて、上層のフォトレジストを除去し、金メ
ッキ層をマスクとして給電層をイオンミリングでエッチ
ング除去した後、下層のフォトレジストを除去する〔図
３（ａ）〕。
以外の部分をフォトレジストにて被覆した後、給電層と
して全面にＴｉ／Ｐｔ／Ａｕをスパッタし、さらに、パ
ッド非形成領域をフォトレジストでマスクした後、５μ
ｍ程度の厚さに金メッキを行って、ゲート電極フィンガ
ー３、ドレイン電極フィンガー６を跨ぐソース電極パッ
ド７を形成するとともにゲート電極パッド１の膜厚を厚
くする。続いて、上層のフォトレジストを除去し、金メ
ッキ層をマスクとして給電層をイオンミリングでエッチ
ング除去した後、下層のフォトレジストを除去する〔図
３（ａ）〕。
【００１６】以上の工程により表面での加工が完了した
後、ウェハを表面がガラス板に相対するように張りつ
け、裏面に研磨およびウェットエッチングを施して基板
厚を３０〜４０μｍに薄くする。そして、ドレイン電極
パッドに対応する位置に開口を有するフォトレジストパ
ターンを形成し、エッチングによりバイアホール５を形
成する。この工程で同時にチップ間を分離するために素
子間のスクライブ領域１３もエッチングされるようにフ
ォトレジストパターンを形成しておく〔図３（ｂ）〕。
後、ウェハを表面がガラス板に相対するように張りつ
け、裏面に研磨およびウェットエッチングを施して基板
厚を３０〜４０μｍに薄くする。そして、ドレイン電極
パッドに対応する位置に開口を有するフォトレジストパ
ターンを形成し、エッチングによりバイアホール５を形
成する。この工程で同時にチップ間を分離するために素
子間のスクライブ領域１３もエッチングされるようにフ
ォトレジストパターンを形成しておく〔図３（ｂ）〕。
【００１７】次に、給電層として全面にＴｉ／Ｐｔ／Ａ
ｕをスパッタし、スクライブ領域にフォトレジストでパ
ターンを形成した後、厚さ１０〜３０μｍの金メッキを
施してＰＨＳ導電層１０を形成する。フォトレジストを
除去し、給電層をイオンミリングでエッチング除去した
後、スクライブを行えば電界効果トランジスタを備えた
半導体チップが完成する〔図３（ｃ）〕。
ｕをスパッタし、スクライブ領域にフォトレジストでパ
ターンを形成した後、厚さ１０〜３０μｍの金メッキを
施してＰＨＳ導電層１０を形成する。フォトレジストを
除去し、給電層をイオンミリングでエッチング除去した
後、スクライブを行えば電界効果トランジスタを備えた
半導体チップが完成する〔図３（ｃ）〕。
【００１８】図４（ａ）は、このようにして形成した半
導体チップが搭載される回路基板の平面図である。この
回路基板２００では、ソース電極パッドに対応する位置
にソース受け電極２３が、またゲート電極パッドに対応
する位置にゲート受け電極２４が形成されており、ゲー
ト受け電極２４には入力側マイクロストリップライン２
１が接続されている。入力側マイクロストリップライン
２１の反対側には、端部に出力端子２２ａを有する出力
側マイクロストリップライン２２が形成されている。ま
た、基板裏面には導電層（図示なし）が形成されてお
り、ソース受け電極２３はその下に形成されたバイアホ
ール２５を介してこの導電層に接続されている。
導体チップが搭載される回路基板の平面図である。この
回路基板２００では、ソース電極パッドに対応する位置
にソース受け電極２３が、またゲート電極パッドに対応
する位置にゲート受け電極２４が形成されており、ゲー
ト受け電極２４には入力側マイクロストリップライン２
１が接続されている。入力側マイクロストリップライン
２１の反対側には、端部に出力端子２２ａを有する出力
側マイクロストリップライン２２が形成されている。ま
た、基板裏面には導電層（図示なし）が形成されてお
り、ソース受け電極２３はその下に形成されたバイアホ
ール２５を介してこの導電層に接続されている。
【００１９】この回路基板２００上に、先に作製した半
導体チップ１００を、図４（ｂ）に示すように、チップ
のソース電極パッドおよびゲート電極パッドを対応する
受け電極に位置合わせして、フェースダウンの態様にて
搭載する。ここでの電極間の接続は、通常のＡｕＳｎか
らなるソルダーを用いて行うか、金の圧着によって行
う。
導体チップ１００を、図４（ｂ）に示すように、チップ
のソース電極パッドおよびゲート電極パッドを対応する
受け電極に位置合わせして、フェースダウンの態様にて
搭載する。ここでの電極間の接続は、通常のＡｕＳｎか
らなるソルダーを用いて行うか、金の圧着によって行
う。
【００２０】その後、金ワイヤ２６を用いて、ドレイン
が接続されたチップ裏面のＰＨＳ導電層１０を出力側マ
イクロストリップライン２２の出力端子に接続する。半
導体チップ１００の搭載された回路基板２００は、パッ
ケージ２７の接地層上に装着される。これにより、電界
効果トランジスタのソースはバイアホール２５を介して
接地される。
が接続されたチップ裏面のＰＨＳ導電層１０を出力側マ
イクロストリップライン２２の出力端子に接続する。半
導体チップ１００の搭載された回路基板２００は、パッ
ケージ２７の接地層上に装着される。これにより、電界
効果トランジスタのソースはバイアホール２５を介して
接地される。
【００２１】以上の実施例では、ＭＥＳＦＥＴについて
説明したが、本発明はこれに限定されるものではなく、
バイポーラトランジスタの場合も上記実施例の同様な構
造および実装方法を採ることが可能である。この場合、
ソース電極、ゲート電極およびドレイン電極にそれぞれ
エミッタ電極、ベース電極およびコレクタ電極が対応す
ることになる。また、ドレイン電極パッドのＰＨＳ導電
層への接続は、バイアホールを用いる方法に代え、チッ
プ側面に形成された導電膜によって行うようにしてもよ
い。
説明したが、本発明はこれに限定されるものではなく、
バイポーラトランジスタの場合も上記実施例の同様な構
造および実装方法を採ることが可能である。この場合、
ソース電極、ゲート電極およびドレイン電極にそれぞれ
エミッタ電極、ベース電極およびコレクタ電極が対応す
ることになる。また、ドレイン電極パッドのＰＨＳ導電
層への接続は、バイアホールを用いる方法に代え、チッ
プ側面に形成された導電膜によって行うようにしてもよ
い。
【００２２】
【発明の効果】以上説明したように、本発明の半導体装
置は、制御電極パッドをチップの中央部に設け、チップ
両側に配置されたフィンガー状制御電極を挟んで交互に
配置された第１、第２の主電極の内、第１の主電極を複
数個ずつ、フィンガー状制御電極および第２の主電極を
跨ぐ第１の主電極用パッドにて短絡するようにしたもの
であるので、各フィンガー状制御電極と制御電極パッド
間の距離の差を小さく抑えることができ、単位素子間で
の伝搬位相差による高周波特性の劣化を最小限に抑える
ことができる。また、制御電極パッドをチップ中央部に
設け、フィンガー状制御電極を両側に設けたことによ
り、単位制御電極フィンガー長を長くすることなく、ま
たチップを横方向に過度に長くすることなくトランジス
タの大容量化を達成することができ、高周波特性の改善
と装置の小型化を実現することができる。
置は、制御電極パッドをチップの中央部に設け、チップ
両側に配置されたフィンガー状制御電極を挟んで交互に
配置された第１、第２の主電極の内、第１の主電極を複
数個ずつ、フィンガー状制御電極および第２の主電極を
跨ぐ第１の主電極用パッドにて短絡するようにしたもの
であるので、各フィンガー状制御電極と制御電極パッド
間の距離の差を小さく抑えることができ、単位素子間で
の伝搬位相差による高周波特性の劣化を最小限に抑える
ことができる。また、制御電極パッドをチップ中央部に
設け、フィンガー状制御電極を両側に設けたことによ
り、単位制御電極フィンガー長を長くすることなく、ま
たチップを横方向に過度に長くすることなくトランジス
タの大容量化を達成することができ、高周波特性の改善
と装置の小型化を実現することができる。
【図１】本発明の一実施例を示す平面図と断面図。
【図２】本発明の一実施例の製造方法を説明するための
工程順断面図の一部。
工程順断面図の一部。
【図３】本発明の一実施例の製造方法を説明するため
の、図２の工程に続く工程での工程順断面図。
の、図２の工程に続く工程での工程順断面図。
【図４】本発明の一実施例の実装される回路基板の平面
図と、この回路基板を用いての実装状態を示す断面図。
図と、この回路基板を用いての実装状態を示す断面図。
【図５】従来のＭＥＳＦＥＴの平面図。
１ ゲート電極パッド １ａ ゲート電極パッド下地層 ２ ゲートバスバー ３ ゲート電極フィンガー ４ ドレイン電極パッド ５ バイアホール ６ ドレイン電極フィンガー ７ ソース電極パッド ８ ソース電極 ９ ＧａＡｓ基板 １０ ＰＨＳ導電層 １１ 動作層領域 １２ オーミック電極 １３ スクライブ領域 １４ ソース電極フィンガー １５ ソースリード ２１ 入力側マイクロストリップライン ２２ 出力側マイクロストリップライン ２２ａ 出力端子 ２３ ソース受け電極 ２４ ゲート受け電極 ２５ バイアホール ２６ 金ワイヤ ２７ パッケージ １００ 半導体チップ ２００ 回路基板
Claims (5)
- 【請求項１】 チップ中央部に形成された制御電極用パ
ッドと、該制御電極用パッドの両側に平行に配置され該
制御電極用パッドに接続された制御電極バスバーと、そ
れぞれの制御電極バスバーから直角に引き出された複数
のフィンガー状制御電極と、該フィンガー状制御電極を
挾んで交互に形成された第１、第２の主電極と、前記フ
ィンガー状制御電極および前記第２の主電極を跨ぎ、複
数の第１の主電極を並列に接続する第１の主電極用パッ
ドと、前記制御電極バスバーに平行にチップの両側にそ
れぞれ配置され、前記第２の主電極を並列に接続する第
２の主電極用パッドと、を有することを特徴とする半導
体装置。 - 【請求項２】 制御電極用パッドがチップの中央線に沿
って複数個形成されそれらが制御電極バスバーによって
並列に接続されていることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 前記第２の主電極用パッドが、バイアホ
ール等を介して基板裏面に形成された導電体に接続され
ていることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 チップ中央部に形成された制御電極用パ
ッドと、該制御電極用パッドの両側に平行に配置され該
制御電極用パッドに接続された制御電極バスバーと、そ
れぞれの制御電極バスバーから直角に引き出された複数
のフィンガー状制御電極と、該フィンガー状制御電極を
挾んで交互に形成された第１、第２の主電極と、前記フ
ィンガー状制御電極および前記第２の主電極を跨ぎ、複
数の第１の主電極を並列に接続する第１の主電極用パッ
ドと、前記制御電極バスバーに平行にチップの両側にそ
れぞれ配置され、前記第２の主電極を並列に接続する第
２の主電極用パッドと、チップ裏面に形成され、バイア
ホール等を介して前記第２の主電極用パッドに接続され
た導電体と、を有する半導体装置を、 入力用電極パッド、出力用端子および接地用電極パッド
とを有する回路基板上に、 前記入力用電極パッドに前記制御電極用パッドが、前記
接地用電極パッドに前記第１の主電極用パッドがそれぞ
れ当接するように搭載されてパッド同士がそれぞれ接続
され、チップ裏面に形成された前記導電体と前記出力用
端子との間がワイヤにより接続されていることを特徴と
する半導体装置の実装構造。 - 【請求項５】 前記回路基板上には、前記入力電極パッ
ドおよび前記出力端子にそれぞれ接続されたマイクロス
トリップラインが形成されていることを特徴とする請求
項４記載の半導体装置の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7078453A JP2669392B2 (ja) | 1995-03-10 | 1995-03-10 | 半導体装置およびその実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7078453A JP2669392B2 (ja) | 1995-03-10 | 1995-03-10 | 半導体装置およびその実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08250671A JPH08250671A (ja) | 1996-09-27 |
| JP2669392B2 true JP2669392B2 (ja) | 1997-10-27 |
Family
ID=13662465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7078453A Expired - Fee Related JP2669392B2 (ja) | 1995-03-10 | 1995-03-10 | 半導体装置およびその実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669392B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3481813B2 (ja) * | 1997-02-28 | 2003-12-22 | Ｎｅｃ化合物デバイス株式会社 | 半導体装置 |
| JP3269475B2 (ja) * | 1998-02-16 | 2002-03-25 | 日本電気株式会社 | 半導体装置 |
| JP3712111B2 (ja) * | 2001-03-30 | 2005-11-02 | ユーディナデバイス株式会社 | 電力増幅用半導体装置 |
| JP2003168736A (ja) | 2001-11-30 | 2003-06-13 | Hitachi Ltd | 半導体素子及び高周波電力増幅装置並びに無線通信機 |
| JP5106041B2 (ja) * | 2007-10-26 | 2012-12-26 | 株式会社東芝 | 半導体装置 |
| JP2010080877A (ja) * | 2008-09-29 | 2010-04-08 | Oki Electric Ind Co Ltd | 半導体装置 |
-
1995
- 1995-03-10 JP JP7078453A patent/JP2669392B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH08250671A (ja) | 1996-09-27 |
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