JPH1126633A - 半導体素子およびその実装構造 - Google Patents
半導体素子およびその実装構造Info
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- JPH1126633A JPH1126633A JP17793297A JP17793297A JPH1126633A JP H1126633 A JPH1126633 A JP H1126633A JP 17793297 A JP17793297 A JP 17793297A JP 17793297 A JP17793297 A JP 17793297A JP H1126633 A JPH1126633 A JP H1126633A
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- electrode
- electrode pad
- drain electrode
- drain
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 ＭＥＳＦＥＴをフリップチップ方式でボンデ
ィングしてソースインダクタンスを低減し放熱性を向上
させるとともに実装工程を簡易化する。 【構成】 基板の能動素子面にソース電極パッド３とゲ
ート電極中継パッド４とドレイン電極中継パッド５を形
成し、中継パッド４、５をバイアホールを介して基板裏
面のゲート電極パッド７とドレイン電極パッド８に接続
する。ＦＥＴチップ１をパッケージヒートシンク部１６
上にフェースダウン方式にて搭載し、ゲート電極パッド
７を入力側回路基板１３上の入力側電極１１にボンディ
ングワイヤ１５で接続し、ドレイン電極パッド８を出力
側回路基板１４上の出力側電極１２にボンディングワイ
ヤ１５で接続する。
ィングしてソースインダクタンスを低減し放熱性を向上
させるとともに実装工程を簡易化する。 【構成】 基板の能動素子面にソース電極パッド３とゲ
ート電極中継パッド４とドレイン電極中継パッド５を形
成し、中継パッド４、５をバイアホールを介して基板裏
面のゲート電極パッド７とドレイン電極パッド８に接続
する。ＦＥＴチップ１をパッケージヒートシンク部１６
上にフェースダウン方式にて搭載し、ゲート電極パッド
７を入力側回路基板１３上の入力側電極１１にボンディ
ングワイヤ１５で接続し、ドレイン電極パッド８を出力
側回路基板１４上の出力側電極１２にボンディングワイ
ヤ１５で接続する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子およびそ
の実装構造に関し、特にマイクロ波帯で高出力動作させ
る化合物半導体電界効果トランジスタ（以下、ＦＥＴと
記す）の構造とその実装構造に関する。
の実装構造に関し、特にマイクロ波帯で高出力動作させ
る化合物半導体電界効果トランジスタ（以下、ＦＥＴと
記す）の構造とその実装構造に関する。
【０００２】
【従来の技術】高出力ＧａＡｓＦＥＴは高電流、高電圧
で動作させるためにＤＣ電力の消費が大きく、動作時の
チャネル温度上昇が著しい。そのため素子信頼性を確保
するためにはＦＥＴの熱抵抗を低減し、チャネル温度の
上昇を抑える必要がある。従来の高出力トランジスタの
一般的な実装構造は、能動領域と同一面に形成されたソ
ース電極パッドをバイアホールなどを介して裏面電極に
接続し、トランジスタをフェースアップ状態にてパッケ
ージのヒートシンク上に搭載してチップの裏面電極をヒ
ートシンクに接続し、能動領域と同一面に形成されたゲ
ート電極パッドとドレイン電極パッドとをそれぞれパッ
ケージ上に設けられた入力側電極と出力側電極とにボン
ディングワイヤにて接続するものであった。
で動作させるためにＤＣ電力の消費が大きく、動作時の
チャネル温度上昇が著しい。そのため素子信頼性を確保
するためにはＦＥＴの熱抵抗を低減し、チャネル温度の
上昇を抑える必要がある。従来の高出力トランジスタの
一般的な実装構造は、能動領域と同一面に形成されたソ
ース電極パッドをバイアホールなどを介して裏面電極に
接続し、トランジスタをフェースアップ状態にてパッケ
ージのヒートシンク上に搭載してチップの裏面電極をヒ
ートシンクに接続し、能動領域と同一面に形成されたゲ
ート電極パッドとドレイン電極パッドとをそれぞれパッ
ケージ上に設けられた入力側電極と出力側電極とにボン
ディングワイヤにて接続するものであった。
【０００３】しかし、この構造では、ソースインダクタ
ンスが高くさらに高い周波数での動作が要求されるよう
になると高周波域での出力低下が著しくなり、よりソー
スインダクタンスの低い構造が必要となってきている。
この要求に応えるものとしてフリップチップマウント方
式と呼ばれる実装方法が提案されている。これは、上述
した素子動作層面を上に向けたフェースアップに代え、
素子動作層面をパッケージに向けてマウントするフェー
スダウン実装方法である。
ンスが高くさらに高い周波数での動作が要求されるよう
になると高周波域での出力低下が著しくなり、よりソー
スインダクタンスの低い構造が必要となってきている。
この要求に応えるものとしてフリップチップマウント方
式と呼ばれる実装方法が提案されている。これは、上述
した素子動作層面を上に向けたフェースアップに代え、
素子動作層面をパッケージに向けてマウントするフェー
スダウン実装方法である。
【０００４】図６は、IEEE TRANSACTIONS ON MICRO WAV
E THEORY AND TECHNIQUES,Vol.MTT-27,No.5,May 1979,p
p.367-378 "GaAs Power MESFET's:Design,Fabrication,
andPerformance"にて提案されたＦＥＴの実装構造（以
下、第１の従来例という）の断面図である。同図に示さ
れるように、ＦＥＴチップ１の能動素子面の中央部に
は、ソース電極パッド３が設けられ、能動素子面の周辺
部にはゲート電極パッド４ａとドレイン電極パッド５ａ
とが形成されている。ＦＥＴチップ１をパッケージヒー
トシンク部１６上にマウントし、パッケージ内に設けら
れた入力側回路基板１３、出力側回路基板１４上にそれ
ぞれ形成された入力側電極１１、出力側電極１２を、そ
れぞれＦＥＴチップのゲート電極パッド４ａ、ドレイン
電極パッド５ａとリード線２４を介して接続する。この
構造にすることにより動作層で発生した熱は大部分ソー
ス電極を通してパッケージに放散され、熱伝導率の低い
ＧａＡｓ基板を通した熱の伝導は少ないため、熱抵抗を
低くすることができ、チャネル温度の上昇を抑制するこ
とが可能となる。またソース電極パッドが直接パッケー
ジと接続されているためにソースインダクタンスを大幅
に低減でき、高周波特性の向上が可能となる。
E THEORY AND TECHNIQUES,Vol.MTT-27,No.5,May 1979,p
p.367-378 "GaAs Power MESFET's:Design,Fabrication,
andPerformance"にて提案されたＦＥＴの実装構造（以
下、第１の従来例という）の断面図である。同図に示さ
れるように、ＦＥＴチップ１の能動素子面の中央部に
は、ソース電極パッド３が設けられ、能動素子面の周辺
部にはゲート電極パッド４ａとドレイン電極パッド５ａ
とが形成されている。ＦＥＴチップ１をパッケージヒー
トシンク部１６上にマウントし、パッケージ内に設けら
れた入力側回路基板１３、出力側回路基板１４上にそれ
ぞれ形成された入力側電極１１、出力側電極１２を、そ
れぞれＦＥＴチップのゲート電極パッド４ａ、ドレイン
電極パッド５ａとリード線２４を介して接続する。この
構造にすることにより動作層で発生した熱は大部分ソー
ス電極を通してパッケージに放散され、熱伝導率の低い
ＧａＡｓ基板を通した熱の伝導は少ないため、熱抵抗を
低くすることができ、チャネル温度の上昇を抑制するこ
とが可能となる。またソース電極パッドが直接パッケー
ジと接続されているためにソースインダクタンスを大幅
に低減でき、高周波特性の向上が可能となる。
【０００５】また、図７は、信学技報 ＭＷ７８−１１
６、61〜66頁「１２ＧＨｚ・４Ｗフリップチップ型 Ｇ
ａＡｓ ＦＥＴ」にて提案された、フリップチップ構造
ＦＥＴの実装構造（以下、第２の従来例という）を示す
断面図である。この方式では、ソース電極パッド３を厚
メッキにより形成するとともに、ゲート電極パッド４ａ
とドレイン電極パッド５ａも厚メッキで形成し、それぞ
れの電極パッドを直接、パッケージヒートシンク部１６
および入力側電極１１、出力側電極１２にボンディング
している。この構造では、第１の従来例の場合のような
入出力のリード線を必要としないため実装工程はやや簡
単になる。
６、61〜66頁「１２ＧＨｚ・４Ｗフリップチップ型 Ｇ
ａＡｓ ＦＥＴ」にて提案された、フリップチップ構造
ＦＥＴの実装構造（以下、第２の従来例という）を示す
断面図である。この方式では、ソース電極パッド３を厚
メッキにより形成するとともに、ゲート電極パッド４ａ
とドレイン電極パッド５ａも厚メッキで形成し、それぞ
れの電極パッドを直接、パッケージヒートシンク部１６
および入力側電極１１、出力側電極１２にボンディング
している。この構造では、第１の従来例の場合のような
入出力のリード線を必要としないため実装工程はやや簡
単になる。
【０００６】
【発明が解決しようとする課題】上述した第１の従来例
では、下向きに配置された電極パッドとパッケージ側の
電極との間をリード線にて接続しなければならないた
め、実装工程上に問題がある。すなわち、チップと回路
基板間の接続方法としては、予めチップ動作層表面の電
極パッドにリード線の一端を接続しておき、チップマウ
ント後にリード線の他端を回路基板に接続する方法、あ
るいは回路基板上の電極から硬いリード線を引きだして
おきその先端をマウント後のチップの電極パッドに弾性
的に接触させる方法、などが考えられるが、前者では、
リード線の接続工程が２回に分割されるため工程が煩雑
になる。また、後者では、リード線の回路基板上への固
着が難しい上にリード線と電極パッドの位置合わせに高
い精度が必要となる。また、第２の従来例では、マウン
ト時にチップ上の電極パッドを観察することができない
ため、高精度の位置合わせが困難で信頼性の低下や特性
のばらつきを招くという問題点がある。したがって、本
発明の解決すべき課題は、従来より広く採用されてきた
フェースアップマウント方式の組立て工程をそのまま使
うことができ、容易にかつ高精度にボンディングを行う
ことのできるフェースダウン実装（フリップチップマウ
ント）することのできる素子構造およびその実装構造を
提供することである。
では、下向きに配置された電極パッドとパッケージ側の
電極との間をリード線にて接続しなければならないた
め、実装工程上に問題がある。すなわち、チップと回路
基板間の接続方法としては、予めチップ動作層表面の電
極パッドにリード線の一端を接続しておき、チップマウ
ント後にリード線の他端を回路基板に接続する方法、あ
るいは回路基板上の電極から硬いリード線を引きだして
おきその先端をマウント後のチップの電極パッドに弾性
的に接触させる方法、などが考えられるが、前者では、
リード線の接続工程が２回に分割されるため工程が煩雑
になる。また、後者では、リード線の回路基板上への固
着が難しい上にリード線と電極パッドの位置合わせに高
い精度が必要となる。また、第２の従来例では、マウン
ト時にチップ上の電極パッドを観察することができない
ため、高精度の位置合わせが困難で信頼性の低下や特性
のばらつきを招くという問題点がある。したがって、本
発明の解決すべき課題は、従来より広く採用されてきた
フェースアップマウント方式の組立て工程をそのまま使
うことができ、容易にかつ高精度にボンディングを行う
ことのできるフェースダウン実装（フリップチップマウ
ント）することのできる素子構造およびその実装構造を
提供することである。
【０００７】
【課題を解決するための手段】上述の課題を解決するた
め、本発明によれば、化合物半導体基板の第１主面側に
電界効果トランジスタの能動領域（２）が設けられ、該
第１主面上に前記能動領域の各電極に接続されたソース
電極パッド（３）、ゲート中継パッド（４）およびドレ
イン中継パッド（５）が設けられ、前記化合物半導体基
板の第２主面上にゲート電極パッド（７）およびドレイ
ン電極パッド（８）が設けられ、前記ゲート中継パッド
−前記ゲート電極パッド間、および、前記ドレイン中継
パッド−前記ドレイン電極パッド間が、バイアホール
（６）または基板側面に形成された側面配線（２３）に
よって接続されていることを特徴とする半導体素子、が
提供される。
め、本発明によれば、化合物半導体基板の第１主面側に
電界効果トランジスタの能動領域（２）が設けられ、該
第１主面上に前記能動領域の各電極に接続されたソース
電極パッド（３）、ゲート中継パッド（４）およびドレ
イン中継パッド（５）が設けられ、前記化合物半導体基
板の第２主面上にゲート電極パッド（７）およびドレイ
ン電極パッド（８）が設けられ、前記ゲート中継パッド
−前記ゲート電極パッド間、および、前記ドレイン中継
パッド−前記ドレイン電極パッド間が、バイアホール
（６）または基板側面に形成された側面配線（２３）に
よって接続されていることを特徴とする半導体素子、が
提供される。
【０００８】また、本発明によれば、上記した半導体素
子を、フェースダウンにてパッケージのヒートシンク上
に搭載し、前記ゲート電極パッドとパッケージ上の入力
側電極との間、および、前記ドレイン電極パッドとパッ
ケージ上の出力側電極との間が電気的に接続されている
ことを特徴とする半導体素子の実装構造、が提供され
る。
子を、フェースダウンにてパッケージのヒートシンク上
に搭載し、前記ゲート電極パッドとパッケージ上の入力
側電極との間、および、前記ドレイン電極パッドとパッ
ケージ上の出力側電極との間が電気的に接続されている
ことを特徴とする半導体素子の実装構造、が提供され
る。
【０００９】［作用］本発明の半導体素子は、ゲート電
極およびドレイン電極がそれぞれ中継パッドおよびバイ
アホールまたは側面配線を介して基板裏面のゲート電極
パッドおよびドレイン電極パッドに引き出されているの
で、ＦＥＴチップをフェースダウン方式にて（すなわ
ち、フリップチップ方式にて）パッケージにマウントし
てもゲート電極パッドおよびドレイン電極パッドを通常
のワイヤボンディングにて回路基板の入力側電極および
出力側電極に接続することが可能になる。したがって、
本発明によれば、従来のフェースアップ方式の実装方法
と同様な方法で実装を行うことが可能になるため、フェ
ースダウン方式実装の特長、すなわちソース電極パッド
を直接ヒートシンクに接続したことによりソースインダ
クタンスの低減と放熱性の向上を図ることができるとい
う特長を活かしつつ、実装工程を容易化し実装コストを
低減化することができる。
極およびドレイン電極がそれぞれ中継パッドおよびバイ
アホールまたは側面配線を介して基板裏面のゲート電極
パッドおよびドレイン電極パッドに引き出されているの
で、ＦＥＴチップをフェースダウン方式にて（すなわ
ち、フリップチップ方式にて）パッケージにマウントし
てもゲート電極パッドおよびドレイン電極パッドを通常
のワイヤボンディングにて回路基板の入力側電極および
出力側電極に接続することが可能になる。したがって、
本発明によれば、従来のフェースアップ方式の実装方法
と同様な方法で実装を行うことが可能になるため、フェ
ースダウン方式実装の特長、すなわちソース電極パッド
を直接ヒートシンクに接続したことによりソースインダ
クタンスの低減と放熱性の向上を図ることができるとい
う特長を活かしつつ、実装工程を容易化し実装コストを
低減化することができる。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の第１の実
施の形態を説明するための図であって、図１（ａ）は平
面図、図１（ｂ）は底面図、図１（ｃ）は図１（ｂ）の
Ａ−Ａ′線での断面図である。図１（ａ）に示すよう
に、ＦＥＴチップ１の表面には、チップ中央部にソース
電極パッド３が形成され、周辺部にゲート電極中継パッ
ド４、ドレイン電極中継パッド５が形成されている。Ｇ
ａＡｓ基板１０の表面領域内にはＦＥＴ能動層２が形成
されており、その上にはソース電極とドレイン電極がイ
ンターディジットに形成されており、ソース電極とドレ
イン電極との間にはゲート電極が配置されている。ソー
ス電極パッド３は複数のソース電極を並列に接続するよ
うに、かつゲート電極とドレイン電極を跨ぐように形成
されている。また、図１（ｂ）、（ｃ）に示すように、
ＦＥＴチップ１の裏面には、表面の電極中継パッドに対
応する位置に、ゲート電極パッド７、ドレイン電極パッ
ド８が形成されており、それぞれバイアホール６を介し
て接続されている。ソース電極パッド３の厚さは５〜１
０μｍであり、ゲート電極中継パッド４、ドレイン電極
中継パッド５、ゲート電極パッド７およびドレイン電極
パッド８の厚さは１〜２μｍであって、これらは金メッ
キにより形成されている。
て図面を参照して説明する。図１は、本発明の第１の実
施の形態を説明するための図であって、図１（ａ）は平
面図、図１（ｂ）は底面図、図１（ｃ）は図１（ｂ）の
Ａ−Ａ′線での断面図である。図１（ａ）に示すよう
に、ＦＥＴチップ１の表面には、チップ中央部にソース
電極パッド３が形成され、周辺部にゲート電極中継パッ
ド４、ドレイン電極中継パッド５が形成されている。Ｇ
ａＡｓ基板１０の表面領域内にはＦＥＴ能動層２が形成
されており、その上にはソース電極とドレイン電極がイ
ンターディジットに形成されており、ソース電極とドレ
イン電極との間にはゲート電極が配置されている。ソー
ス電極パッド３は複数のソース電極を並列に接続するよ
うに、かつゲート電極とドレイン電極を跨ぐように形成
されている。また、図１（ｂ）、（ｃ）に示すように、
ＦＥＴチップ１の裏面には、表面の電極中継パッドに対
応する位置に、ゲート電極パッド７、ドレイン電極パッ
ド８が形成されており、それぞれバイアホール６を介し
て接続されている。ソース電極パッド３の厚さは５〜１
０μｍであり、ゲート電極中継パッド４、ドレイン電極
中継パッド５、ゲート電極パッド７およびドレイン電極
パッド８の厚さは１〜２μｍであって、これらは金メッ
キにより形成されている。
【００１１】図２は、図１のＦＥＴチップをパッケージ
内に実装した状態を示す断面図である。ＦＥＴチップは
パッケージ上にフェースダウン方式にて実装され、接地
端子となるパッケージヒートシンク部１６にＦＥＴチッ
プ表面のソース電極パッド３が直接接続される。またゲ
ート電極パッド７は入力側回路基板１３上に形成された
入力側電極１１とボンディングワイヤ１５にて接続さ
れ、ドレイン電極パッド８は出力側回路基板１４上に形
成された出力側電極１２とボンディングワイヤにて接続
されている。ここで、電極パッド７、８の高さは回路基
板上の電極１１、１２とほぼ同じになされている。これ
により、寄生インダクタンスの増加を最小限に抑えるこ
とができる。このＦＥＴチップのパッケージヘのマウン
ト方式は、フェースダウンであることを除けば通常のフ
ェースアップ方式の高出力ＦＥＴチップの実装工程と同
じ工程を用いているため、特殊な工程や装置は必要では
なく容易に安定して実施することができる。
内に実装した状態を示す断面図である。ＦＥＴチップは
パッケージ上にフェースダウン方式にて実装され、接地
端子となるパッケージヒートシンク部１６にＦＥＴチッ
プ表面のソース電極パッド３が直接接続される。またゲ
ート電極パッド７は入力側回路基板１３上に形成された
入力側電極１１とボンディングワイヤ１５にて接続さ
れ、ドレイン電極パッド８は出力側回路基板１４上に形
成された出力側電極１２とボンディングワイヤにて接続
されている。ここで、電極パッド７、８の高さは回路基
板上の電極１１、１２とほぼ同じになされている。これ
により、寄生インダクタンスの増加を最小限に抑えるこ
とができる。このＦＥＴチップのパッケージヘのマウン
ト方式は、フェースダウンであることを除けば通常のフ
ェースアップ方式の高出力ＦＥＴチップの実装工程と同
じ工程を用いているため、特殊な工程や装置は必要では
なく容易に安定して実施することができる。
【００１２】図３は、本発明の第１の実施の形態のＦＥ
Ｔチップの製造工程を示す工程順の断面図である。ま
ず、図３（ａ）に示すように、ＧａＡｓ基板１０の表面
領域内にＦＥＴ能動層２を形成し、適当な素子分離工
程、電極形成工程を行ってＦＥＴ能動素子部を形成す
る。ここで形成されるＦＥＴ能動素子部としては、一般
的に化合物半導体基板上に形成されるＭＥＳＦＥＴ構
造、ＨＥＭＴ構造などを採用することができる。ＦＥＴ
能動素子部の形成後、ＦＥＴ能動素子部のゲート電極、
ドレイン電極から配線金属を用いて外部に引き出された
部分に、ゲート電極中継パッド４、ドレイン電極中継パ
ッド５を形成する。ここで各電極中継パッドは金メッキ
法を用いて厚さ１〜２μｍに形成する。ゲート、ドレイ
ン電極中継パッドの形成後にＳｉＯ2 またはＳｉＮ等の
絶縁膜で電極引き出し配線、電極中継パッドを保護する
ことで、実装時のショートを避けることができる。次
に、ＦＥＴ能動素子部全体を覆うように、そしてインタ
ーディジット状に形成されたドレイン電極とゲート電極
を跨ぐようにソース電極パッド３を形成する。この工程
も金メッキ法を用いるが、膜厚は５〜１０μｍ程度に厚
く形成する。
Ｔチップの製造工程を示す工程順の断面図である。ま
ず、図３（ａ）に示すように、ＧａＡｓ基板１０の表面
領域内にＦＥＴ能動層２を形成し、適当な素子分離工
程、電極形成工程を行ってＦＥＴ能動素子部を形成す
る。ここで形成されるＦＥＴ能動素子部としては、一般
的に化合物半導体基板上に形成されるＭＥＳＦＥＴ構
造、ＨＥＭＴ構造などを採用することができる。ＦＥＴ
能動素子部の形成後、ＦＥＴ能動素子部のゲート電極、
ドレイン電極から配線金属を用いて外部に引き出された
部分に、ゲート電極中継パッド４、ドレイン電極中継パ
ッド５を形成する。ここで各電極中継パッドは金メッキ
法を用いて厚さ１〜２μｍに形成する。ゲート、ドレイ
ン電極中継パッドの形成後にＳｉＯ2 またはＳｉＮ等の
絶縁膜で電極引き出し配線、電極中継パッドを保護する
ことで、実装時のショートを避けることができる。次
に、ＦＥＴ能動素子部全体を覆うように、そしてインタ
ーディジット状に形成されたドレイン電極とゲート電極
を跨ぐようにソース電極パッド３を形成する。この工程
も金メッキ法を用いるが、膜厚は５〜１０μｍ程度に厚
く形成する。
【００１３】次に、図３（ｂ）に示すように、ＦＥＴが
形成されたＧａＡｓ基板１０を研磨して１００〜１５０
μｍ程度に薄くする。ここで基板厚はバイアホール形成
工程で不具合がでない程度に厚くしてもよい。この後、
基板裏面において、フォトリソグラフィ法を用いて表面
のゲート電極中継パッド４、ドレイン電極中継パッド５
に相対する位置に開口を有するフォトレジスト膜１７ａ
を形成し、塩素ガスあるいは塩化ホウ素ガス等を用いた
反応性ドライエッチングによりバイアホール６を基板表
面の電極中継パッドまで開孔する。次に、図３（ｃ）に
示すように、フォトレジスト膜１７ａを除去した後、ス
パッタ法によりＴｉ／Ａｕ等の下地金属層１８を成膜す
る。そして、新たにフォトリソグラフィ法によりバイア
ホール部および裏面電極パッドが形成される部分に開口
を有するフォトレジスト膜１７ｂを形成し、このフォト
レジスト膜１７ｂをマスクとして金メッキ法を用いて金
メッキ層１９を形成する。次に、図３（ｄ）に示すよう
に、フォトレジスト膜１７ｂを除去し、金メッキ層１９
をマスクとして露出した下地金属層１８をエッチング除
去して、基板裏面に、表面のゲート電極中継パッド、ド
レイン電極中継パッドと各々接続されたゲート電極パッ
ド７、ドレイン電極パッド８を形成する。最後に、ダイ
シングによりウェハを個々のＦＥＴチップ１に分離して
ＦＥＴ製造工程が完了する。
形成されたＧａＡｓ基板１０を研磨して１００〜１５０
μｍ程度に薄くする。ここで基板厚はバイアホール形成
工程で不具合がでない程度に厚くしてもよい。この後、
基板裏面において、フォトリソグラフィ法を用いて表面
のゲート電極中継パッド４、ドレイン電極中継パッド５
に相対する位置に開口を有するフォトレジスト膜１７ａ
を形成し、塩素ガスあるいは塩化ホウ素ガス等を用いた
反応性ドライエッチングによりバイアホール６を基板表
面の電極中継パッドまで開孔する。次に、図３（ｃ）に
示すように、フォトレジスト膜１７ａを除去した後、ス
パッタ法によりＴｉ／Ａｕ等の下地金属層１８を成膜す
る。そして、新たにフォトリソグラフィ法によりバイア
ホール部および裏面電極パッドが形成される部分に開口
を有するフォトレジスト膜１７ｂを形成し、このフォト
レジスト膜１７ｂをマスクとして金メッキ法を用いて金
メッキ層１９を形成する。次に、図３（ｄ）に示すよう
に、フォトレジスト膜１７ｂを除去し、金メッキ層１９
をマスクとして露出した下地金属層１８をエッチング除
去して、基板裏面に、表面のゲート電極中継パッド、ド
レイン電極中継パッドと各々接続されたゲート電極パッ
ド７、ドレイン電極パッド８を形成する。最後に、ダイ
シングによりウェハを個々のＦＥＴチップ１に分離して
ＦＥＴ製造工程が完了する。
【００１４】図４は、本発明の第２の実施の形態を説明
するための図であって、図４（ａ）は平面図、図４
（ｂ）は底面図、図４（ｃ）は図４（ｂ）のＢ−Ｂ′線
の断面図である。図４に示すように、第１の実施の形態
と同様に、ＧａＡｓ基板１０の表面領域内には、ＦＥＴ
能動層２が形成され、そのＦＥＴ能動層２を覆うように
ソース電極パッド３が形成されている。基板表面の周辺
部には、ＦＥＴ能動層２上に形成されたゲート電極とド
レイン電極に接続されたゲート電極中継パッド４とドレ
イン電極中継パッド５が形成されている。これらのゲー
ト電極中継パッド４、ドレイン電極中継パッド５は、基
板側面に形成された側面配線２３を介して、それぞれ基
板裏面の周辺部に形成されたゲート電極パッド７、ドレ
イン電極パッド８に接続されている。ソース電極パッド
３の厚さは５〜１０μｍであり、ゲート電極中継パッド
４、ドレイン電極中継パッド５、ゲート電極パッド７、
ドレイン電極パッド８および側面配線２３の厚さは１〜
２μｍであって、これらは金メッキにより形成されてい
る。このように構成された本実施の形態のＦＥＴチップ
１も、図２示される第１の実施の形態の場合と同様に、
フェースダウン方式にてパッケージのヒートシンク上に
マウントされ、ボンディングワイヤにてゲート電極パッ
ド、ドレイン電極パッドと入・出力電極間が接続され
る。
するための図であって、図４（ａ）は平面図、図４
（ｂ）は底面図、図４（ｃ）は図４（ｂ）のＢ−Ｂ′線
の断面図である。図４に示すように、第１の実施の形態
と同様に、ＧａＡｓ基板１０の表面領域内には、ＦＥＴ
能動層２が形成され、そのＦＥＴ能動層２を覆うように
ソース電極パッド３が形成されている。基板表面の周辺
部には、ＦＥＴ能動層２上に形成されたゲート電極とド
レイン電極に接続されたゲート電極中継パッド４とドレ
イン電極中継パッド５が形成されている。これらのゲー
ト電極中継パッド４、ドレイン電極中継パッド５は、基
板側面に形成された側面配線２３を介して、それぞれ基
板裏面の周辺部に形成されたゲート電極パッド７、ドレ
イン電極パッド８に接続されている。ソース電極パッド
３の厚さは５〜１０μｍであり、ゲート電極中継パッド
４、ドレイン電極中継パッド５、ゲート電極パッド７、
ドレイン電極パッド８および側面配線２３の厚さは１〜
２μｍであって、これらは金メッキにより形成されてい
る。このように構成された本実施の形態のＦＥＴチップ
１も、図２示される第１の実施の形態の場合と同様に、
フェースダウン方式にてパッケージのヒートシンク上に
マウントされ、ボンディングワイヤにてゲート電極パッ
ド、ドレイン電極パッドと入・出力電極間が接続され
る。
【００１５】図５（ａ）〜（ｄ）は、第２の実施の形態
のＦＥＴチップの製造方法を説明するための工程順の断
面図である。図５（ａ）は、図３（ａ）に示した第１の
実施の形態の場合と同様の工程により、ＧａＡｓ基板１
０にＦＥＴ能動層２、ソース電極パッド３、ゲート電極
中継パッド４およびドレイン電極中継パッド５を形成し
た状態を示す。その後、図５（ｂ）に示すように、ＦＥ
Ｔが形成されたウェハ表面をワックス２１を用いてガラ
ス板２２上に貼り付け、この状態で研磨を行い、基板厚
を１００〜１５０μｍまで薄くする。次に、フォトリソ
グラフィ法により、ウェハ裏面にウェハの分割線に沿っ
て開口を有するフォトレジスト膜１７ｃを形成し、これ
をマスクとして塩素ガスあるいは塩化ホウ素ガスを用い
た反応性ドライエッチングによりウェハを個々のＦＥＴ
チップに分離するチップ分離部２０を形成する。このと
き、フォトレジスト膜１７ｃの開口部は、電極中継パッ
ド４、５の一部とオーバーラップするように形成されて
いるため、チップ分離部２０の底面にはゲート電極中継
パッド４とドレイン電極中継パッド５の一部裏面が露出
する。
のＦＥＴチップの製造方法を説明するための工程順の断
面図である。図５（ａ）は、図３（ａ）に示した第１の
実施の形態の場合と同様の工程により、ＧａＡｓ基板１
０にＦＥＴ能動層２、ソース電極パッド３、ゲート電極
中継パッド４およびドレイン電極中継パッド５を形成し
た状態を示す。その後、図５（ｂ）に示すように、ＦＥ
Ｔが形成されたウェハ表面をワックス２１を用いてガラ
ス板２２上に貼り付け、この状態で研磨を行い、基板厚
を１００〜１５０μｍまで薄くする。次に、フォトリソ
グラフィ法により、ウェハ裏面にウェハの分割線に沿っ
て開口を有するフォトレジスト膜１７ｃを形成し、これ
をマスクとして塩素ガスあるいは塩化ホウ素ガスを用い
た反応性ドライエッチングによりウェハを個々のＦＥＴ
チップに分離するチップ分離部２０を形成する。このと
き、フォトレジスト膜１７ｃの開口部は、電極中継パッ
ド４、５の一部とオーバーラップするように形成されて
いるため、チップ分離部２０の底面にはゲート電極中継
パッド４とドレイン電極中継パッド５の一部裏面が露出
する。
【００１６】次に、図５（ｃ）に示すように、フォトレ
ジスト膜１７ｃを除去した後、スパッタ法によりＴｉ／
Ａｕ等の下地金属層１８を成膜する。続いて、ＧａＡｓ
基板の電極パッドおよび側面配線の形成領域以外を被覆
するようにフォトレジスト膜１７ｄを形成し、このフォ
トレジスト膜１７ｄをマスクとして金電解メッキにより
金メッキ層１９を形成する。次に、図５（ｄ）に示すよ
うに、フォトレジスト膜１７ｄを除去し、金メッキ層１
９をマスクとして露出した下地金属層１８をエッチング
除去して、基板裏面に、表面のゲート電極中継パッド、
ドレイン電極中継パッドと各々側面配線２３により接続
されたゲート電極パッド７、ドレイン電極パッド８を形
成する。最後に、ＦＥＴチップ１をガラス板２２より剥
離してＦＥＴ製造工程が完了する。
ジスト膜１７ｃを除去した後、スパッタ法によりＴｉ／
Ａｕ等の下地金属層１８を成膜する。続いて、ＧａＡｓ
基板の電極パッドおよび側面配線の形成領域以外を被覆
するようにフォトレジスト膜１７ｄを形成し、このフォ
トレジスト膜１７ｄをマスクとして金電解メッキにより
金メッキ層１９を形成する。次に、図５（ｄ）に示すよ
うに、フォトレジスト膜１７ｄを除去し、金メッキ層１
９をマスクとして露出した下地金属層１８をエッチング
除去して、基板裏面に、表面のゲート電極中継パッド、
ドレイン電極中継パッドと各々側面配線２３により接続
されたゲート電極パッド７、ドレイン電極パッド８を形
成する。最後に、ＦＥＴチップ１をガラス板２２より剥
離してＦＥＴ製造工程が完了する。
【００１７】
【発明の効果】以上の説明したように、本発明による実
装方式は、能動素子面に素子電極パッドを、基板裏面に
ゲート・ドレイン電極パッドを形成し、フリップチップ
ボンディングの後、ゲート・ドレイン電極パッドとパッ
ケージの入・出力電極とをボンディングワイヤ等により
接続するものであるので、本発明によれば、組立て時に
特別な実装方法あるいは特別なパッケージ、回路基板を
用いずに、簡易で安定した方法によりフリップチップ実
装を行うことが可能となり、放熱性、高周波特性をフリ
ップチップ実装方式の場合と同等に維持しつつ、実装コ
ストの低減を図ることが可能となる。
装方式は、能動素子面に素子電極パッドを、基板裏面に
ゲート・ドレイン電極パッドを形成し、フリップチップ
ボンディングの後、ゲート・ドレイン電極パッドとパッ
ケージの入・出力電極とをボンディングワイヤ等により
接続するものであるので、本発明によれば、組立て時に
特別な実装方法あるいは特別なパッケージ、回路基板を
用いずに、簡易で安定した方法によりフリップチップ実
装を行うことが可能となり、放熱性、高周波特性をフリ
ップチップ実装方式の場合と同等に維持しつつ、実装コ
ストの低減を図ることが可能となる。
【図１】 本発明の第１の実施の形態を説明するための
ＦＥＴチップの平面図と底面図と断面図。
ＦＥＴチップの平面図と底面図と断面図。
【図２】 図１に示したＦＥＴチップのパッケージ内の
実装状態を示す断面図。
実装状態を示す断面図。
【図３】 図１に示したＦＥＴチップの製造方法を説明
するための工程順の断面図。
するための工程順の断面図。
【図４】 本発明の第２の実施の形態を説明するための
ＦＥＴチップの平面図と底面図と断面図。
ＦＥＴチップの平面図と底面図と断面図。
【図５】 図４に示したＦＥＴチップの製造方法を説明
するための工程順の断面図。
するための工程順の断面図。
【図６】 第１の従来例の断面図。
【図７】 第２の従来例の断面図。
１ ＦＥＴチップ ２ ＦＥＴ能動層 ３ ソース電極パッド ４ ゲート電極中継パッド ４ａ ゲート電極パッド ５ ドレイン電極中継パッド ５ａ ドレイン電極パッド ６ バイアホール ７ ゲート電極パッド ８ ドレイン電極パッド １０ ＧａＡｓ基板 １１ 入力側電極 １２ 出力側電極 １３ 入力側回路基板 １４ 出力側回路基板 １５ ボンディングワイヤ １６ パッケージヒートシンク部 １７ａ〜１７ｄ フォトレジスト膜 １８ 下地金属層 １９ 金メッキ層 ２０ チップ分離部 ２１ ワックス ２２ ガラス板 ２３ 側面配線 ２４ リード線
Claims (5)
- 【請求項１】 化合物半導体基板の第１主面側に電界効
果トランジスタの能動領域が設けられ、該第１主面上に
前記能動領域の各電極に接続されたソース電極パッド、
ゲート中継パッドおよびドレイン中継パッドが設けら
れ、前記化合物半導体基板の第２主面上にゲート電極パ
ッドおよびドレイン電極パッドが設けられた半導体素子
において、前記ゲート中継パッド−前記ゲート電極パッ
ド間、および、前記ドレイン中継パッド−前記ドレイン
電極パッド間が、バイアホールまたは基板側面に形成さ
れた配線によって接続されていることを特徴とする半導
体素子。 - 【請求項２】 ソース電極とドレイン電極とがインター
ディジット状に形成されており、ソース電極に接続され
た前記ソース電極パッドが、ドレイン電極およびゲート
電極を跨いでブリッジ状に形成されていることを特徴と
する請求項１記載の半導体素子。 - 【請求項３】 化合物半導体基板の第１主面側に電界効
果トランジスタの能動領域が設けられ、該第１主面上に
前記能動領域の各電極に接続されたソース電極パッド、
ゲート中継パッドおよびドレイン中継パッドが設けら
れ、前記化合物半導体基板の第２主面上にゲート電極パ
ッドおよびドレイン電極パッドが設けられ、前記ゲート
中継パッド−前記ゲート電極パッド間、および、前記ド
レイン中継パッド−前記ドレイン電極パッド間が、バイ
アホールまたは基板側面に形成された配線によって接続
されている半導体素子を、フェースダウンにてパッケー
ジのヒートシンク上に搭載し、前記ゲート電極パッドと
パッケージ上の入力側電極との間、および、前記ドレイ
ン電極パッドとパッケージ上の出力側電極との間が電気
的に接続されていることを特徴とする半導体素子の実装
構造。 - 【請求項４】 前記ゲート電極パッドとパッケージ上の
前記入力側電極との間、および、前記ドレイン電極パッ
ドとパッケージ上の前記出力側電極との間がボンディン
グワイヤにより接続されていることを特徴とする請求項
３記載の半導体素子の実装構造。 - 【請求項５】 パッケージ上の前記入力側電極および前
記出力側電極が、前記ゲート電極パッドおよび前記ドレ
イン電極パッドとほぼ同一平面上に位置していることを
特徴とする請求項３記載の半導体素子の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17793297A JPH1126633A (ja) | 1997-07-03 | 1997-07-03 | 半導体素子およびその実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17793297A JPH1126633A (ja) | 1997-07-03 | 1997-07-03 | 半導体素子およびその実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126633A true JPH1126633A (ja) | 1999-01-29 |
Family
ID=16039597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17793297A Pending JPH1126633A (ja) | 1997-07-03 | 1997-07-03 | 半導体素子およびその実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126633A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7049179B2 (en) | 2001-05-31 | 2006-05-23 | Fujitsu Quantum Devices Limited | Semiconductor device and manufacturing method thereof |
| JP2008517459A (ja) * | 2004-10-14 | 2008-05-22 | アギア システムズ インコーポレーテッド | 熱エネルギー放散を改善したプリント回路板組立体 |
| US7554193B2 (en) | 2005-08-16 | 2009-06-30 | Renesas Technology Corp. | Semiconductor device |
| WO2017222233A1 (ko) * | 2016-06-22 | 2017-12-28 | (주)웨이비스 | 고주파 전력 트랜지스터 패키지 및 그 제조방법 |
-
1997
- 1997-07-03 JP JP17793297A patent/JPH1126633A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7049179B2 (en) | 2001-05-31 | 2006-05-23 | Fujitsu Quantum Devices Limited | Semiconductor device and manufacturing method thereof |
| JP2008517459A (ja) * | 2004-10-14 | 2008-05-22 | アギア システムズ インコーポレーテッド | 熱エネルギー放散を改善したプリント回路板組立体 |
| US7554193B2 (en) | 2005-08-16 | 2009-06-30 | Renesas Technology Corp. | Semiconductor device |
| WO2017222233A1 (ko) * | 2016-06-22 | 2017-12-28 | (주)웨이비스 | 고주파 전력 트랜지스터 패키지 및 그 제조방법 |
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