JP2010080877A - 半導体装置 - Google Patents

Abstract

【課題】高周波高出力増幅に用いるＦＥＴを具えた半導体装置において、交差部に起因の寄生容量を防止し、かつチップ面積を拡大せずに発熱の集中を分散させる。
【解決手段】半導体装置は、ゲート幅方向１５に互いに平行にかつ離間して形成されている複数のゲート電極１３と、ゲート長方向１１に延在して形成されている基線部１７と、複数の主電極１９とが下地２１の上側に設けられている。ゲート電極は、基線部とそれぞれ交差し、かつこの基線部と一体的に形成されている。主電極は、基線部、及び隣り合うゲート電極の間に囲まれた領域に１つずつ配置形成されている
【選択図】図１

Description

この発明は、半導体装置の構造に関し、特に、電界効果トランジスタを構成する各構成要素の配置に関する。

周知の通り、高周波高出力増幅に用いる電界効果トランジスタ（以下、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とも称する）では、大きな出力電力を得るために、所望の動作電圧及び出力電力に見合う大電流が必要となる。そのために、従来から、ゲート電極のゲート幅を拡げることによって上述の大電流を得ていた。そして、ゲート幅を大きく設定しつつ、ウエハ上に効率よくＦＥＴを配置形成するために、いわゆる櫛形構造の半導体装置が周知である（例えば、特許文献１参照）。

以下、図５、図６を参照して、従来技術による櫛形構造の半導体装置（以下、単に従来技術による半導体装置とも称する）について説明する。

図５は、従来技術による半導体装置を説明する図であり、下地を上側表面、すなわち素子が形成されている面から見た平面図である。また、図６は、図５に示すＩ−Ｉ線に沿って切り取った断面に相当する切り口を、矢印方向から見た端面図である。

従来技術による半導体装置では、下地１０１の活性領域１０３の上側に、複数のゲート電極１０５と、ソースまたはドレイン電極として用いられる複数の主電極１０７とが形成されている。また、下地１０１の活性領域１０３外の領域、すなわち非活性領域１１３には、矢印１０９で示すゲート長方向１０９に延在して形成された基線部１１５を具えている。

ゲート電極１０５は、活性領域１０３の上側において、互いに離間し、かつゲート長方向１０９に配列して形成されている。また、ゲート電極１０５は、矢印１１１で示すゲート幅方向１１１に互いに平行に形成されている。そして、これらゲート電極１０５は、基線部１１５とそれぞれ一体的に形成されており、電気的に導通している。

また、基線部１１５には、この基線部１１５に接続している各ゲート電極１０５にゲート電圧を印加するためのゲートパッド１１７が形成されている。図５に示す構成例では、基線部１１５の、ゲート幅方向１１１における、ゲート電極１０５が形成されているのとは反対の側にゲートパッド１１７を形成し、接続部１１９を以って基線部１１５とゲートパッド１１７とを電気的に接続している。

また、主電極１０７は、各ゲート電極１０５間にそれぞれ１つずつ配置形成されている。そして、これら主電極領域１０７は、隣り合う２つの主電極の一方がソース電極として用いられ、他方がドレイン電極として用いられる。なお、図５では、ソース電極として用いられる主電極（以下、単にソース電極とも称する）には１０７ａ、また、ドレイン電極として用いられる主電極（以下、単にドレイン電極とも称する）には１０７ｂの符号を付してある。このように各主電極１０７を配置することによって、各１つのゲート電極１０５と、これらを挟んで形成された各２つの主電極１０７とを含むＦＥＴがそれぞれ構成される。

また、従来技術による半導体装置では、非活性領域１１３の上側に、ソース電極１０７ａに対応するワイヤボンディング領域１１０ａ、及びドレイン電極１０７ｂに対応するワイヤボンディング領域１１０ｂがそれぞれ形成されている。これらワイヤボンディング領域１１０ａ及び１１０ｂは、半導体装置を実装基板に実装する際に、実装基板と半導体装置に形成されたＦＥＴとを電気的に導通するためのワイヤを接続する領域として形成されている。また、ワイヤボンディング領域１１０ａ及び１１０ｂは、それぞれ複数個のソースまたはドレイン電極１０７ａまたは１０７ｂに対して共通に１つずつ設けられている。すなわち、ワイヤボンディング領域１１０ａ及び１１０ｂは、それぞれ複数個のソースまたはドレイン電極１０７ａまたは１０７ｂの、共有部１０８ａまたは１０８ｂにそれぞれ形成されている。そして、ソース電極１０７ａ用のワイヤボンディング領域１１０ａは各対応するソース電極１０７ａと、また、ドレイン電極１０７ｂ用のワイヤボンディング領域１１０ｂは各対応するドレイン電極１０７ｂと、それぞれ一体的に形成されることによって、電気的に接続されている。なお、図５に示す構成例では、紙面に向かって左側に形成された２つのソース電極１０７ａａは、共有部１０８ａａにおいて、これらに共通のワイヤボンディング領域１１０ａａと、また、紙面に向かって右側に形成された２つのソース電極１０７ａｂは、共有部１０８ａｂにおいて、これらに共通のワイヤボンディング領域１１０ａｂと、それぞれ一体的に形成されている。そして、ワイヤボンディング領域１１０ａａ及び１１０ａｂは、共有部１０８ａａ及び１０８ａｂと一体的に形成された接続部１２１によって電気的に導通している。

ところで、従来技術による半導体装置では、上述した構成においてゲート電極１０５、主電極１０７、及び基線部１１５を配置形成することによって、下地１０１の上側において、主電極１０７と基線部１１５とが交差する個所が存在する。すなわち、図５に示す構成例では、交差部１２３において、基線部１１５とソース電極１０７ａとがそれぞれ交差している。また、交差部１２５において、基線部１１５及びゲートパッド１１７間の接続部１１９と、ワイヤボンディング領域１１０ａａ及び１１０ａｂ間の接続部１２１とが交差している。

このような交差部１２３及び１２５では、例えばいわゆるエアブリッジと称される構造によって、交差する素子同士が立体的に交差している（図６参照）。図６に示す交差部１２５の構成例では、接続部１２１が、接続部１１９の上側を互いに非接触の状態で跨ぐことによって、これら接続部１２１と接続部１１９とが交差している。そして、このエアブリッジによる交差部１２５では、接続部１２１及び接続部１１９間が空洞、すなわち中空部１２７となっている。

また、従来技術による半導体装置では、交差部１２３及び１２５において、エアブリッジの他に、例えば交差する素子間に層間絶縁膜を形成することによって、これら素子同士を互いに非接触の状態で交差させる構造が周知である（図示せず）。
特開平９−８０６４号公報

しかしながら、従来技術による半導体装置では、上述した交差部１２３及び１２５において、各交差する素子間に寄生容量が生じる。その結果、従来技術による半導体装置では、この寄生容量に起因して高域の周波数特性が悪化するという問題があった。

また、従来技術による半導体装置では、下地１０１上においてチップ面積を拡大することなく効率良く複数のＦＥＴを配置するために、下地１０１の中心部に活性領域１０３、各ゲート電極１０５、及び各主電極１０７を形成し、これらの外周領域にワイヤボンディング領域１１０ａ及び１１０ｂを形成する必要がある。そのため、半導体装置の駆動時において、各ゲート電極１０５及びドレイン電極１０７ｂ間の各領域に発生する熱が、チップの中心部に集中する。その結果、チップ温度の上昇に繋がり、半導体装置の電気特性の悪化や動作の信頼性の低下という問題が生じるおそれがある。

この発熱の集中を分散させるためには、例えば、各ＦＥＴ間の互いの離間距離を大きく設定することによって、各ゲート電極１０５及びドレイン電極１０７ｂ間の各領域、すなわち各発熱部をチップ上において分散して配置する方法が考えられる。しかし、従来技術による半導体装置では、各ＦＥＴ間の離間距離を大きく設定した場合、チップ面積を拡大することとなるため好ましくない。

そこで、この発明の目的は、高周波高出力増幅に用いるＦＥＴを具えた半導体装置において、上述した交差部に起因の寄生容量が発生することなく、かつチップ面積を拡大せずに発熱の集中が分散された半導体装置を提案することにある。

上述の目的の達成を図るため、この発明によれば、半導体装置は以下の特徴を有している。

すなわち、この発明による半導体装置は、ゲート幅方向に互いに平行にかつ離間して形成されている複数のゲート電極と、ゲート長方向に延在して形成されている基線部と、複数の主電極とが下地の上側に設けられている。そして、ゲート電極は、基線部とそれぞれ交差し、かつ基線部と一体的に形成されている。また、主電極は、基線部、及び隣り合うゲート電極の間に囲まれた領域に１つずつ配置形成されている。

この発明による半導体装置では、各主電極が、基線部と一体的に形成されているゲート電極及び基線部の間に囲まれた領域に１つずつ配置形成されているため、これら各主電極上にワイヤボンディング領域を形成することによって、上述した交差部が存在しない構造となる。

従って、この発明による半導体装置は、交差部における寄生容量の発生が防止される。

また、この発明の半導体装置では、ゲート長方向に延在して形成された基線部と、ゲート幅方向に互いに平行に形成された各ゲート電極とが一体的に交差して形成されているため、各ゲート電極及びこれらに各々対応する各主電極を含む各ＦＥＴが、下地上において、この下地の中心部から分散して配置形成される。その結果、各ＦＥＴに含まれる発熱部、すなわち各ゲート電極とドレイン電極として用いられる各主電極との間の各領域同士が、従来技術による半導体装置と比して互いに大きく離間している。

さらに、この発明の半導体装置では、基線部のゲート幅方向における両側にそれぞれ各ゲート電極が形成される構造となるため、基線部を下地の中心部に配置形成することによって、同じ面積のチップ内に、従来技術による半導体装置と比してより多数のＦＥＴを効率良く配置することができる。

従って、この発明による半導体装置は、従来技術による半導体装置と同程度の大電流を得る場合に、チップ面積を拡大することなく発熱部の配置を分散し、発熱の熱集中を分散することができる。

以下、図面を参照して、この発明の実施の形態に係る半導体装置について説明する。なお、各図は、この発明が理解できる程度に、各構成要素の形状、大きさ、及び配置関係を概略的に示してあるに過ぎない。従って、この発明の構成は、何ら図示の構成例にのみ限定されるものではない。

〈第１の実施の形態〉
第１の実施の形態では、ゲート長方向に延在して形成された基線部、基線部と一体的に交差して形成され、ゲート幅方向に平行にかつ離間して形成された複数のゲート電極、及び隣り合う２つのゲート電極と基線部との間に囲まれた領域に１つずつ配置形成された複数の主電極領域を具える半導体装置について説明する。

図１は、この発明の第１の実施の形態を説明する概略図であり、下地を上側表面、すなわちＦＥＴ等の素子が形成されている面から見た平面図である。なお、通常、実際の半導体装置では、図１に示す構造体の上側に、例えば層間絶縁層、上部配線層等の上層が形成されているが、この図１では、第１の実施の形態に係る特徴部分を明瞭に示すためにそれらの上層を省略している。

第１の実施の形態による半導体装置は、複数のゲート電極１３と、基線部１７と、複数の主電極１９とが下地２１の上側に設けられている。

下地２１は、従来周知の半導体基板であり、例えば、電子走行層及び電子供給層の界面にヘテロ接合面を有する下地、すなわち例えばＡｌＧａＮ層及びＧａＮ層を堆積した下地や、ＡｌＧａＡｓ層及びＧａＡｓ層を堆積した化合物半導体基板等、または、Ｓｉ基板、ＳＯＩ基板、その他の半導体下地の中から設計に応じて好適なものを用いればよい。この第１の実施の形態では、高周波高出力という点に鑑みて、上述した化合物半導体基板を用いるのが好ましい。

また、この第１の実施の形態による半導体装置をＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造、すなわち半導体基板の上側にゲート絶縁膜を介してゲート電極が形成されている構造とする場合には、下地２１として、最上層の上側にゲート絶縁膜が形成されている半導体基板を用いる（図示せず）。

そして、下地２１の上側表面すなわち下地面に、ＦＥＴを構成する各素子が形成されている。

また、下地２１には、ＦＥＴが形成されている素子領域としての活性領域２３、及びこの活性領域２３を区画する非活性領域２５が作り込まれている。

第１の実施の形態では、後に説明する、ゲート長方向に延在して形成されている基線部１７の、ゲート幅方向の両側にそれぞれ複数のＦＥＴが形成されている。従って、この第１の実施の形態では、基線部１７を挟んでゲート幅方向の両側に、互いに離間し、かつ対向している活性領域２３がそれぞれ形成されている。そして、非活性領域２５は、これら活性領域２３を区画し、電気的に分離する目的で形成されている。

下地２１として、例えばＡｌＧａＮ／ＧａＮのヘテロ接合面を有する下地を用いた場合には、最上層であり、電子供給層として形成されているＵＩＤ（Ｕｎ−Ｉｎｔｅｎｔｉｏｎａｌｌｙ−Ｄｏｐｅｄ：不純物無添加）−ＡｌＧａｎ層が活性領域２３として機能する。また、非活性領域２５は、このＵＩＤ−ＡｌＧａｎ層にＡｒイオン等がイオン注入されることによって形成されている。この非活性領域２５は、活性領域２３を確実に素子分離するために、下地面から、ＡｌＧａＮ／ＧａＮのヘテロ接合面の下側に形成されている、２次元電子ガス層の下側までイオン注入されている。

複数のゲート電極１３及び基線部１７は、下地面に一体的に形成されている。

基線部１７は、矢印１１で示すゲート長方向１１に延在して形成されている。そして、基線部１７は、既に説明したように、互いに離間し、かつ対向して配置形成された２つの活性領域２３に挟み込まれた位置であって、非活性領域２５の上側に形成されている。

複数のゲート電極１３は、各々互いに離間して、矢印１１で示すゲート長方向１１に配列して形成されている。そして、各ゲート電極１３は、矢印１５で示すゲート幅方向に互いに平行に形成されている。

そして、各ゲート電極１３は、基線部１７とそれぞれ交差して形成されている。このような形状及び配置関係で、複数のゲート電極１３及び基線部１７を形成することによって、各ゲート電極１３は、それぞれ基線部１７のゲート幅方向１５における両側で、これら各側に作り込まれた活性領域２３の上側を各々被覆して形成されている。

また、基線部１７の上側には、この基線部１７を経て各ゲート電極１３にゲート電圧を印加するためのゲートパッド２７が形成されている。

ここで、この第１の実施の形態における半導体装置では、各ゲート電極１３と、これら各ゲート電極１３のゲート長方向１１における両側に形成されている２つの主電極１９（詳細は後述する）とによって、各々ＦＥＴが構成されている。従って、各ゲート電極１３は、それぞれ各ＦＥＴに含まれている。そのため、第１の実施の形態における半導体装置では、これら各ＦＥＴからそれぞれ出力される各電波の波長間に、互いに位相差を生じさせないために、各ゲート電極１３に対して、可能な限り同時にゲート電圧を印加するのが好ましい。そこで、この第１の実施の形態では、ゲートパッド２７を、基線部１７の上側に、ゲート長方向１１に所定の間隔を空けて複数形成する。

ところで、ＦＥＴを高周波高出力増幅に用いることを想定した場合には、上述した各ＦＥＴ間における互いの位相差を波長周期の１／１０以下に抑えるのが好ましい。そのために、この第１の実施の形態では、複数のゲートパッド２７を、基線部１７の上側に２００〜１０００μｍ毎に設けるのが好ましい。

また、一体的に形成されている各ゲート電極１３及び基線部１７は、下地２１として、例えばＡｌＧａＮ／ＧａＮのヘテロ接合面を有する下地を用いた場合には、例えばＮｉ及びＡｕが堆積されて形成されているのが好ましい。

主電極１９は、基線部１７、及び隣り合うゲート電極１３の間に囲まれた領域に１つずつ配置形成されている。第１の実施の形態による半導体装置では、このように各主電極１９を配置することによって、これら各主電極１９は、それぞれ各ゲート電極１３間から露出している活性領域２３の上側を被覆して形成されている。そして、ゲート長方向１１に隣り合う２つの主電極１９は、各々１つのゲート電極１９を挟んで、互いに対向して形成されている。

なお、ゲート長方向１１の両端に位置する各主電極１９は、基線部１７と、ゲート長方向１１の両端に位置するそれぞれのゲート電極１３とが成す各角内の領域のうち、ゲート長方向１１における外側の領域にそれぞれ配置形成されている。

各主電極１９は、下地２１として、例えばＡｌＧａＮ／ＧａＮのヘテロ接合面を有する下地を用いた場合には、例えばＴｉ及びＡｌが堆積されて形成されているのが好ましい。その場合には、これら各主電極１９は、それぞれ活性領域２３とオーミック接触が取られ、ソース電極またはドレイン電極として機能する。

そして、ゲート長方向１１にゲート電極１３を挟んで隣り合う２つの主電極１９の、一方がソース電極として用い、他方がドレイン電極として用いられる。これによって、各ゲート電極１３の主電極１９間に挟まれたゲート電極部分１３ａ、これら各ゲート電極部分１３ａを挟んで形成された各２つの主電極１９、及びこれら各２つの主電極１９が形成されている活性領域２３によって、それぞれＦＥＴが構成されている。ここで、各ゲート電極１３は、基線部１７を中心線としてゲート幅方向の両側に、それぞれ１つのＦＥＴに含まれるゲート電極部分１３ａを含む。従って、各ＦＥＴにおいては、このゲート電極部分１３ａの幅がゲート幅となる。なお、図１に示す構成例では、ソース電極として用いられる主電極１９には１９ａの符号を、またドレイン電極として用いられる主電極には１９ｂの符号を付して示している。そこで、以下、ソース電極として用いられる主電極１９をソース電極１９ａと称することもある。また、ドレイン電極として用いられる主電極１９をドレイン電極１９ｂと称することもある。

また、この第１の実施の形態では、ゲート幅方向１５に、基線部１７を挟んで隣り合う２つの主電極１９は、ソースまたはドレイン電極の一方の、同一の主電極である。

また、各主電極１９は、それぞれ上側にワイヤボンディング領域２９が形成されている。

ワイヤボンディング領域２９は、半導体装置を実装基板に実装する際に、実装基板と半導体装置に形成されたＦＥＴとを電気的に導通するためのワイヤを接続する領域として、各主電極１９上にそれぞれ形成されている。ワイヤボンディング領域２９は、各ＦＥＴを含む下地２１の全面を被覆して形成されている層間絶縁膜（図示せず）に、各主電極１９の上側表面を露出させて孔部を穿つことによって形成されている。なお、図１では、ソース電極１９ａに形成されたワイヤボンディング領域２９には２９ａの符号を、また、ドレイン電極１９ｂに形成されたワイヤボンディング領域２９には、２９ｂの符号を付して示している。

この第１の実施の形態による半導体装置では、各主電極１９が、一体的に形成されている複数のゲート電極１３、及び基線部１７の間に囲まれた領域に１つずつ配置形成されているため、これら各主電極１９上にワイヤボンディング領域２９を形成することによって、各ゲート電極１３及び基線部１７と、各主電極１９との間に立体的な交差部が存在しない構造となる。

従って、この第１の実施の形態による半導体装置は、交差部における寄生容量の発生が防止される。

また、第１の実施の形態による半導体装置では、交差部が存在しないため、各ゲート電極１３、基線部１７、及び各主電極１９を、従来技術による半導体装置と比して厚く形成することができる。

その結果、従来技術による半導体装置と比して配線抵抗を低減することができる。例えば、基線部１７を厚く形成することによって、各ゲート電極に印加すべきゲート電圧への配線抵抗を低減することが可能である。その結果、第１の実施の形態による半導体装置では、良好な周波数特性及び電気的特性を実現することができ、ＦＥＴを高周波高出力増幅に用いるに当たり有利である。

また、この第１の実施の形態の半導体装置では、ゲート長方向１１に延在して形成された基線部１７と、ゲート幅方向１５に互いに平行に形成された各ゲート電極１３とが一体的に交差して形成されているため、各ゲート電極１３及びこれらに各々対応する各主電極１９を含む各ＦＥＴが、下地２１上において、この下地２１の中心部から分散して配置形成される。その結果、各ＦＥＴに含まれる発熱部、すなわち各ゲート電極１３とドレイン電極１９ｂとの間の各領域同士が、従来技術による半導体装置と比して互いに大きく離間している。

さらに、この第１の実施の形態による半導体装置では、基線部１７のゲート幅方向１５における両側にそれぞれ各ゲート電極１３が形成される構造となるため、基線部１７を下地２１の中心部に配置形成することによって、同じ面積のチップ内に、従来技術による半導体装置と比してより多数のＦＥＴを効率良く配置することができる。

従って、この第１の実施の形態による半導体装置は、従来技術による半導体装置と同程度の大電流を得る場合に、チップ面積を拡大することなく発熱部の配置を分散し、発熱の集中を分散することができる。

また、従来技術による半導体装置と比してより多数のＦＥＴを効率良く配置することができるため、１つのチップから所望の大電流を得るに当たって、従来技術と比して各ゲート電極１３のゲート幅を短く設定することができる。その結果、ゲートパッド２７から各ゲート電極１３に対してゲート電圧を印加する際に、従来技術による半導体装置と比して、各ゲート電極１３間において、ゲート電圧が印加されるタイミングの時間的なずれが抑制される。

従って、第１の実施の形態による半導体装置では、ＦＥＴを高周波高出力増幅に用いることを想定した場合においても、チップ内の各ＦＥＴ間で、各ＦＥＴからそれぞれ出力される各電波の波長間に、位相差が生じるのを抑制することができる。

ここで、第１の実施の形態による構造を採用することによって、上述した発熱部の集中が分散されていることを確認するために、ゲート電圧を印加した状態において半導体装置のチップ上の温度分布を確認した。

図２（Ａ）及び（Ｂ）は、第１の実施の形態による半導体装置と、従来技術による半導体装置との温度分布を比較するための図である。

図２（Ａ）は、第１の実施の形態による半導体装置、すなわち図１に示した構成例と同様に、ゲート長方向に延在して形成された基線部、基線部と一体的に交差して形成され、ゲート幅方向に平行にかつ離間して形成された複数のゲート電極、及び隣り合う２つのゲート電極と基線部との間に囲まれた領域に１つずつ配置形成された複数の主電極領域を具える半導体装置について温度測定を行った結果を示している。そして、この温度測定に用いた半導体装置では、各ＦＥＴにおけるゲート幅が９．６ｍｍ、各ゲート電極間のゲート長方向に沿った互いの離間距離が４５０μｍ、各ＦＥＴにおけるゲート電極及び主電極間のゲート長方向に沿った互いの離間距離が１００μｍに設定されている。

また、図２（Ｂ）は、従来技術による半導体装置、すなわち図５に示した構成例と同様に、基線部とそれぞれ一体的に形成され、ゲート幅方向に互いに平行にかつ離間して形成されたゲート電極、及び隣り合う２つのゲート電極間にそれぞれ１つずつ配置形成された複数の主電極領域を具える半導体装置について温度測定を行った結果を示している。そして、この温度測定に用いた半導体装置では、各ＦＥＴにおけるゲート幅が９．６ｍｍ、各ゲート電極間のゲート長方向に沿った互いの離間距離が（２８５〜３５５μｍ）、各ＦＥＴにおけるゲート電極及び主電極間のゲート長方向に沿った互いの離間距離が１００μｍに設定されている。

また、図２（Ａ）及び（Ｂ）は、半導体装置を下地の上側表面、すなわちＦＥＴ等の素子が形成されている面から見た図であり、それぞれ半導体装置にゲート電圧を印加した状態における温度分布をサーモグラフィによって確認した図である。なお、図２（Ａ）及び（Ｂ）は、実際にサーモグラフィによって取得したカラー画像をグレースケールに変換した複製図である。そして、図２（Ａ）及び（Ｂ）において、３１及び４１の符号を付して示した領域は、元のカラー画像では赤色で表示されている。また、図２（Ａ）及び（Ｂ）において、３３及び４３の符号を付して示した領域は、元のカラー画像では緑色で表示されている。また、図２（Ｂ）において、領域４３の周囲を囲む４５の符号を付して示した領域は、元のカラー画像では黄色で表示されている。そして、元のカラー画像における温度分布は、赤色、黄色、緑色の順に温度傾斜があることを示している。従って、上述した各符号を付して示した色の部分は、３１及び４１を付した部分が最も温度が高い高温部であり、４５を付した部分が次いで温度が高い中温部、また、３３及び４３を付した部分が最も温度が低い低温部であることを示している。また、図２（Ａ）及び（Ｂ）において、符号３５及び４７で示した領域は、下地上のチップ領域を示している。

そして、図２（Ａ）において、各高温部分、すなわち３１の符号を付した各発熱部は、第１の実施の形態による半導体装置における各ゲート電極１３とドレイン電極１９ｂとの間の各領域に相当する領域であり（図１参照）、ゲート電圧の印加時において当該領域が発熱していることを示している。そして、図２（Ａ）から、第１の実施の形態による半導体装置では、各発熱部３１が中心部から分散して配置されており、互いに大きく離間していることが確認できる。その結果、各発熱部３１間においても熱が集中しておらず、チップ領域３５全体において、効率よく発熱が分散している。

また、図２（Ａ）では、各高温部分、すなわち４１の符号を付した各発熱部は、従来技術による半導体装置における各ゲート電極１０５とドレイン電極１０７ｂとの間の各領域に相当する領域であり（図５参照）、ゲート電圧の印加時において当該領域が発熱していることを示している。そして、図２（Ｂ）から、従来技術による半導体装置では、各発熱部４１が中心部に集中して配置されており、互いに近接していることが確認できる。その結果、各発熱部４１間に符号４５を付して示した中温部が存在しており、熱が集中していることがわかる。

これら図２（Ａ）及び（Ｂ）から、第１の実施の形態による半導体装置では、従来技術による半導体装置と比して、発熱部３１の配置を分散することによって、チップ領域３５における発熱の熱集が良好に分散されていることが明らかである。

〈第２の実施の形態〉
第２の実施の形態では、ゲート長方向１１に延在して形成された基線部、基線部と一体的に交差して形成され、ゲート幅方向１５に平行にかつ離間して形成された複数のゲート電極、及び隣り合う２つのゲート電極と基線部との間に囲まれた領域に１つずつ配置形成された複数の主電極領域を具える半導体装置について説明する。

この第２の実施の形態による半導体装置が、上述した第１の実施の形態による半導体装置と相違するのは、ゲート長方向１１及びゲート幅方向１５に隣り合う２つの主電極の一方をソース電極として用い、他方をドレイン電極として用いる点である。その他の構成要素及び作用効果は、第１の実施の形態と同様であるので、共通する構成要素については、同一の符号を付し、それらの重複する説明を省略する。

図３は、この発明の第２の実施の形態を説明する概略図であり、下地を上側表面、すなわちＦＥＴ等の素子が形成されている面から見た平面図である。なお、この図３では、図１と同様に、第２の実施の形態に係る特徴部分を明瞭に示すために、例えば層間絶縁層、上部配線層等の上層を省略している。

第２の実施の形態では、各主電極１９のうち、ソース電極１９ａとして用いるものと、ドレイン電極１９ｂとして用いるものとの配置を、上述した第１の半導体装置における配置から変更する。すなわち、第２の実施の形態では、ゲート長方向１１に隣り合う各２つの主電極１９のみでなく、ゲート幅方向１５に、基線部１７を挟んで隣り合う２つの主電極１９についても、一方をソース電極１９ａとして用い、他方をドレイン電極１９ｂとして用いる。

このような配置で、各主電極１９をソース電極１９ａとドレイン電極１９ｂとに割り振ることによって、第２の実施の形態では、上述した第１の実施の形態と比して、より電気的特性に優れた半導体装置を提供することができる。以下、この効果について説明する。

半導体装置を実装基板に実装する際には、ドレイン電極１９ｂに接続されるワイヤの、ドレイン電極１９ｂと接続されているのとは反対側の端部を、ゲート幅方向１５における片側に引き出して、この引き出した端部を実装基板に接続する。そして、各ＦＥＴから出力された各電波を実装基板側に導通させるに当たり、各電波の波長間で互いに位相差が生じないようにする必要がある。そこで、各ドレイン電極１９ｂのワイヤボンディング領域２９ｂと実装基板との間を導通させる各ワイヤを、互いに等しい長さとするのが好ましい。なお、この第２の実施の形態では、図３に示した構成例において、紙面に向かって下側を、ドレイン電極１９ｂに接続するワイヤを引き出す側とする。

チップ上において、ゲート幅方向１５のワイヤを引き出す側の片側に配置形成されている各ドレイン電極１９ｂ、すなわちドレイン電極１９ｂａに接続されるワイヤの長さと、この片側とは反対側に配置形成されている各ドレイン電極１９ｂ、すなわちドレイン電極１９ｂｂに接続されるワイヤの長さとを等しくした場合、ドレイン電極１９ｂａに接続されるワイヤが撓む。そして、この撓みによって、半導体装置を実装基板と接続した場合に、各ワイヤ同士が互いに接触または交差する可能性がある。

上述した第１の実施の形態では、各ドレイン電極１９ｂがゲート幅方向１５に隣り合って配置されているため（図１参照）、これら隣り合うドレイン電極１９ｂに接続される各ワイヤ間の距離が短く、その結果、ワイヤ同士が接触したり交差したりする可能性が大きい。そのため、ワイヤ同士の接触や交差に起因した寄生容量が生じる可能性がある。そして、このような寄生容量の発生を防ぐために、ワイヤを長く設定して、隣り合うドレイン電極１９ｂに接続される各ワイヤを、互いに離間させるために迂回させて実装基板へと引き出す必要がある。

これに対して、第２の実施の形態では、ゲート長方向１１及びゲート幅方向１５に隣り合う各主電極１９を、一方をソース電極１９ａ、また他方をドレイン電極として用いる配置としているため、ゲート長方向１１及びゲート幅方向１５のいずれの方向においてもドレイン電極１９ｂが隣り合っていない。

従って、第１の実施の形態と比して、ドレイン電極１９ｂに接続される各ワイヤ間が互いに大きく離間するため、ワイヤ同士が接触や交差をすることがなく、ワイヤ同士の接触や交差に起因した寄生容量が生じるのを防止できる。

また、第１の実施の形態とは異なり、ワイヤを長く設定することによって、接触や交差を回避する必要がないため、半導体装置の基板実装に際して、第１の実施の形態と比してワイヤを短くすることができる。周知の通り、半導体装置と実装基板とを接続するワイヤは、例えばＡｕ（金）等の高価な材料が用いられる。従って、この第２の実施の形態では、ワイヤを短く設定できるため、実装基板に実装する際の製造コストを削減することができる。

〈第１の変形例〉
第１の変形例では、上述した第１または第２の実施の形態において、ドレイン電極の上側全面がワイヤボンディング領域である半導体装置について説明する。

この第１の変形例による半導体装置が、上述した第１及び第２の実施の形態による半導体装置と相違するのは、ドレイン電極のワイヤボンディング領域を、各ドレイン電極の上側全面に形成する点である。その他の構成要素及び作用効果は、第１及び第２の実施の形態と同様であるので、共通する構成要素については、同一の符号を付し、それらの重複する説明を省略する。

図４は、この発明の第１の変形例を説明する概略図であり、下地を上側表面、すなわちＦＥＴ等の素子が形成されている面から見た平面図である。なお、この図４では、図１及び３と同様に、第１の変形例に係る特徴部分を明瞭に示すために、例えば層間絶縁層、上部配線層等の上層を省略している。

第１の変形例では、上述した第１及び第２の実施の形態による半導体装置における複数の主電極１９のうち、ドレイン電極１９ｂとして用いられる主電極の上側全面をワイヤボンディング領域５１とする。すなわち、図示しない層間絶縁膜に対して、各ドレイン電極１９ｂの上側全面を露出させる孔部を穿つことによって、ワイヤボンディング領域５１を形成する。なお、図４では、一例として、第２の実施の形態による半導体装置において、この第１の変形例を適用した場合の構成例を示している。

既に説明したように、半導体装置を実装基板に実装する際には、ドレイン電極１９ｂに接続されるワイヤの、ドレイン電極１９ｂと接続されているのとは反対側の端部を、ゲート幅方向１５における片側に引き出して、この引き出した端部を実装基板に接続する。そして、各ＦＥＴから出力された各電波を、これら各電波の波長間で互いに位相差が生じないように実装基板側に導通させるために、各ドレイン電極１９ｂのワイヤボンディング領域５１と実装基板との間を導通させる各ワイヤを、互いに等しい長さとする必要がある。なお、この第１の変形例では、上述した第２の実施の形態と同様に、図４に示した構成例において、紙面に向かって下側を、ワイヤを引き出す側とする。

そして、この第１の変形例では、各ワイヤを互いに接触または交差させることなく、かつ各ワイヤを短く設定するためのより好適な構成として、ドレイン電極１９ｂの上側全面をワイヤボンディング領域５１としている。そして、図示しないワイヤをゲート幅方向１５における片側に引き出すに当たり、この片側と反対の側に形成されている各ドレイン電極１９ｂｂ、及び実装基板間を導通させるワイヤが最短の長さとなるワイヤボンディング領域５１ａの位置にワイヤの一端を接続する。これに対応して、上述した第１の実施の形態及び第２の実施の形態では、各ワイヤの長さが等しく設定されるため、ワイヤを引き出す側に形成されている各ドレイン電極１９ｂａ、及び実装基板間を導通させるワイヤの長さについても最短となる。

第１の変形例では、ドレイン電極１９ｂとして用いられる主電極の上側全面をワイヤボンディング領域５１としているため、上述した第１及び第２の実施の形態と比して、ワイヤを接続できる領域が広くなる。その結果、半導体装置を実装基板に実装する際において、各ドレイン電極１９ｂ及び実装基板間を接続する各ワイヤの長さを、より短くすることができる。

従って、第１及び第２の実施の形態と比して、各ワイヤの撓みを小さくすることができるため、ワイヤ同士が接触や交差をすることがなく、ワイヤ同士の接触や交差に起因した寄生容量が生じるのを防止できる。

また、第１及び第２の実施の形態と比して、よりワイヤを短くすることができるため、この第１の変形例では、実装基板に実装する際において、ワイヤに係る製造コストを削減することができる。

また、第１の変形例では、ワイヤボンディング領域５１を広く設定しているため、各ワイヤボンディング領域に対して複数本のワイヤを接続することが可能である。そのため、第１の変形例では、接続される各ドレイン電極１９ｂ及び実装基板間のインダクタンスが低減されるため、第１及び第２の実施の形態と比して、より良好な高周波特性を有する半導体装置を提供することができる。

この発明の第１の実施の形態を説明する平面図である。 （Ａ）及び（Ｂ）は、第１の実施の形態による半導体装置と、従来技術による半導体装置との温度分布を比較するための図である。 この発明の第２の実施の形態を説明する平面図である。 この発明の第１の変形例を説明する平面図である。 従来技術による半導体装置を説明する平面図である。 従来技術による半導体装置を説明する図であり、図５に示すＩ−Ｉ線に沿って切り取った断面に相当する切り口を、矢印方向から見た端面図である。

符号の説明

１１、１０９：ゲート長方向
１３、１０５：ゲート電極
１５、１１１：ゲート幅方向
１７、１１５：基線部
１９、１０７：主電極
２１、１０１：下地
２３、１０３：活性領域
２５、１１３：非活性領域
２７、１１７：ゲートパッド
２９、５１、１１０ａ、１１０ｂ：ワイヤボンディング領域
１０８ａ、１０８ｂ：共有部
１１９、１２１：接続部
１２３、１２５：交差部
１２７：中空部

Claims (5)

1. ゲート幅方向に互いに平行にかつ離間して形成されている複数のゲート電極と、ゲート長方向に延在して形成されている基線部と、複数の主電極とが下地の上側に設けられており、
   前記ゲート電極は、前記基線部とそれぞれ交差し、かつ該基線部と一体的に形成されており、
   前記主電極は、前記基線部、及び隣り合うゲート電極の間に囲まれた領域に１つずつ配置形成されている
   ことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記ゲート長方向に隣り合う２つの前記主電極は、一方がソース電極として用いられ、他方がドレイン電極として用いられ、
   前記ゲート幅方向に隣り合う２つの前記主電極は、ソースまたはドレイン電極の一方の、同一の主電極である
   ことを特徴とする半導体装置。
3. 請求項１に記載の半導体装置であって、
   前記ゲート長方向及び前記ゲート幅方向に隣り合う２つの前記主電極は、一方がソース電極として用いられ、他方がドレイン電極として用いられる
   ことを特徴とする半導体装置。
4. 請求項１〜３のいずれか一項に記載の半導体装置であって、
   前記基線部の上側に、ゲート電圧を印加するための複数のゲートパッドが２００〜１０００μｍ毎に形成されている
   ことを特徴とする半導体装置。
5. 請求項１〜４のいずれか一項に記載の半導体装置であって、
   前記複数の主電極のうち、ドレイン電極として用いられる主電極の上側全面がワイヤボンディング領域である
   ことを特徴とする半導体装置。