JP4975398B2 - 半導体装置及びその製造方法 - Google Patents
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Description
図1に、回路チップ1の概略的な構成図を示す。回路チップ1は、複数の信号用I/O回路2(図1では、黒塗の正方形)、複数の電源用I/0回路3(図1では、斜線の正方形)を有する。また、複数の機能領域Area10a〜10gを有する。
図2に示すように、第1領域12及び第2領域13のそれぞれの領域では、単位トランジスタTRは二次元状に配置される。
すなわち、単位トランジスタTRが、中間領域に配置される電極パッド(ソース用電極パッド14及びドレイン用電極パッド15)の配列方向に沿って配列される。また、単位トランジスタTRは、中間領域に配置される電極パッド(ソース用電極パッド14及びドレイン用電極パッド15)の配列方向に直交する方向に沿って配列される。
また、図3に示すように、第2領域13に形成されたソース領域27は、導電性材料で埋められた貫通孔THを介して、第2配線層L2に配置されたソース接続配線31に接続される。上述したように、ソース接続配線31は、導電性材料で埋められた貫通孔THを介して、第3配線層L3に配置されたソースコンタクト配線30Cに接続される。また、ソース用電極パッド14は、ソースコンタクト配線30Cの一部が露出することにより形成される。かかる構成により、第2領域13に形成されたソース領域27は、ソース用電極パッド14に接続される。
換言すると、ソース用電極パッド14が形成される領域に対応する領域亘って、ソース接続配線31が配置される。ソース用電極パッド14は、ソースコンタクト配線30Cの一部が露出して形成される。よって、ソース用電極パッド14は、ソースコンタクト配線30Cに、ソース接続配線31があわさって、二層構造の電極パッドとして構成される。
ドレイン接続配線30とドレインコンタクト配線31Cとは、導電性材料で埋められた貫通孔THにより、電気的に接続される。これによって、電源用I/0回路3zに好適に電流を流すことができる。
ゲート線21、25及び接続線11が形成された後、それらの上に絶縁層が堆積され、ゲート配線層GLが構成される。
ゲート接続配線32aは、あらかじめ用意した貫通孔THを介して、ゲート線21及び接続線11に接続される。ゲート接続配線32bは、上述の貫通孔THを介して、ゲート線25及び接続線11に接続される。
なお、ゲート接続配線32a、32bの上に絶縁層が堆積されることにより、第1配線層L1が構成される。
なお、ソース接続配線31は、ランド部31dを有するように形成する。ランド部31dにより、ドレイン領域24、28とドレイン接続配線30との間の電気的な接続経路を確保する。
図12に、図2の特定領域Area3におけるソース接続配線31、ドレインコンタクト配線31Cの平面的な構成を示す。
11 接続線
14 ソース用電極パッド
15 ドレイン用電極パッド
20 絶縁層
21 ゲート線
22 コンタクト領域
23 ソース領域
24 ドレイン領域
25 ゲート線
26 コンタクト領域
27 ソース領域
28 ドレイン領域
30 ドレイン接続配線
30C ソースコンタクト配線
31 ソース接続配線
31C ドレインコンタクト配線
31d ランド部
32a、32b ゲート接続配線
Area1〜Area3 特定領域
CN1 配線
GL ゲート配線層
L1 配線層
L2 配線層
L3 配線層
SUB 半導体基板
TH 貫通孔
TR 単位トランジスタ
Claims (16)
- 第1領域と第2領域とに分割して形成されるトランジスタと、
前記第1領域の半導体基板上に形成された複数の第1ゲート線と、
前記第2領域の前記半導体基板上に形成された複数の第2ゲート線と、
前記複数の第1ゲート線及び前記複数の第2ゲート線と同層に形成され、前記第1領域と前記第2領域との間の中間領域に形成された接続線と、
前記半導体基板の上方に設けられた第1配線層と、
前記第1配線層に設けられ、前記複数の第1ゲート線と前記接続線との間に結合された第1ゲート接続配線と、
前記第1配線層に設けられ、前記複数の第2ゲート線と前記接続線との間に結合された第2ゲート接続配線と、
を備える半導体装置。 - 前記第1ゲート接続配線が前記第1領域に形成され、前記第2ゲート接続配線が前記第2領域に形成されることを特徴とする請求項1記載の半導体装置。
- 前記接続線は、前記第1ゲート接続配線を介して前記複数の第1ゲート線に接続され、前記第2ゲート接続配線を介して前記複数の第2ゲート線に接続されることを特徴とする請求項1又は2記載の半導体装置。
- 前記半導体基板の上方に設けられた第2配線層及び第3配線層をさらに備え、
前記第1領域に形成された複数の第1ソース領域と前記第2領域に形成された複数の第2ソース領域とを結合するソース接続配線が前記第2配線層に配置され、
前記第1領域に形成された複数の第1ドレイン領域と前記第2領域に形成された複数の第2ドレイン領域とを結合するドレイン接続配線が前記第3配線層に配置されることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。 - 第1及び第2の回路と、
前記中間領域の前記第1配線層に少なくともその一部が配置され、前記第1の回路と前記第2の回路とを結合する一の配線と、
をさらに有する請求項1乃至4のいずれか1項に記載の半導体装置。 - 前記複数の第1ソース領域及び前記複数の第2ソース領域に接続されるソース用電極パッドと、
前記複数の第1ドレイン領域及び前記複数の第2ドレイン領域に接続されるドレイン用電極パッドとをさらに備え、
前記ソース用電極パッド及び前記ドレイン用電極パッドは、前記中間領域に形成されることを特徴とする請求項4に記載の半導体装置。 - 前記接続線は、前記ソース用電極パッドと前記ドレイン用電極パッドとの間に、前記ソース用電極パッドと前記ドレイン用電極パッドと重ならないように、配置されることを特徴とする請求項6記載の半導体装置。
- 前記接続線を境として、一方側に複数の前記ドレイン用電極パッドが配置され、他方側に複数の前記ソース用電極パッドが配置されることを特徴とする請求項7記載の半導体装置。
- 上方に配置された前記ソース接続配線又は前記ドレイン接続配線のいずれか一方の一部が露出することにより、前記ソース用電極パッド又は前記ドレイン用電極パッドが形成されることを特徴とする請求項6乃至8のいずれか1項に記載の半導体装置。
- 下方に形成される前記第2配線層又は前記第3配線層のいずれか一方は、前記ソース用電極パッド又は前記ドレイン用電極パッドが形成される領域に対応する領域に亘って配置される配線を備えることを特徴とする請求項9記載の半導体装置。
- 前記第3配線層が前記第2配線層の上方に形成され、
前記第3配線層に、前記第1ドレイン領域及び前記第2ドレイン領域から電気的に分離され、前記ソース接続配線が電気的に接続されるソースコンタクト配線を備え、
前記ソース用電極パッドは、前記ソースコンタクト配線が露出することで形成されることを特徴とする請求項6乃至10のいずれか1項に記載の半導体装置。 - 前記ソースコンタクト配線と前記ソース接続配線とは、前記第2配線層に形成される導電性材料で埋められた貫通孔を介して電気的に接続されることを特徴とする請求項11記載の半導体装置。
- 前記第1領域と前記第2領域とに分割して形成される前記トランジスタは、
前記第1領域に、前記複数の第1ソース領域、前記複数の第1ドレイン領域、前記複数の第1ゲート線から構成される第1単位トランジスタを備え、
前記第2領域に、前記複数の第2ソース領域、前記複数の第2ドレイン領域、前記複数の第2ゲート線から構成される第2単位トランジスタを備え、
前記第1単位トランジスタに形成される前記第1ドレイン領域及び前記第1ソース領域は、第1コンタクト領域により囲まれ、
前記第2単位トランジスタに形成される前記第2ドレイン領域及び前記第2ソース領域は、第2コンタクト領域により囲まれる
ことを特徴とする請求項4記載の半導体装置。 - 第1領域と第2領域とに分割してトランジスタを形成し、
前記第1領域の半導体基板上に複数の第1ゲート線を形成し、
前記第2領域の前記半導体基板上に複数の第2ゲート線を形成し、
前記複数の第1ゲート線及び前記複数の第2ゲート線と同層において、前記第1領域と前記第2領域との間の中間領域に接続線を形成し、
前記半導体基板の上方に第1配線層を設け、
前記第1配線層に、前記複数の第1ゲート線と前記接続線との間に結合される第1ゲート接続配線、及び、前記複数の第2ゲート線と前記接続線との間に結合される第2ゲート接続配線を設ける、半導体装置の製造方法。 - 前記半導体基板の上方に第2配線層及び第3配線層をさらに設け、
前記第2配線層に、前記第1領域に形成された複数の第1ソース領域と前記第2領域に形成された複数の第2ソース領域とを結合するソース接続配線を形成し、
前記第3配線層に、前記第1領域に形成された複数の第1ドレイン領域と前記第2領域に形成された複数の第2ドレイン領域とを結合するドレイン接続配線を形成する、
ことを特徴とする請求項14に記載の半導体装置の製造方法。 - 第1の回路と第2の回路とを結合する一の配線を、前記中間領域の前記第1配線層に少なくともその一部を形成することを特徴とする請求項14又は15に記載の半導体装置の製造方法。
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