JP4133600B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、互いに電気的に並列に接続された複数の半導体素子を含む半導体装置に係わる。
【0002】
【従来の技術】
従来より、大電流を制御する半導体装置(パワー半導体デバイス)を実現するための構成として、複数の半導体素子(例えば、MOSトランジスタ)を電気的に並列に接続したものが知られている。
【0003】
この種の半導体装置では、例えば、各半導体素子の表面にソース領域およびゲート領域が形成されるとともに、その裏面にドレイン領域が形成されている。そして、導電性の基板上に各半導体素子を適切に配置することにより、それら複数の半導体素子のドレイン領域が互いに電気的に接続される。また、各半導体素子のソース領域およびゲート領域は、それぞれ、ボンディングワイヤを介してソース電極およびゲート電極に接続される。このとき、各半導体素子のゲート領域とゲート電極との間は、通常、それぞれ、1本のボンディングワイヤで接続されており、各半導体素子のソース領域とソース電極との間は、それぞれ、1または複数本のボンディングワイヤで接続されている(例えば、特許文献1参照。)。
【0004】
また、半導体装置の製造工程において、ワイヤボンディングは、比較的手間のかかる作業であり、簡略化したいという要求が強い。そして、ワイヤボンディング工程の簡略化に寄与すると考えられる技術としては、1本のワイヤを引き回しながら、順次、所定のパッドや電極にボンディングしていく手法が知られている(例えば、特許文献2参照。)。
【0005】
【特許文献1】
特開2002−373970号公報(図2、5〜6ページ)
【0006】
【特許文献2】
特開平7−58272号公報(図1、図6、段落0014)
【0007】
【発明が解決しようとする課題】
ところで、半導体装置の小型化は、その特性の向上や製造工程の簡略化と並んで、重要な課題のひとつである。そして、この課題は、上述のような複数の半導体素子を備える半導体装置においても同様である。
【0008】
しかし、従来の半導体装置においては、その小型化という観点から見ると、ボンディングワイヤの構成または配線パターンが最適化されているとは言えなかった。また、半導体装置の小型化を図る場合であっても、製造工程を複雑にすることは回避しなければならず、製造工程の簡略化は達成されるべき課題である。
【0009】
本発明の目的は、複数の半導体素子を備える半導体装置の小型化を図ることである。また、本発明の他の課題は、半導体装置の製造工程の簡略化を図ることである。
【0010】
【課題を解決するための手段】
本発明の半導体装置は、互いに電気的に並列に接続された複数の半導体素子を含む半導体装置であって、上記複数の半導体素子は、それぞれ、その表面に制御信号用パッドが形成されており、上記複数の半導体素子のなかの第1の半導体素子の制御信号用パッドは、ボンディングワイヤにより、上記複数の半導体素子のなかの第2の半導体素子の制御信号用パッドを介して制御信号用電極に接続される。
【0011】
この半導体装置においては、第2の半導体素子は、ボンディングワイヤにより制御信号用電極に直接的に接続される。一方、第1の半導体素子は、第2の半導体素子を介して制御信号用電極に接続されるので、第1の半導体素子と制御信号用電極とを直接的に接続するボンディングワイヤは存在しない。よって、制御信号用電極から引き出されるボンディングワイヤの本数が少なくなり、半導体装置全体の小型化および製造工程の簡略化が実現される。
【0012】
本発明の他の態様の半導体装置は、互いに電気的に並列に接続された複数の半導体素子を含む半導体装置であって、上記複数の半導体素子は、それぞれ、その表面に電極パッドが形成されており、上記複数の半導体素子のなかの第1の半導体素子の電極パッドは、ボンディングワイヤにより、上記複数の半導体素子のなかの第2の半導体素子の電極パッドを介して当該半導体装置の電極に接続される。このように、本発明は、各半導体素子の制御信号用パッドと制御信号用電極との間を接続するボンディングワイヤに限定されるものではない。
【0013】
本発明のさらに他の半導体装置は、互いに電気的に並列に接続された複数の半導体素子を含む半導体装置であって、直線的に伸びるゲート電極と、複数の半導体素子を含み、上記ゲート電極に隣接して且つ平行に設けられた第1の半導体素子列と、上記第1の半導体素子列に属する半導体素子と同数の半導体素子を含み、その第1の半導体素子列に隣接して且つ平行に設けられた第2の半導体素子列と、上記第1および第2の半導体素子列をまたいで上記ゲート電極に平行に直線的に伸びるソース電極と、上記第1および第2の半導体素子列に対して上記ゲート電極と同じ側においてそのゲート電極に平行に直線的に伸びる補助ソース電極と、を有する。
そして、上記第1および第2の半導体素子列に属する半導体素子は、それぞれ、その表面にゲート用パッドおよびソース用パッドが形成されており、上記第2の半導体素子列に属する各半導体素子のゲート用パッドは、それぞれ1本のゲート用ボンディングワイヤにより、上記第1の半導体素子列に属する対応する半導体素子のゲート用パッドを介して、上記ゲート電極に接続され、上記各1本のゲート用ボンディングワイヤは、それぞれ、ほぼ直線的に伸びるようにして、上記ゲート電極、上記第1の半導体素子列に属する半導体素子、上記第2の半導体素子列に属する半導体素子を接続し、上記第1の半導体素子列に属する各半導体素子のソース用パッドは、それぞれソース用ボンディングワイヤにより、上記第2の半導体素子列に属する対応する半導体素子のソース用パッドを介して、上記ソース電極に接続され、上記各ソース用ボンディングワイヤは、それぞれ、ほぼ直線的に伸びるようにして、上記ソース電極、上記第2の半導体素子列に属する半導体素子、上記第1の半導体素子列に属する半導体素子を接続し、上記各半導体素子のソース用パッドは、それぞれ、補助ボンディングワイヤで上記補助ソース電極に接続される。
【0014】
この半導体装置においては、その小型化および製造工程の簡略化が図れると共に、半導体素子間のばらつきを抑制できる。
【0015】
【発明の実施の形態】
まず、本発明の実施形態の半導体装置について説明する前に、従来の半導体装置の構成を説明する。
図1は、従来の半導体装置の内部構造を示す図である。ここで、この半導体装置は、複数の半導体素子1a〜1fを含んでいる。そして、半導体素子1a〜1fは、導電性の基板2の上面において列状に並べられて配置されている。すなわち、半導体素子1a〜1cは第1の半導体素子列を構成し、半導体素子1d〜1fは第2の半導体素子列を構成している。なお、第1および第2の半導体素子列は、互いに平行に形成されている。
【0016】
各半導体素子1a〜1fは、ここでは、それぞれMOSトランジスタであり、その裏面にドレイン領域が形成されている。また、基板2は、ドレイン電極として使用される。したがって、各半導体素子1a〜1fの裏面をそれぞれ基板2に接触させることにより、各半導体素子1a〜1fのドレインがそれぞれドレイン電極に接続されることになる。
【0017】
各半導体素子1a〜1fの表面には、それぞれ、電極パッド(制御信号用パッドとしてのゲート用パッド、及び主電流用パッドとしてのソース用パッド)が形成されている。また、この半導体装置の端部には、制御信号用電極としてのゲート電極3が設けられている。そして、各半導体素子1a〜1fのゲート用パッドとゲート電極3との間は、それぞれ、ボンディングワイヤ4により接続されている。
【0018】
なお、各半導体素子1a〜1fのソース用パッドは、それぞれ、ボンディングワイヤにより主電流用電極としてのソース電極に接続されるが、ここでは、図面を見やすくするために省略している。
このように、従来の半導体装置においては、各半導体素子1a〜1fのゲート用パッドとゲート電極3との間が、それぞれ、ボンディングワイヤ4により接続されていた。このため、図1に示すような6個の半導体素子1a〜1fを有する半導体装置においては、それら各半導体素子1a〜1fのそれぞれにゲート信号を入力するためには、6本のボンディングワイヤが必要であった。そして、この場合、これらのボンディングワイヤをパッドまたは電極にボンディングする作業は、合計12回必要になる。さらに、第1の半導体素子列とゲート電極3との間の領域には、ゲート信号を入力するためのボンディングワイヤが6本存在することになる。そして、特に、図1に示す半導体装置では、複数の半導体素子列が形成されており、複数の半導体素子(例えば、半導体素子1a、1d)がゲート電極3から見て同一方向に重なるように配置されているので、それらの半導体素子に接続されるボンディングワイヤ同士が重なりやすくなっている。このため、ボンディングワイヤの密集を回避するためには、スペース的にマージンを持たせる必要があるので、半導体装置全体としての小型化が困難になる。
【0019】
図2は、本発明の実施形態の半導体装置の内部構造を示す図である。なお、実施形態の半導体装置における半導体素子1a〜1fの配置、ゲート電極3の位置などは、基本的に、図1に示した従来の半導体装置と同じである。
実施形態の半導体装置においては、第1の半導体素子列に属する半導体素子1a〜1cのゲート用パッドとゲート電極3との間は、それぞれ、ボンディングワイヤ5a〜5cにより接続されている。そして、これらのボンディングワイヤ5a〜5cは、それぞれ半導体素子1a〜1cのゲート用パッドからさらに引き出されて、第2の半導体素子列に属する半導体素子1d〜1fのゲート用パッドに接続されている。すなわち、第2の半導体素子列に属する半導体素子1d〜1f(「第1の半導体素子」に相当する)のゲート用パッドは、それぞれ、ボンディングワイヤ5a〜5cにより、第1の半導体素子列の対応する半導体素子1a〜1c(「第2の半導体素子」に相当する)のゲート用パッドを介して、ゲート電極に接続されている。
【0020】
このように、実施形態の半導体装置においては、ゲート電極3から見て同一方向に重なるように配置されている複数の半導体素子(例えば、半導体素子1a、1d)が、1本のボンディングワイヤにより芋づる式に接続されている。このため、ゲート電極3と第1の半導体素子列に属する半導体素子1a〜1cとの間にはボンディングワイヤ5a〜5cが存在するが、ゲート電極3と第2の半導体素子列に属する半導体素子1d〜1fとの間を直接的に接続するボンディングワイヤは存在しない。すなわち、各半導体素子列にそれぞれ半導体素子が3個ずつ配置された半導体装置においては、第1の半導体素子列とゲート電極3との間の領域には、ゲート信号を入力するためのボンディングワイヤは3本しか存在しないことになる。このため、実施形態の半導体装置においては、図1に示した従来の構成と比較して、その領域におけるボンディングワイヤの密集度が低くなり、スペース的なマージンを小さくできるので、半導体装置全体として小型化を図ることができる。
【0021】
また、実施形態の半導体装置においては、ゲート電極3、第1の半導体素子列に属する任意の半導体素子、第2の半導体素子列に属する対応する半導体素子が1本のボンディングワイヤで接続される。例えば、ゲート電極3、半導体素子1a、半導体素子1dは、1本のボンディングワイヤ5aにより接続されている。そして、このとき、このボンディングワイヤ1本当たりのボンディング処理の回数は、3回である。よって、図2に示す実施形態の半導体装置においては、ゲート信号を入力するためのボンディングワイヤ5a〜5cに係わるボンディング処理の合計回数は9回となり、図1を参照しながら説明した従来のものと比べて削減されている。したがって、実施形態の半導体装置においては、その製造工程が簡略化され、製造設備の負荷が軽くなる。
【0022】
さらに、ゲート電極3、第1の半導体素子列に属する半導体素子、第2の半導体素子列に属する半導体素子を接続するボンディングワイヤ5a〜5cは、それぞれ、ほぼ直線的に伸びるようにボンディングされている。したがって、この構成も、ボンディング処理の簡略化に寄与する。
【0023】
図3は、実施形態の半導体装置の内部を上方から見た図である。ここで、半導体素子1a〜1f、基板2、ゲート電極3、ボンディングワイヤ5a〜5cは、図1または図2を参照しながら説明した通りである。
各半導体素子1a〜1fの上面には、それぞれゲート用パッド6およびソース用パッド7が形成されている。また、ゲート電極3が設けられている端部と反対側の端部には、ソース電極8が設けられている。そして、第1の半導体素子列に属する半導体素子1aおよび第2の半導体素子列に属する半導体素子1dの各ゲート用パッド6が、1本のボンディングワイヤ5aによりゲート電極3に接続されている。同様に、半導体素子1bおよび半導体素子1eの各ゲート用パッド6が1本のボンディングワイヤ5bによりゲート電極3に接続され、半導体素子1cおよび半導体素子1fの各ゲート用パッド6が1本のボンディングワイヤ5cによりゲート電極3に接続されている。さらに、各半導体素子1a〜1fのソース用パッド7は、それぞれ、複数のボンディングワイヤによりソース電極8に接続されている。
【0024】
図4は、本発明の他の態様の半導体装置の内部を上方から見た図である。この半導体装置は、図3に示す半導体装置をベースとし、さらに補助ソース電極9を備えている。そして、各半導体素子1a〜1fのソース用パッド7は、それぞれボンディングワイヤにより補助ソース電極9にも接続されている。なお、補助ソース電極9は、半導体素子1a〜1fの動作ばらつきを抑制するために設けられている。
【0025】
なお、上述の実施例では、ゲート電極3から引き出されたボンディングワイヤが複数の半導体素子のゲート用パッド6を芋づる式に接続しているが、本発明はこの構成に限定されるものではない。すなわち、本発明は、ソース電極8から引き出されたボンディングワイヤが複数の半導体素子のソース用パッド7を芋づる式に接続する構成にも適用可能である。ただし、主電流経路の配線を芋づる式に接続する場合には、半導体素子間の動作ばらつき等について十分な配慮が必要である。
【0026】
また、上述の実施例では、互いに並列に接続された半導体素子がMOSトランジスタであるものとして説明したが、本発明はこれに限定されるものではなく、他の半導体素子(例えば、静電誘導型トランジスタ、IGBT、バイポーラトランジスタなど)であってもよい。
【0027】
さらに、上述の実施例では、第1および第2の半導体素子列上に半導体素子が配置されているが、本発明は、ゲート電極に平行な3以上の半導体素子列上に半導体素子が配置される半導体装置にも適用可能である。
【0028】
【発明の効果】
本発明によれば、複数の半導体素子を備える半導体装置において、ボンディングワイヤの本数が少なくなるので、装置の小型化が図れるとともに、製造工程の簡略化も図れる。
【図面の簡単な説明】
【図1】従来の半導体装置の内部構造を示す斜視図である。
【図2】本発明の実施形態の半導体装置の内部構造を示す斜視図である。
【図3】本発明の実施形態の半導体装置の内部を上方から見た図である。
【図4】本発明の他の態様の半導体装置の内部を上方から見た図である。
【符号の説明】
1a〜1f 半導体素子
2 基板
3 ゲート電極
4 ボンディングワイヤ
5a〜5c ボンディングワイヤ
6 ゲート用パッド
7 ソース用パッド
8 ソース電極
9 補助ソース電極
Claims (1)
- 互いに電気的に並列に接続された複数の半導体素子を含む半導体装置であって、
直線的に伸びるゲート電極と、
複数の半導体素子を含み、上記ゲート電極に隣接して且つ平行に設けられた第1の半導体素子列と、
上記第1の半導体素子列に属する半導体素子と同数の半導体素子を含み、その第1の半導体素子列に隣接して且つ平行に設けられた第2の半導体素子列と、
上記第1および第2の半導体素子列をまたいで上記ゲート電極に平行に直線的に伸びるソース電極と、
上記第1および第2の半導体素子列に対して上記ゲート電極と同じ側においてそのゲート電極に平行に直線的に伸びる補助ソース電極と、
を有し、
上記第1および第2の半導体素子列に属する半導体素子は、それぞれ、その表面にゲート用パッドおよびソース用パッドが形成されており、
上記第2の半導体素子列に属する各半導体素子のゲート用パッドは、それぞれ1本のゲート用ボンディングワイヤにより、上記第1の半導体素子列に属する対応する半導体素子のゲート用パッドを介して、上記ゲート電極に接続され、
上記各1本のゲート用ボンディングワイヤは、それぞれ、ほぼ直線的に伸びるようにして、上記ゲート電極、上記第1の半導体素子列に属する半導体素子、上記第2の半導体素子列に属する半導体素子を接続し、
上記第1の半導体素子列に属する各半導体素子のソース用パッドは、それぞれソース用ボンディングワイヤにより、上記第2の半導体素子列に属する対応する半導体素子のソース用パッドを介して、上記ソース電極に接続され、
上記各ソース用ボンディングワイヤは、それぞれ、ほぼ直線的に伸びるようにして、上記ソース電極、上記第2の半導体素子列に属する半導体素子、上記第1の半導体素子列に属する半導体素子を接続し、
上記各半導体素子のソース用パッドは、それぞれ、補助ボンディングワイヤで上記補助ソース電極に接続される
ことを特徴とする半導体装置。
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