JP4337983B2 - 混在型半導体集積回路及びその製造方法 - Google Patents
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Description
本発明は、混在型半導体集積回路及びその製造方法に関し、特にアクチュエータ、センサ等の機械的駆動系とそれを動作させる回路、集積回路等の電気的駆動系とを混在するマイクロエレクトロメカニカルシステム（以下、単に「ＭＥＭＳ」という。）を基板上に搭載した混在型半導体集積回路及びその製造方法に関する。
半導体製造技術を利用して製作されるＭＥＭＳにおいては、高機能化並びに高性能化の実現が容易である。レンズスキャナ等の静電気引力を利用するアクチュエータにおいて、駆動距離（変位出力）を大きくするには例えば数十Ｖの高電圧駆動が必要であり、更に複数系統の高電圧配線が必要になる。１つの共通基板に高電圧発生回路及びアクチュエータをモノリシックに集積回路化することができれば、駆動速度が速く、変位出力が大きい、格段に優れた特性を有するＭＥＭＳを実現することができる。
一般的なＭＥＭＳは、高電圧発生回路、アクチュエータのそれぞれを別々の基板（チップ）に製作し、アクチュエータに対して高電圧発生回路を外付けする構成になっている。この種のＭＥＭＳにおいては、高電圧発生回路とアクチュエータとの間を接続する複数系統の高電圧配線の引き回し等に起因し、システム構築が複雑になる。更に、高電圧配線の引き回しに起因する配線遅延が発生し、アクチュエータの動作速度が遅くなる。そして、高電圧発生回路、アクチュエータのそれぞれを別々に製作し、組み立てているので、製造コストが増大する。
下記特許文献１には、１つの共通基板上に増幅器（集積回路）と共振器（アクチュエータ）とを混在するＭＥＭＳが開示されている。このＭＥＭＳにおいて、増幅器は基板表面に製造されたトランジスタにより構成されている。また、共振器は、トランジスタ及びトランジスタ間を接続する配線層よりも上層に多結晶シリコンゲルマニウム（ＳｉＧｅ）膜を積層し、この多結晶シリコンゲルマニウム膜により構成されている。このような構造を有するＭＥＭＳにおいては、１つの共通基板上に増幅器とアクチュエータとをモノリシックに集積化することができるので、優れた特性を得ることができる。
特表２００２−５３４２８５号公報
前述の特許文献１に開示されたＭＥＭＳにおいては、以下の点について配慮がなされていなかった。
（１）共振器は増幅器上に積層された多結晶シリコンゲルマニウム膜により構成されており、共振器としての機械的強度を確保するために、多結晶シリコンゲルマニウム膜には数μｍの膜厚が必要である。また、アクチュエータの種類によって更なる機械的強度が要求される場合、多結晶シリコンゲルマニウム膜には数十μｍの膜厚が必要である。
（２）多結晶シリコンゲルマニウム膜に厚い膜厚が必要であることから、ＭＥＭＳの製造プロセスにおいて、多結晶シリコンゲルマニウム膜の成膜に長時間が必要になる。
（３）ＭＥＭＳの製造プロセスにおいて、増幅器を構築するトランジスタを製造し、トランジスタ間配線工程を終了した後に、共振器が形成されている。トランジスタ間配線には、抵抗値が小さいアルミニウム合金膜が使用されているので、共振器の材料が低温プロセスにより成膜可能な材料に限定されてしまう。
（４）ＭＥＭＳの製造プロセスにおいて、多結晶シリコンゲルマニウム膜の成膜工程に相当する分、製造工程数が増加する。
（５）低温プロセスにより成膜可能な多結晶シリコンゲルマニウム膜はトランジスタ間配線に比べて抵抗値が高く、増幅器と共振器との間の配線遅延が発生するので、動作速度が遅くなる。
本発明は上記課題を解決するためになされたものであり、本発明の目的は、同一基板に機械的駆動系及び電気的駆動系を混在しつつ、電気的駆動系上に機械的駆動系を積層する構造を無くした簡易な構造を有するＭＥＭＳを備えた混在型半導体集積回路を提供することである。
更に、本発明の目的は、ＭＥＭＳの電気的駆動系を製作し、その配線工程を終了した後に、低温プロセスを採用することが無く容易にＭＥＭＳの機械的駆動系を製作することができる混在型半導体集積回路の製造方法を提供することである。
本発明の実施の形態に係る第１の特徴は、混在型半導体集積回路において、基板上の第１の領域に配設された半導体活性層と、半導体活性層の側面周囲を取り囲む絶縁分離領域と、基板上の第１の領域に隣接する第２の領域に配設され、絶縁分離領域の一部及びトレンチにより側面周囲が取り囲まれたメカニカル電極と、メカニカル電極に一端が接続され、他端が絶縁分離領域の一部上を通過し半導体活性層上に延在する薄膜配線とを備える。
本発明の実施の形態に係る第２の特徴は、混在型半導体集積回路において、基板上の第１の領域に配設され、半導体素子を有する第１の半導体活性領域と、基板上の第１の領域に隣接する第２の領域に配設された第２の半導体活性領域と、第１の半導体活性領域、第２の半導体活性領域のそれぞれの側面周囲を取り囲む絶縁分離領域と、基板上の第２の領域に隣接する第３の領域に配設され、第２の半導体活性領域の側面周囲を取り囲む絶縁分離領域の一部及びトレンチによって側面周囲が取り囲まれたメカニカル電極と、第２の半導体活性領域に一端が配置され、他端が第１の半導体活性領域に延在する第１の薄膜配線と、メカニカル電極に一端が接続され、他端が絶縁分離領域の一部上を通過し第２の半導体活性領域上の第１の薄膜配線の一端に接続された第２の薄膜配線とを備える。
本発明の実施の形態に係る第３の特徴は、混在型半導体集積回路の製造方法において、基板上の半導体層において、第１の領域の輪郭に沿って絶縁分離領域を形成し、絶縁分離領域により側面周囲が取り囲まれた半導体活性領域を形成する工程と、半導体活性領域から絶縁分離領域の一部上を通過し、半導体層の第１の領域に隣接する第２の領域の一部に接続された薄膜配線を形成する工程と、第２の領域において、絶縁分離領域の一部を除き、半導体層の薄膜配線が接続された周囲にトレンチを形成し、このトレンチと絶縁分離領域の一部とによって側面周囲が取り囲まれたメカニカル電極を形成する工程とを備える。
本発明の実施の形態に係る第４の特徴は、混在型半導体集積回路の製造方法において、基板上の半導体層において、第１の領域の輪郭及び第１の領域に隣接する第２の領域の輪郭に沿って絶縁分離領域を形成し、絶縁分離領域により側面周囲が取り囲まれた第１の半導体活性領域を第１の領域に、第２の半導体活性領域を第２の領域にそれぞれ形成する工程と、第２の半導体活性領域に一端が配置され、他端が第１の半導体活性領域に延在する第１の薄膜配線を形成する工程と、第１の薄膜配線の一端に接続され、第２の半導体活性領域から絶縁分離領域の一部上を通過し、半導体層の第２の領域に隣接する第３の領域の一部に接続された第２の薄膜配線を形成する工程と、第３の領域において、絶縁分離領域の一部を除き、半導体層の第２の薄膜配線が接続された周囲にトレンチを形成し、このトレンチと絶縁分離領域の一部とによって側面周囲が取り囲まれたメカニカル電極を形成する工程とを備える。
本発明によれば、同一基板に機械的駆動系及び電気的駆動系を混在しつつ、電気的駆動系上に機械的駆動系を積層する構造を無くした簡易な構造を有するＭＥＭＳを備えた混在型半導体集積回路を提供することができる。
更に、本発明によれば、ＭＥＭＳの電気的駆動系を製作し、その配線工程を終了した後に、電気的駆動系上に機械的駆動系を積層するプロセスを無くすことができる混在型半導体集積回路の製造方法を提供することができる。
以下、本発明の一実施の形態について図面を参照して詳細に説明する。
［混在型半導体集積回路のデバイス構造］
図１及び図２に示すように、本発明の実施の形態に係る混在型半導体集積回路１は、基板１０上の第１の領域Ａ（図１中及び図２中、左側）に配設され、半導体素子Ｔｒを有する第１の半導体活性領域３１と、基板１０上の第１の領域Ａに隣接する第２の領域Ｂ（図１中及び図２中、中央）に配設された第２の半導体活性領域３２と、第１の半導体活性領域３１、第２の半導体活性領域３２のそれぞれの側面周囲を取り囲む絶縁分離領域４０と、基板１０上の第２の領域Ｂに隣接する第３の領域Ｃ（図１中及び図２中、右側）に配設され、第２の半導体活性領域３２の側面周囲を取り囲む絶縁分離領域４０の一部及びトレンチ４５によって側面周囲が取り囲まれたメカニカル電極３３１と、第２の半導体活性領域３２に一端が配置され、他端が第１の半導体活性領域３１に延在する第１の薄膜配線７０と、メカニカル電極３３１に一端が接続され、他端が絶縁分離領域４０の一部上を通過し第２の半導体活性領域３２上の第１の薄膜配線７０の一端に接続された第２の薄膜配線９０とを備えている。
図１及び図２に示すように、本発明の実施の形態に係る混在型半導体集積回路１は、基板１０上の第１の領域Ａ（図１中及び図２中、左側）に配設され、半導体素子Ｔｒを有する第１の半導体活性領域３１と、基板１０上の第１の領域Ａに隣接する第２の領域Ｂ（図１中及び図２中、中央）に配設された第２の半導体活性領域３２と、第１の半導体活性領域３１、第２の半導体活性領域３２のそれぞれの側面周囲を取り囲む絶縁分離領域４０と、基板１０上の第２の領域Ｂに隣接する第３の領域Ｃ（図１中及び図２中、右側）に配設され、第２の半導体活性領域３２の側面周囲を取り囲む絶縁分離領域４０の一部及びトレンチ４５によって側面周囲が取り囲まれたメカニカル電極３３１と、第２の半導体活性領域３２に一端が配置され、他端が第１の半導体活性領域３１に延在する第１の薄膜配線７０と、メカニカル電極３３１に一端が接続され、他端が絶縁分離領域４０の一部上を通過し第２の半導体活性領域３２上の第１の薄膜配線７０の一端に接続された第２の薄膜配線９０とを備えている。
本実施の形態において、基板１０には、半導体基板、具体的には単結晶シリコン基板が使用されている。この基板１０上には絶縁層２０を介在して単結晶半導体層３０が積層されている。単結晶半導体層３０には単結晶シリコン層を実用的に使用することができる。すなわち、混在型半導体集積回路１においては、基板１０上に絶縁層２０を介在して単結晶半導体層３０を積層したＳＯＩ（silicon on insulator）基板が使用されている。なお、本発明は、ＳＯＩ基板に限定されるものではなく、サファイア基板等の絶縁基板上に単結晶半導体層３０を積層したＳＯＳ（silicon on sapphire）基板を使用してもよく、又単結晶半導体層３０に化合物半導体層を使用してもよい。更に、単結晶半導体層３０に代えて、多結晶半導体層若しくは非晶質半導体層を使用することができる。
基板１０の裏面上には、第３の領域Ｃの機械的駆動系３３０が配設される部分を除き、裏面金属膜１２が配設されている。裏面金属膜１２は、用途に応じて裏面電極として使用され、又製造上のエッチングマスクとして使用されている。ここで、機械的駆動系３３０とはＭＥＭＳを構築する機械的駆動系である。
基板１０上の第１の領域Ａとは集積回路が配設される領域であり、この第１の領域Ａには機械的駆動系３３０の駆動信号を生成する駆動回路及びこの駆動回路の動作を検査する検査回路（テスト回路）が少なくとも配設されている。これらの駆動回路や検査回路は、回路特に集積回路であり、ＭＥＭＳの電気的駆動系を構築する。単結晶半導体層３０は基板１０上の全面に配設されており、第１の半導体活性領域３１は単結晶半導体層３０の一部を利用して構成されている。すなわち、第１の半導体活性領域３１の材質並びに厚さと単結晶半導体層３０の材質並びに厚さとは基本的には同一である。
第１の半導体活性領域３１の側面周囲を取り囲む絶縁分離領域４０は、単結晶半導体層３０の表面から裏面に接する絶縁体２０まで達する分離用トレンチ４１と、この分離用トレンチ４１の底面及び側壁に配設された第１の分離用絶縁体４２と、第１の分離用絶縁体４２に周囲が取り囲まれ分離用トレンチ４１内部に埋設された埋設体４３と、分離用トレンチ４１上の第２の分離用絶縁体４４とを備えている。分離用トレンチ４１においては、トレンチ開口寸法が小さく、単結晶半導体層３０の厚さ方向に半導体素子Ｔｒ間の絶縁分離に必要な離間距離を稼ぐことができるので、絶縁分離領域４０の占有面積を縮小することができる。第１の分離用絶縁体４２、第２の分離用絶縁体４４のそれぞれにはシリコン酸化膜を実用的に使用することができる。埋設体４３には多結晶シリコン膜を実用的に使用することができる。なお、絶縁分離領域４０は、分離用トレンチ４１を使用することなく、単結晶半導体層３０の表面の選択酸化によって形成されたフィールド絶縁膜によって構成してもよい。
本実施の形態において、駆動回路、検査回路等の電気的駆動系を構築する半導体素子Ｔｒには絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ：insulated gate filed effect transistor）が使用されている。ここで、ＩＧＦＥＴとは、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）とＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）とを少なくとも含む意味において使用されている。
ＩＧＦＥＴは、第１の半導体活性領域３１に配設され、チャネル領域と、チャネル領域上のゲート絶縁膜５１と、ゲート絶縁膜５１上の制御電極（ゲート電極）５２と、制御電極５２の両側において第１の半導体活性領域３１の主面部分に配設された一対の主電極（ソース領域及びドレイン領域）５３とを備えている。チャネル領域は、制御電極５２下に（一対の主電極５３間に）おいて、第１の半導体活性領域３１の表面部分に配設されている。ここでは、ＩＧＦＥＴのチャネル導電型を図示しないが、本実施の形態に係る混在型半導体集積回路１には相補型ＩＧＦＥＴが搭載されており、ｐ型の第１の半導体活性領域３１にはｎチャネル導電型のＩＧＦＥＴが配設され、ｎ型の第１の半導体活性領域３１にはｐチャネル導電型のＩＧＦＥＴが配設されている。
ＩＧＦＥＴのゲート絶縁膜５１には、シリコン酸化膜、シリコン窒化膜のいずれかの単層膜、又は双方を重ね合わせた複合膜を実用的に使用することができる。制御電極５２には、多結晶シリコン膜、高融点金属膜、高融点金属シリサイド膜のいずれかの単層膜、又は多結晶シリコン膜上に高融点金属膜若しくは高融点シリサイド膜を積層した複合膜を実用的に使用することができる。
半導体素子Ｔｒ上には層間絶縁膜６０が配設され、この層間絶縁膜６０上には第１の薄膜配線７０が配設されている。層間絶縁膜６０には、シリコン酸化膜、シリコン窒化膜、リンシリケートガラス（ＰＳＧ）膜、ボロンリンシリケートガラス（ＢＰＳＧ）膜のいずれかの単層膜、又はそれらを組み合わせた複合膜を実用的に使用することができる。第１の薄膜配線７０の一端は、半導体素子Ｔｒの主電極５３上に配設された接続孔６１を通してこの主電極５３に電気的に接続されている。第１の薄膜配線７０には、アルミニウム膜、アルミニウム合金膜、銅膜等の単層膜、又はそれらとバリアメタル膜や反射防止膜を組み合わせた複合膜が使用されている。ここで、アルミニウム合金膜とは、アルミニウムにＳｉ、Ｃｕ等が添加された合金膜である。また、本実施の形態においては、駆動回路の領域（検査回路の領域も含む）に１層の第１の薄膜配線７０しか配設していないが、当然ながら、複雑な配線レイアウトの場合、配線引き回しを減少したい場合等には、２層以上の薄膜配線を使用することができる。
なお、本発明は、この半導体素子Ｔｒの構造を特に限定するものではなく、半導体素子Ｔｒにバイポーラトランジスタが使用されてもよいし、又は相補型ＩＧＦＥＴとバイポーラトランジスタとを混在してもよい。勿論、半導体素子Ｔｒには抵抗素子や容量素子が含まれる。
基板１０上の第２の領域Ｂとは、前述の検査回路に接続された検査用外部端子（テストパッド）７０Ｐが少なくとも配設される領域である。第２の領域Ｂは第１の領域Ａと第３の領域Ｃとの間に設定されており、第２の半導体活性領域３２は、第１の半導体活性領域３１と同様に、単結晶半導体層３０の一部を利用して構成されている。なお、本実施の形態に係る混在型半導体集積回路１は、製造プロセスの過程において、駆動回路の動作試験を実施することにしているが、特に動作試験を必要条件とするものではない。しかしながら、特定用途向け集積回路（ＡＳＩＣ：application specific integrated circuits）においては、ユーザの仕様に基づき搭載するＭＥＭＳの機械的駆動系や電気的駆動系の形態が頻繁に変化するので、電気的駆動系の動作試験は必須であり、本実施の形態に係る混在型半導体集積回路１の第２の領域Ｂは予め配設しておくことが好ましい。
第２の半導体活性領域３２の側面周囲を取り囲む絶縁分離領域４０は、第１の半導体活性領域３１の側面周囲を取り囲む絶縁分離領域４０と同一構造である。すなわち、第２の半導体活性領域３２の側面周囲を取り囲む絶縁分離領域４０は、分離用トレンチ４１と、第１の分離用絶縁体４２と、埋設体４３と、第２の分離用絶縁体４４とを備えている。
第２の半導体活性領域３２の表面部分には半導体領域５３が配設され、第１の薄膜配線７０の他端はこの半導体領域５３に電気的に接続されている。半導体領域５３は半導体素子Ｔｒの主電極５３と同様のものである。半導体領域５３は、用途に応じて、第２の半導体活性領域３２の導電型と同一導電型又は逆導電型のいずれに設定されてもよい。第１の薄膜配線７０の他端は、製造上のアライメント余裕を確保するために、又検査用外部端子として検査用プローブが接触し易いように、接続孔６１の開口寸法に比べて平面サイズを大きく設定している。なお、本実施の形態において、第１の薄膜配線７０の他端は、必ずしも第２の半導体活性領域３２に配設された半導体領域５３に接続する必要はなく、用途に応じて、第２の半導体活性領域３２上であって層間絶縁膜６０上にのみ配設されてもよい。
基板１０上の第３の領域Ｃとは、機械的駆動系３３０が配設される領域である。メカニカル電極３３１は、本実施の形態において機械的駆動系３３０の一部であり、従って機械的駆動系３３０の内部に配設されている。機械的駆動系３３０は、集積回路上すなわち第１の領域Ａ上であって電気的駆動系上に積層することを無くし、電気的駆動系を配設した位置に対して実質的に同一平面において配設されている。つまり、同一（１つ）の基板１０上において、第１の領域Ａ及び第２の領域Ｂとは異なる位置、更に詳細には第２の領域Ｂに隣接する位置に第３の領域Ｃが設定され、この第３の領域Ｃにおいて機械的駆動系３３０及びそのメカニカル電極３３１が配設されている。更に、機械的駆動系３３０及びそのメカニカル電極３３１は、少なくとも第１の半導体活性領域３１を構築するために配設されている単結晶半導体層３０の一部を有効に利用し、この単結晶半導体層３０の一部により構成されている。単結晶半導体層３０は、用途に応じて異なるが、例えば数μｍ〜数十μｍの厚さを持って配設されており、かつ前述のように例えば単結晶シリコンを材料としているので、機械的駆動系３３０を製作する上において機械的強度を充分に確保することができる。
第３の領域Ｃにおいて、メカニカル電極３３１が配設される部分を除き、基板１０及び絶縁層２０の機械的駆動系３３０が配設される部分には空洞１１が配設されている。つまり、基板１０の一部及び絶縁層１１の一部が刳り抜かれており、単結晶半導体層３０の裏面が露出されている。
本実施の形態において、機械的駆動系３３０は、静電気引力により駆動するレンズスキャナである。機械的駆動系３３０は、電気的駆動系の駆動回路から駆動信号（高電圧）が供給されるメカニカル電極３３１と、平面クランク形状を有する変形部３３２と、平面櫛型形状を有する可動部３３３と、可動部３３３の櫛型形状に対して噛み合うような平面櫛型形状を有する固定部３３４とを備えている。図示していないが、固定部３３４は基準電源（接地電位）に接続されており、固定部３３４には基準電源が供給されるようになっている。機械的駆動系３３０においては、メカニカル電極３３１に駆動信号（高電圧）が供給されると、可動部３３３と固定部３３４との間に静電気引力が発生し、この静電気引力により変形部３３２を弾性変形させて可動部３３３が固定部３３４に引き寄せられる。
機械的駆動系３３０において、メカニカル電極３３１、変形部３３２及び可動部３３３はそれぞれの間において切れ目がない一体構造において構成されており、固定部３３４及び図示しない基準電源が供給される電極は一体構造において構成されている。変形部３３２、可動部３３３、固定部３３４は、いずれも一体構造部分を除き、単結晶半導体層３０の表面から裏面に貫通するトレンチ４５により区画され、トレンチ４５により側面周囲を取り囲んでいる。換言すれば、変形部３３２、可動部３３３、固定部３３４は、いずれもトレンチ４５により輪郭を形作られている。トレンチ４５は、前述の絶縁分離領域４０の分離用トレンチ４１とは異なり、機械的可動部分が必要であるために、基本的には内部を埋設しない空洞のままである。なお、機械的駆動系３３０は、固定部３３４に駆動信号を供給し、可動部３３３に基準電源を供給する構成としてもよい。
機械的駆動系３３０の変形部３３２、可動部３３３及び固定部３３４に対して、メカニカル電極３３１は、第２の領域Ｂの第２の半導体活性領域３２に隣接する部分においてこの第２の半導体活性領域３２の側面周囲を取り囲む絶縁分離領域４０の一部とトレンチ４５とにより区画され、双方により側面周囲を取り囲んでいる。換言すれば、メカニカル電極３３１の側面周囲を取り囲むトレンチ４５は、第２の半導体活性領域３２の側面周囲を取り囲む絶縁分離領域４０（の分離用トレンチ４１）と連結されている。
メカニカル電極３３１の表面部分には、前述の半導体素子Ｔｒの主電極５３と同様の半導体領域５３が配設されている。この半導体領域５３は、コンタクト抵抗値の低減化、アロイスパイクの防止化等を目的として、メカニカル電極３３１の単結晶半導体層３０に設定された導電型と同一導電型にかつ高不純物密度において構成されている。メカニカル電極３３１の半導体領域５３には、第１の薄膜配線７０の他端（検査用外部端子７０Ｐ）に一端が電気的に接続された第２の薄膜配線９０の他端が電気的に接続されている。第２の薄膜配線９０は第１の薄膜配線７０上に層間絶縁膜８０を介在して配設されている。第２の薄膜配線９０の一端は、層間絶縁膜８０に配設された接続孔８１を通して、第１の薄膜配線７０に接続されている。第２の薄膜配線９０の他端は、メカニカル電極３３１上に配置された第１の薄膜配線７０Ｍを介在させて、メカニカル電極３３１の半導体領域５３に接続されている。第２の薄膜配線９０の他端と第１の薄膜配線７０Ｍとの間は層間絶縁膜８０に配設された接続孔８２を通して電気的に接続され、第１の薄膜配線７０Ｍと半導体領域５３との間は層間絶縁膜６０に配設された接続孔６２を通して電気的に接続されている。第２の薄膜配線９０には、前述の第１の薄膜配線７０と同様の材料を使用することができる。なお、本実施の形態において、第２の薄膜配線９０は第１の薄膜配線７０の上層の配線として配設されているが、本発明は、このような場合に限定されるものではなく、第１の薄膜配線７０と同一配線層において第２の薄膜配線９０を配設してもよい。更に、駆動回路及び検査回路の領域において、２層以上の多層薄膜配線構造が採用される場合には、本発明は、いずれかの配線層、好ましくは製造終了までに要する時間を短縮するために最上層の配線層に第２の薄膜配線９０を配設することができる。
本実施の形態に係る混在型半導体集積回路１においては、電気的駆動系の直上に機械的駆動系、具体的には集積回路上にアクチュエータの１つであるレンズスキャナを積層することが無く、集積回路が配設された第１の領域Ａとは同一平面において別の第３の領域Ｃに機械的駆動系３３０を配設し、しかもＳＯＩ基板（又はＳＯＳ基板）を採用することによって集積回路を構築する単結晶半導体層３０を利用して機械的駆動系３３０を構築することができる。
更に、混在型半導体集積回路１においては、機械的駆動系３３０のメカニカル電極３３１を構築する単結晶半導体層３０の側面周囲をトレンチ４５及び絶縁分離領域４０の一部により取り囲み、この絶縁分離領域４０の一部上にメカニカル電極３３１と駆動回路との間を電気的に接続する第２の薄膜配線９０を通過させるレイアウトが採用されている。機械的駆動系３３０の変形部３３２、可動部３３３及び固定部３３４を区画するトレンチ４５は、後述する製造プロセスにおいて説明するが、集積回路並
びに薄膜配線の製作が終了した後に形成されているので、メカニカル電極３３１の側面周囲をすべてトレンチ４５により取り囲むと薄膜配線は切断されてしまう。つまり、第３の領域Ｃの第２の半導体活性領域３２（又は第１の領域Ａの第１の半導体活性領域３１）とメカニカル電極３３１との間に半導体素子Ｔｒ間を絶縁分離するための絶縁分離領域４０の一部を残しておけば、この部分に機械的駆動系３３０を形成するためのトレンチ４５を配設する必要がなく、この部分に第２の薄膜配線９０を配設することができる。換言すれば、絶縁分離領域４０の一部を残しておくことにより、薄膜配線プロセスが及ぶ範囲をメカニカル電極３３１上まで広げることができ、絶縁分離領域４０の一部上において第２の薄膜配線９０が切断されることがない。
びに薄膜配線の製作が終了した後に形成されているので、メカニカル電極３３１の側面周囲をすべてトレンチ４５により取り囲むと薄膜配線は切断されてしまう。つまり、第３の領域Ｃの第２の半導体活性領域３２（又は第１の領域Ａの第１の半導体活性領域３１）とメカニカル電極３３１との間に半導体素子Ｔｒ間を絶縁分離するための絶縁分離領域４０の一部を残しておけば、この部分に機械的駆動系３３０を形成するためのトレンチ４５を配設する必要がなく、この部分に第２の薄膜配線９０を配設することができる。換言すれば、絶縁分離領域４０の一部を残しておくことにより、薄膜配線プロセスが及ぶ範囲をメカニカル電極３３１上まで広げることができ、絶縁分離領域４０の一部上において第２の薄膜配線９０が切断されることがない。
また、集積回路とメカニカル電極３３１との間をボンディングワイヤにより電気的に接続することが可能である。しかしながら、例えば、光ＭＥＭＳデバイス等の外部との間においてインタラクションが必要なデバイスの用途においては、デバイス内部にボンディングワイヤを引き回すと三次元的に光路が干渉する恐れがあり、不都合が生じる。また、ハードディスクドライブ（ＨＤＤ：hard disk drive）の磁気ヘッドをアクチュエータにより駆動するデバイスにおいては、チップサイズが例えば０．３ｍｍ×０．９ｍｍと非常に小さいので、根本的に、ボンディングワイヤをボンディングしたり引き回すことが困難である。
［混在型半導体集積回路のシステム構成］
図３に示すように、混在型半導体集積回路１は、第１の領域Ａに配設された駆動回路１００と、第１の領域Ａに配設されかつ駆動回路１００に接続された検査回路２００と、第２の領域Ｂに配設されかつ検査回路２００に接続された検査用外部端子７０Ｐと、第３の領域Ｃに配設された機械的駆動系３３０とを備えている。
図３に示すように、混在型半導体集積回路１は、第１の領域Ａに配設された駆動回路１００と、第１の領域Ａに配設されかつ駆動回路１００に接続された検査回路２００と、第２の領域Ｂに配設されかつ検査回路２００に接続された検査用外部端子７０Ｐと、第３の領域Ｃに配設された機械的駆動系３３０とを備えている。
検査用外部端子７０Ｐは、前述のように、第１の薄膜配線７０の他端により構成されている。機械的駆動系３３０はメカニカル電極３３１を備えており、このメカニカル電極３３１は、検査用外部端子７０Ｐ、検査回路２００のそれぞれを通して駆動回路１００の出力端子に接続されている。
ここで、第２の領域Ｂにおいては半導体素子Ｔｒが基本的に配設されていない、独立的な島領域であるので、駆動回路１００の動作試験において、検査用外部端子７０Ｐに検査用プローブを接触させた応力によって、検査用外部端子７０Ｐ、第２の半導体活性領域３２等に損傷が発生しても、第１の半導体活性領域３１に損傷が及ばないので、混在型半導体集積回路１の不良には至らない。従って、第２の領域Ｂは、外部応力に対するバッファ領域としての機能を備えている。
図４に示すように、駆動回路１００は、デジタルアナログコンバータ（ＤＡＣ）１０１と、入力電圧ホールドアンプ１０２と、アナログスイッチ１０３と、ホールドアンプ１０４と、出力アンプ１０５とを備えている。なお、駆動回路１００は、本実施の形態においてアナログ的に機械的駆動系３３０を制御しているが、ＰＷＭを採用してデジタル的に機械的駆動系３３０を制御してもよい。
図５に示すように、検査回路２００は、インバータ２０１及び２０２と、アナログスイッチ２０３及び２０４とを備えている。混在型半導体集積回路１の製造過程において、検査回路２００を製造した後、機械的駆動系３３０が未製作の場合には、第３の領域Ｃの単結晶半導体層３０は無垢の状態にあり、インバータ２０１の出力とインバータ２０２の出力との間は短絡状態にある。そこで、インバータ２０１とアクチュエータ３３１との間にアナログスイッチ２０３を挿入し、インバータ２０２とアクチュエータ３３１との間にアナログスイッチ２０４を挿入することにより、インバータ２０１、２０２のそれぞれのチャネルを通して駆動回路１００の動作を独立に検査することができる。
［混在型半導体集積回路の製造方法］
次に、前述の混在型半導体集積回路１の製造方法を説明する。
次に、前述の混在型半導体集積回路１の製造方法を説明する。
図６に示すように、まず最初にＳＯＩ基板を準備する。このＳＯＩ基板は例えば以下のいずれかの製造方法により製造することができる。
（１）基板１０上に絶縁層２０を形成し、更に絶縁層２０上に単結晶半導体層３０を形成する。
（２）基板１０のバルク中に不純物を注入して絶縁層２０を形成する。基板１０の絶縁層２０上の部分は単結晶半導体層３０として使用される。
（３）基板１０上に絶縁層２０を形成し、この絶縁層２０の表面に単結晶半導体層３０を貼り合わせる。
図７に示すように、基板１０上の第１の領域Ａ及び第２の領域Ｂの輪郭において、単結晶半導体層３０に絶縁分離領域４０を形成する。この絶縁分離領域４０が形成されると、第１の領域Ａにおいて側面周囲が絶縁分離領域４０により取り囲まれた第１の半導体活性領域３１を単結晶半導体層３０から形成することができる。更に、同一製造工程において、第２の領域Ｂにおいて側面周囲が絶縁分離領域４０により取り囲まれた第２の半導体活性領域３２を単結晶半導体層３０から形成することができる。また、第１の領域Ａ及び第２の領域Ｂと第３の領域Ｃとの間が絶縁分離領域４０により区画される。
絶縁分離領域４０は以下のように形成することができる。まず、単結晶半導体層３０の表面から絶縁層２０に達する分離用トレンチ４１をドライエッチングにより形成する。次に、分離用トレンチ４１の底面及び側壁に沿って第１の分離用絶縁体４２を形成する。そして、分離用トレンチ４１の内部に第１の分離用絶縁体４２を介在して埋設体４３を形成する。この後、埋設体４３上に第２の分離用絶縁体４４を形成することにより、絶縁分離領域４０を完成させることができる。
図８に示すように、第１の領域Ａにおいて、第１の半導体活性領域３１に半導体素子Ｔｒを形成する。半導体素子Ｔｒは以下のように形成することができる。まず、第１の半導体活性領域３１の表面上にゲート絶縁膜５１を形成する。このゲート絶縁膜５１上に制御電極５２を形成する。引き続き、制御電極５２の両側において、第１の半導体活性領域３１の表面部分に一対の主電極５３を形成する。この一対の主電極５３を形成する工程と同時に、第２の領域Ｂにおいて第２の半導体活性領域３２の表面部分に半導体領域５３を形成し、第３の領域Ｃにおいてメカニカル電極３３１の表面部分に半導体領域５３を形成する。
次に、半導体素子Ｔｒ上に層間絶縁膜６０を形成する。第１の領域Ａに形成された半導体素子Ｔｒの一対の主電極５３上及び第２の領域Ｂに形成された半導体領域５３上において、層間絶縁膜６０に接続孔６１を形成する。更に、同一製造工程において、メカニカル電極３３１を形成する第３の領域Ｃにおいて、半導体領域５３上の層間絶縁膜６０に接続孔６２を形成する。
次に、図９に示すように、一端が接続孔６１を通して一対の主電極５３に接続され、他端が接続孔６１を通して半導体領域５３に接続されるとともに検査用外部端子７０Ｐとして使用される第１の薄膜配線７０を層間絶縁膜６０上に形成する。同一製造工程において、第３の領域Ｃに形成された接続孔６２を通して半導体領域５３に接続された第１の薄膜配線７０Ｍを層間絶縁膜６０上に形成する。第１の薄膜配線７０Ｍは、第２の薄膜配線９０とメカニカル電極３３１との間の中間配線として形成され、第２の薄膜配線９０の断線不良等の発生を防止するようになっている。第１の薄膜配線７０及び７０Ｍは、例えばスパッタリングにより成膜されたアルミニウム合金膜を、フォトリソグラフィ技術及びエッチング技術を使用してパターンニングすることにより形成する。
この段階において、基本的な集積回路並びに薄膜配線の製造プロセスが終了しており、図４に示す駆動回路１００及び図５に示す検査回路２００が完成し、半導体素子Ｔｒ間を接続する第１の薄膜配線７０が配置されている。更に、第２の領域Ｃにおいて、検査用外部端子７０Ｐも完成している。検査用外部端子７０Ｐに検査用プローブを接触させ、検査回路２００を利用することにより、駆動回路１００の動作試験を実施することができる。
この後、第１の薄膜配線７０上及び７０Ｍ上に層間絶縁膜８０を形成する。この層間絶縁膜８０上にマスク４００を形成する（図１０参照。）。マスク４００は、検査用外部端子７０Ｐ上、メカニカル電極３３１に接続された第１の薄膜配線７０Ｍ上、機械的駆動系３３０の変形部３３２、可動部３３３及び固定部３３４の形成領域上が開口されたエッチングマスクである。このマスク４００には例えばポジ型フォトレジスト膜を使用することができる。
マスク４００を使用し、マスク４００の開口から露出する層間絶縁膜８０をエッチングにより除去し、図１０に示すように、検査用外部端子７０Ｐ上において層間絶縁膜８０に接続孔８１を形成し、メカニカル電極３３１上において層間絶縁膜８０に接続孔８２を形成する。更に、同一製造工程において、機械的駆動系３３０の可動部３３３上等の層間絶縁膜８０に開口８３を及び層間絶縁膜６０に開口６３を形成する。この後、マスク４００は除去される。
図１１に示すように、一端が接続孔８１を通して検査用外部端子７０Ｐに接続され、他端が接続孔８２を通して第１の薄膜配線７０Ｍに接続される第２の薄膜配線９０を層間絶縁膜８０上に形成する。第２の薄膜配線９０は、第１の薄膜配線７０Ｍを通してメカニカル電極３３１の半導体領域５３に接続される。第２の薄膜配線９０は、第１の薄膜配線７０及び７０Ｍと同様に、例えばスパッタリングにより成膜されたアルミニウム合金膜を、フォトリソグラフィ技術及びエッチング技術を使用してパターンニングすることにより形成することができる。
更に、同図１１に示すように、基板１０の裏面上の全面に裏面金属膜１２を形成する。裏面金属膜１２には、例えば蒸着により成膜されたアルミニウム膜を使用することができる。本実施の形態に係る混在型半導体集積回路１の製造プロセスにおいて、裏面金属膜１２は主にエッチングマスクとして使用されている。なお、基板１０がそれほど厚くない場合には裏面金属膜１２に代えてフォトレジスト膜を使用することができる。
基板１０上において第２の薄膜配線９０、機械的駆動系３３０の形成領域等を保護する保護用マスク４０１を形成する。この保護用マスク４０１にはポジ型フォトレジスト膜を実用的に使用することができる。この後、図１２に示すように、機械的駆動系３３０の変形部３３２、可動部３３３及び固定部３３４の形成領域において、裏面金属膜１２が部分的に除去され、この裏面金属膜１２に開口１２Ｈを形成する。開口１２Ｈが形成された後、保護用マスク４０１は除去される。
裏面金属膜１２及び開口１２Ｈから露出する基板１０の裏面を覆う保護用マスク４０２を形成する。保護用マスク４０２にはポジ型フォトレジスト膜を実用的に使用することができる。この後、基板１０の表面上に機械的駆動系３３０を形成するためのエッチングマスク４１０を形成する。エッチングマスク４１０は、メカニカル電極３３１、変形部３３２、可動部３３３、固定部３３４のそれぞれの輪郭に相当する領域に開口を持っている。エッチングマスク４１０には例えばネガ型フォトレジスト膜を実用的に使用することができる。
図１３に示すように、エッチングマスク４１０を使用し、このエッチングマスク４１０の開口から露出する第３の領域Ｃの単結晶半導体層３０をその表面から絶縁層２０に達するまで除去することにより、トレンチ４５を形成することができる。トレンチ４５の形成には反応性イオンエッチング（ＲＩＥ）等の異方性エッチングが使用される。このトレンチ４５を形成することにより、側面周囲がこのトレンチ４５により取り囲まれたメカニカル電極３３１、変形部３３２、可動部３３３及び固定部３３４を形成することができる。
エッチングマスク４１０はそのまま残存させ、このエッチングマスク４１０上において基板１０上の全面にフォトレジスト膜４１１を形成し、このフォトレジスト膜４１１の表面上の平坦化を図る（図１４参照。）。フォトレジスト膜４１１には例えばポジ型フォトレジスト膜を実用的に使用することができる。この後、挟持用グリース４１２を介在させて基板１０の表面上（フォトレジスト膜４１１の表面上）に支持基板４１３を装着する。
図１４に示すように、基板１０の裏面上に予め形成された裏面金属膜１２をエッチングマスクとして使用し、開口１２Ｈから露出する（第３の領域Ｃに相当する）基板１０をその裏面から表面に向かって絶縁層２０に達するまで除去し、空洞１１を形成する。基板１０の除去にはＲＩＥ等の異方性エッチングが使用される。絶縁層２０は、基板１０に対するエッチング選択比を充分に確保することができるので、空洞１１を形成する際のエッチングストッパとして使用することができる。
この後、支持基板４１３を取り外し、平坦化を目的として成膜されたフォトレジスト膜４１２を取り除くことにより、トレンチ４５を形成したエッチングマスク４１０を再度露出する。図１５に示すように、基板１０の表面側からエッチングマスク４１０を通して露出する絶縁層２０並びに基板１０の裏面側から裏面金属膜１２の開口１２Ｈを通して露出する絶縁層２０を除去する。この絶縁層２０の除去にはウエットエッチングを実用的に使用することができる。
そして、残存するエッチングマスク４１０を除去することにより、前述の図１及び図２に示す、混在型半導体集積回路１を完成させることができる。
以上説明したように、本実施の形態に係る混在型半導体集積回路１においては、集積回路（駆動回路１００及び検査回路２００を含む電気的駆動系）を搭載する第１の半導体活性領域３１及び第２の半導体活性領域３２の側面周囲を取り囲む絶縁分離領域４０の一部及び機械的駆動系３３０を形成するためのトレンチ４５によりメカニカル電極３３１の側面周囲が取り囲まれるようにしたので、集積回路とメカニカル電極３３１とを接続する第２の薄膜配線９０を絶縁分離領域４０の一部上に配設することができる。この結果、混在型半導体集積回路１の製造方法においては、薄膜配線プロセスをメカニカル電極３３１の領域上まで拡張することができ、薄膜配線プロセスが終了した（第２の薄膜配線９０が形成された）段階において、集積回路と機械的駆動系３３０との間の電気的な接続を完了させることができる。
すなわち、混在型半導体集積回路１の製造方法においては、集積回路を一定の仕様において製作しておけば、用途に応じて様々な機能を有する機械的駆動系３３０を製作することができ、実質的に機械的駆動系３３０の製作時間だけを必要としているので、混在型半導体集積回路１の工程完了までに要する時間を大幅に削減することができる。従って、本実施の形態に係る混在型半導体集積回路１及びその製造方法は特定用途向け集積回路及びその製造方法に有効である。
更に、混在型半導体集積回路１においては、第１の領域Ａに検査回路２００を搭載し、第２の領域Ｂに検査用外部端子７０Ｐを配設しているので、製造プロセス中に駆動回路１００の動作試験を実施することができる。従って、混在型半導体集積回路１の電気的信頼性を向上することができるとともに、混在型半導体集積回路１の製造上の歩留まりを向上することができる。
なお、本発明は、前述の実施の形態に限定されるものではない。本発明は、例えば、光スイッチＭＥＭＳ、バイオＭＥＭＳ、ディスプレイ、計測等の幅広い技術分野において、電気回路、集積回路等の電気的駆動系とアクチュエータ、センサ等の機械的駆動系とを混在するＭＥＭＳを基板に搭載する混在型半導体集積回路及びその製造方法に広く適用することができる。
１ 混在型半導体集積回路
１０ 基板
１１ 空洞
１００ 駆動回路
２００ 検査回路
２０ 絶縁層
３０ 単結晶半導体層
３１ 第１の半導体活性領域
３２ 第２の半導体活性領域
３３ 第３の半導体活性領域
３３０ 機械的駆動系
３３１ メカニカル電極
３３２ 変形部
３３３ 可動部
３３４ 固定部
４０ 絶縁分離領域
４１ 分離用トレンチ
４２ 第１の分離用絶縁体
４３ 埋設体
４４ 第２の分離用絶縁体
４５ トレンチ
５１ ゲート絶縁膜
５２ 制御電極
５３ 主電極又は半導体領域
６０、８０ 層間絶縁膜
６１〜６３、８１〜８３ 接続孔
７０、７０Ｍ 第１の薄膜配線
７０Ｐ 検査用外部端子
９０ 第２の薄膜配線
Ａ 第１の領域
Ｂ 第２の領域
Ｃ 第３の領域
Ｔｒ 半導体素子
１０ 基板
１１ 空洞
１００ 駆動回路
２００ 検査回路
２０ 絶縁層
３０ 単結晶半導体層
３１ 第１の半導体活性領域
３２ 第２の半導体活性領域
３３ 第３の半導体活性領域
３３０ 機械的駆動系
３３１ メカニカル電極
３３２ 変形部
３３３ 可動部
３３４ 固定部
４０ 絶縁分離領域
４１ 分離用トレンチ
４２ 第１の分離用絶縁体
４３ 埋設体
４４ 第２の分離用絶縁体
４５ トレンチ
５１ ゲート絶縁膜
５２ 制御電極
５３ 主電極又は半導体領域
６０、８０ 層間絶縁膜
６１〜６３、８１〜８３ 接続孔
７０、７０Ｍ 第１の薄膜配線
７０Ｐ 検査用外部端子
９０ 第２の薄膜配線
Ａ 第１の領域
Ｂ 第２の領域
Ｃ 第３の領域
Ｔｒ 半導体素子
Claims (12)
- 基板上の第１の領域に配設された半導体活性層と、
前記半導体活性層の側面周囲を取り囲む絶縁分離領域と、
前記基板上の前記第１の領域に隣接する第２の領域に配設され、前記絶縁分離領域の一部及びトレンチにより側面周囲が取り囲まれたメカニカル電極と、
前記メカニカル電極に一端が接続され、他端が前記絶縁分離領域の一部上を通過し前記半導体活性層上に延在する薄膜配線と、
を備えたことを特徴とする混在型半導体集積回路。 - 前記絶縁分離領域は、前記半導体活性領域の側面周囲に配設された分離用トレンチと、この分離用トレンチ内部に埋設された絶縁体とを備えていることを特徴とする請求項１に記載の混在型半導体集積回路。
- 前記基板は半導体基板又は絶縁基板であり、
前記半導体活性層は、前記基板上に絶縁体を介在して配設された単結晶半導体層であることを特徴とする請求項１又は請求項２に記載の混在型半導体集積回路。 - 前記第２の領域には、前記メカニカル電極に駆動信号が供給されると動作する機械的駆動系が配設され、前記第１の領域には、前記駆動信号を生成する駆動回路が配設されていることを特徴とする請求項１乃至請求項３のいずれかに記載の混在型半導体集積回路。
- 基板上の第１の領域に配設され、半導体素子を有する第１の半導体活性領域と、
前記基板上の第１の領域に隣接する第２の領域に配設された第２の半導体活性領域と、
前記第１の半導体活性領域、第２の半導体活性領域のそれぞれの側面周囲を取り囲む絶縁分離領域と、
前記基板上の前記第２の領域に隣接する第３の領域に配設され、前記第２の半導体活性領域の側面周囲を取り囲む前記絶縁分離領域の一部及びトレンチによって側面周囲が取り囲まれたメカニカル電極と、
前記第２の半導体活性領域に一端が配置され、他端が前記第１の半導体活性領域に延在する第１の薄膜配線と、
前記メカニカル電極に一端が接続され、他端が前記絶縁分離領域の一部上を通過し前記第２の半導体活性領域上の前記第１の薄膜配線の一端に接続された第２の薄膜配線と、
を備えたことを特徴とする混在型半導体集積回路。 - 前記第３の領域には、前記メカニカル電極に駆動信号が供給されると動作するＭＥＭＳが配設され、前記第１の領域には、前記駆動信号を生成する駆動回路とこの駆動回路を検査する検査回路とが配設され、前記第２の領域には、前記駆動回路から検査回路を経て接続された検査用外部端子が配設されていることを特徴とする請求項５に記載の混在型半導体集積回路。
- 基板上の半導体層において、第１の領域の輪郭に沿って絶縁分離領域を形成し、前記絶縁分離領域により側面周囲が取り囲まれた半導体活性領域を形成する工程と、
前記半導体活性領域から前記絶縁分離領域の一部上を通過し、前記半導体層の前記第１の領域に隣接する第２の領域の一部に接続された薄膜配線を形成する工程と、
前記第２の領域において、前記絶縁分離領域の一部を除き、前記半導体層の前記薄膜配線が接続された周囲にトレンチを形成し、このトレンチと前記絶縁分離領域の一部とによって側面周囲が取り囲まれたメカニカル電極を形成する工程と、
を備えたことを特徴とする混在型半導体集積回路の製造方法。 - 前記絶縁分離領域を形成した後に前記薄膜配線を形成し、前記薄膜配線を形成した後に前記トレンチを形成したことを特徴とする請求項７に記載の混在型半導体集積回路の製造方法。
- 基板上の半導体層において、第１の領域の輪郭及び前記第１の領域に隣接する第２の領域の輪郭に沿って絶縁分離領域を形成し、前記絶縁分離領域により側面周囲が取り囲まれた第１の半導体活性領域を前記第１の領域に、第２の半導体活性領域を第２の領域にそれぞれ形成する工程と、
前記第２の半導体活性領域に一端が配置され、他端が前記第１の半導体活性領域に延在する第１の薄膜配線を形成する工程と、
前記第１の薄膜配線の一端に接続され、前記第２の半導体活性領域から前記絶縁分離領域の一部上を通過し、前記半導体層の前記第２の領域に隣接する第３の領域の一部に接続された第２の薄膜配線を形成する工程と、
前記第３の領域において、前記絶縁分離領域の一部を除き、前記半導体層の前記第２の薄膜配線が接続された周囲にトレンチを形成し、このトレンチと前記絶縁分離領域の一部とによって側面周囲が取り囲まれたメカニカル電極を形成する工程と、
を備えたことを特徴とする混在型半導体集積回路の製造方法。 - 前記絶縁分離領域を形成し、前記第１の半導体活性領域及び前記第２の半導体活性領域を同時に形成した後に前記第１の薄膜配線を形成し、前記第１の薄膜配線を形成した後に前記第２の薄膜配線を形成し、前記第２の薄膜配線を形成した後に前記トレンチを形成したことを特徴とする請求項９に記載の混在型半導体集積回路の製造方法。
- 前記第１の薄膜配線又は前記第２の薄膜配線を形成した後に、前記第２の領域において、前記第１の薄膜配線又は前記第２の薄膜配線に検査用プローブを接触し、前記第１の半導体活性領域に形成される回路の検査を行う工程を更に備えたことを特徴とする請求項１０に記載の混在型半導体集積回路の製造方法。
- 前記メカニカル電極を形成する工程の後に、更に前記メカニカル電極が形成された前記第２の領域又は前記第３の領域において、前記基板を除去する工程を備えたことを特徴とする請求項８、請求項１０、請求項１１のいずれかに記載の混在型半導体集積回路の製造方法。
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